JPH0830822B2 - アクテイブマトリクス液晶表示装置の製造方法 - Google Patents
アクテイブマトリクス液晶表示装置の製造方法Info
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- JPH0830822B2 JPH0830822B2 JP61119036A JP11903686A JPH0830822B2 JP H0830822 B2 JPH0830822 B2 JP H0830822B2 JP 61119036 A JP61119036 A JP 61119036A JP 11903686 A JP11903686 A JP 11903686A JP H0830822 B2 JPH0830822 B2 JP H0830822B2
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明はテレビジョン等の画像を表示する液晶ディ
スプレイであるアクティブマトリクス液晶表示装置の製
造方法に関する。
スプレイであるアクティブマトリクス液晶表示装置の製
造方法に関する。
［従来技術とその問題点］ TFT（thin-film transister）を利用したアクティブ
マトリクス液晶表示装置は、ガラス等の透明な絶縁基板
上にITO（Indiun（In）‐Tin（Sn）‐Oxide）からなる
透明な画素電極をマトリクス状に形成するとともに、こ
の画素電極に対応してそれぞれTFTを配列形成したもの
である。このTFTは半導体膜及び絶縁膜等をプラズマ・C
VD法で積層し所望の形状にエッチングして形成される。
このプラズマ・CVD法を用いる場合、プラズマ中に水素
が存在するため、ITO等の酸化物からなる導電膜は還元
され、その組成が変化して抵抗値、透過率等が悪くな
る。そのため、ITOからなる画素電極は、TFTを配列形成
する工程の後に、被着形成する必要がある。
マトリクス液晶表示装置は、ガラス等の透明な絶縁基板
上にITO（Indiun（In）‐Tin（Sn）‐Oxide）からなる
透明な画素電極をマトリクス状に形成するとともに、こ
の画素電極に対応してそれぞれTFTを配列形成したもの
である。このTFTは半導体膜及び絶縁膜等をプラズマ・C
VD法で積層し所望の形状にエッチングして形成される。
このプラズマ・CVD法を用いる場合、プラズマ中に水素
が存在するため、ITO等の酸化物からなる導電膜は還元
され、その組成が変化して抵抗値、透過率等が悪くな
る。そのため、ITOからなる画素電極は、TFTを配列形成
する工程の後に、被着形成する必要がある。
そこで、従来は、第３図（ａ）〜（ｅ）に示すような
方法でアクティブマトリクス液晶表示装置を製造してい
る。即ち、第３図（ａ）に示すように、ガラス等の透明
な絶縁基板１の表面を洗浄し、この表面に金属（Cr、A
l、Ta等）を蒸着して金属膜を形成する。この後、金属
膜を第１回目のフォトリソグラフィ処理（レジスト塗
布、露光、現像、エッチング等を順次行なう処理）によ
り、同図（ｂ）に示すように、絶縁基板１の表面にゲー
ト電極２およびゲートライン（図示せず）を形成する。
方法でアクティブマトリクス液晶表示装置を製造してい
る。即ち、第３図（ａ）に示すように、ガラス等の透明
な絶縁基板１の表面を洗浄し、この表面に金属（Cr、A
l、Ta等）を蒸着して金属膜を形成する。この後、金属
膜を第１回目のフォトリソグラフィ処理（レジスト塗
布、露光、現像、エッチング等を順次行なう処理）によ
り、同図（ｂ）に示すように、絶縁基板１の表面にゲー
ト電極２およびゲートライン（図示せず）を形成する。
この後、ゲート電極２およびゲートライン（図示せ
ず）を覆って絶縁基板１上に絶縁膜（Si-N）およびアモ
ルファスシリコン膜（a-Si:H）をプラズマ・CVD法によ
り積層形成し、これらを第２回目のフォトリソグラフィ
処理により、同図（ｃ）に示すように、ゲート電極２お
よびゲートラインを覆うようにゲート絶縁膜３およびア
モルファスシリコン膜４を形成する。
ず）を覆って絶縁基板１上に絶縁膜（Si-N）およびアモ
ルファスシリコン膜（a-Si:H）をプラズマ・CVD法によ
り積層形成し、これらを第２回目のフォトリソグラフィ
処理により、同図（ｃ）に示すように、ゲート電極２お
よびゲートラインを覆うようにゲート絶縁膜３およびア
モルファスシリコン膜４を形成する。
この後、ゲート絶縁膜３およびアモルファスシリコン
膜４を覆うように、金属膜（Al等）を蒸着し、第３回目
のフォトリソグラフィ処理を行なうことにより、同図
（ｄ）に示すように、ソース電極５、ドレイン電極６お
よびドレインライン（図示せず）を形成する。
膜４を覆うように、金属膜（Al等）を蒸着し、第３回目
のフォトリソグラフィ処理を行なうことにより、同図
（ｄ）に示すように、ソース電極５、ドレイン電極６お
よびドレインライン（図示せず）を形成する。
そして、最後に、ソース電極５、ドレイン電極６およ
びドレインライン（図示せず）を覆うようにして絶縁基
板１上にITOからなる透明な導電膜を蒸着等により形成
し、この導電膜を第４回目のフォトリソグラフィ処理に
より、絶縁基板１上に画素電極７をマトリクス状に形成
する。この場合、画素電極７はそれぞれソース電極５の
一部に重なっており、これによりソース電極５と電気的
に接続されている。
びドレインライン（図示せず）を覆うようにして絶縁基
板１上にITOからなる透明な導電膜を蒸着等により形成
し、この導電膜を第４回目のフォトリソグラフィ処理に
より、絶縁基板１上に画素電極７をマトリクス状に形成
する。この場合、画素電極７はそれぞれソース電極５の
一部に重なっており、これによりソース電極５と電気的
に接続されている。
しかしながら、このような製造方法では、レジスト塗
布、露光、現像、エッチング等を順次行なうフォトリソ
グラフィ処理を４回も繰り返して行なわなければならな
いので、生産性および歩留りが悪く、結果的にコスト高
になるという問題があった。
布、露光、現像、エッチング等を順次行なうフォトリソ
グラフィ処理を４回も繰り返して行なわなければならな
いので、生産性および歩留りが悪く、結果的にコスト高
になるという問題があった。
［発明の目的］ この発明は上述した事情に鑑みてなされたもので、そ
の目的とするところは、フォトリソグラフィ処理の回数
を少なくして製造工程の簡素化を図り、低コストで品質
の良いものを得ることができるアクティブマトリクス液
晶表示装置の製造方法を提供することにある。
の目的とするところは、フォトリソグラフィ処理の回数
を少なくして製造工程の簡素化を図り、低コストで品質
の良いものを得ることができるアクティブマトリクス液
晶表示装置の製造方法を提供することにある。
［発明の要点］ この発明は上述した目的を達成するために、透明基板
上に、画素電極部とソース電極部、およびドレインライ
ンとドレイン電極とを、それぞれ、透明導電膜にて一体
的に形成し、前記ソース電極部上および前記ドレイン電
極上にイオンがドープされたコンタクト層を介して半導
体層およびゲート絶縁膜を形成し、前記ゲート絶縁膜上
にゲート電極を形成する方法であって、前記ゲート絶縁
膜を前記ドレイン電極領域から前記ソース電極部上に重
合して形成し、前記ソース電極部上の前記コンタクト層
を前記ゲート絶縁膜と同じ外形に形成すると共に前記ド
レインラインを金属膜とイオンがドープされたコンタク
ト層との三層構造となすようにしたことを要点とする。
上に、画素電極部とソース電極部、およびドレインライ
ンとドレイン電極とを、それぞれ、透明導電膜にて一体
的に形成し、前記ソース電極部上および前記ドレイン電
極上にイオンがドープされたコンタクト層を介して半導
体層およびゲート絶縁膜を形成し、前記ゲート絶縁膜上
にゲート電極を形成する方法であって、前記ゲート絶縁
膜を前記ドレイン電極領域から前記ソース電極部上に重
合して形成し、前記ソース電極部上の前記コンタクト層
を前記ゲート絶縁膜と同じ外形に形成すると共に前記ド
レインラインを金属膜とイオンがドープされたコンタク
ト層との三層構造となすようにしたことを要点とする。
［参考例］ 以下、第1A図および第1B図を参照して、この発明の参
考例を工程順に説明する。
考例を工程順に説明する。
第1A図（Ａ）（ａ）において、10はガラス等の透明な
絶縁基板である。この絶縁基板10を洗浄した後、その上
面にITO（Indiun（In）‐Tin（Sn）‐Oxide）からなる
透明導電膜11を500Å程度の厚さで蒸着するとともに、
この透明導電膜11上にCr、Ni、Mo等の金属からなる金属
膜12を1000Å程度の厚さで蒸着する。この後、積層され
た各膜11、12をフォトリソグラフィ処理により、絶縁基
板10上に画素電極部15をマトリクス状に多数（図では１
つのみを示す）形成するとともに、この画素電極部15に
対応するゲート電極13およびゲートライン14を形成す
る。即ち、レジスト塗布、露光、現像処理により金属膜
12上にレジストパターン（図示せず）を形成し、このレ
ジストパターンで所定の形状に金属膜12を被い、残余の
露出した金属膜12およびその下層の透明導電膜11をエッ
チングすることにより、第1A図（Ａ）（ａ）に示すよう
に、絶縁基板10上に透明導電膜11および金属膜12からな
るゲート電極13、ゲートライン14、画素電極部15を形成
する。
絶縁基板である。この絶縁基板10を洗浄した後、その上
面にITO（Indiun（In）‐Tin（Sn）‐Oxide）からなる
透明導電膜11を500Å程度の厚さで蒸着するとともに、
この透明導電膜11上にCr、Ni、Mo等の金属からなる金属
膜12を1000Å程度の厚さで蒸着する。この後、積層され
た各膜11、12をフォトリソグラフィ処理により、絶縁基
板10上に画素電極部15をマトリクス状に多数（図では１
つのみを示す）形成するとともに、この画素電極部15に
対応するゲート電極13およびゲートライン14を形成す
る。即ち、レジスト塗布、露光、現像処理により金属膜
12上にレジストパターン（図示せず）を形成し、このレ
ジストパターンで所定の形状に金属膜12を被い、残余の
露出した金属膜12およびその下層の透明導電膜11をエッ
チングすることにより、第1A図（Ａ）（ａ）に示すよう
に、絶縁基板10上に透明導電膜11および金属膜12からな
るゲート電極13、ゲートライン14、画素電極部15を形成
する。
次に、第1A図（Ｂ）（ｂ）に示すように、金属膜12を
覆うように、ゲート絶縁膜16および２層のアモルファス
シリコン膜17をプラズマ・CVD法で連続して積層形成す
る。この場合、ゲート絶縁膜16はチッ化シリコン（Si3N
4）からなり、その厚さが3000Å程度に成膜される。２
層のアモルファスシリコン膜17は活性アモルファスシリ
コン層（i-a-Si）17aと、イオンをドープしたアモルフ
ァスシリコン層（n+-a-Si）17bとからなり、下側の活性
アモルファスシリコン層17aの厚さは3000Å程度で、上
側のアモルファスシリコン層17bは300Å程度になってい
る。この場合、プラズマ・CVD法でゲート絶縁膜16およ
び２層のアモルファスシリコン膜17を形成しても、ITO
からなる透明導電膜11は金属膜12で保護されているの
で、プラズマ中の水素で導電体膜11が還元され、その組
成が変化することはない。この後、積層されたゲート絶
縁膜16および２層のアモルファスシリコン膜17をフォト
リソグラフィ処理により形成する。即ち、アモルファス
シリコン膜17上に形成されたレジストパターン（図示せ
ず）でゲート絶縁膜16および２層のアモルファスシリコ
ン膜17をエッチングすると、第1A図（Ｂ）（ｂ）に示す
ように、ゲート電極13およびゲートライン14を覆う部分
のみにゲート絶縁膜16および２層のアモルファスシリコ
ン膜17が残る。
覆うように、ゲート絶縁膜16および２層のアモルファス
シリコン膜17をプラズマ・CVD法で連続して積層形成す
る。この場合、ゲート絶縁膜16はチッ化シリコン（Si3N
4）からなり、その厚さが3000Å程度に成膜される。２
層のアモルファスシリコン膜17は活性アモルファスシリ
コン層（i-a-Si）17aと、イオンをドープしたアモルフ
ァスシリコン層（n+-a-Si）17bとからなり、下側の活性
アモルファスシリコン層17aの厚さは3000Å程度で、上
側のアモルファスシリコン層17bは300Å程度になってい
る。この場合、プラズマ・CVD法でゲート絶縁膜16およ
び２層のアモルファスシリコン膜17を形成しても、ITO
からなる透明導電膜11は金属膜12で保護されているの
で、プラズマ中の水素で導電体膜11が還元され、その組
成が変化することはない。この後、積層されたゲート絶
縁膜16および２層のアモルファスシリコン膜17をフォト
リソグラフィ処理により形成する。即ち、アモルファス
シリコン膜17上に形成されたレジストパターン（図示せ
ず）でゲート絶縁膜16および２層のアモルファスシリコ
ン膜17をエッチングすると、第1A図（Ｂ）（ｂ）に示す
ように、ゲート電極13およびゲートライン14を覆う部分
のみにゲート絶縁膜16および２層のアモルファスシリコ
ン膜17が残る。
次に、第1A図（Ｃ）（ｃ）に示すように、アモルファ
スシリコン膜17を覆うようにアルミニューム（Al）を１
μｍ程度の厚さで蒸着し、この金属膜18をフォトリソグ
ラフィにより所定のパターンに形成処理する。即ち、金
属膜18の上にレジスト膜19を形成して露光、現像を行な
った後、この金属膜18をエッチングして、ドレイン電極
20、ドレインライン21、ソース電極22を形成する。この
とき、金属膜18上のレジスト膜19は残しておく。なお、
ソース電極22はアモルファスシリコン膜17から画素電極
部15の金属膜12の端部に跨って形成され、画素電極部15
と電気的に接続されている。
スシリコン膜17を覆うようにアルミニューム（Al）を１
μｍ程度の厚さで蒸着し、この金属膜18をフォトリソグ
ラフィにより所定のパターンに形成処理する。即ち、金
属膜18の上にレジスト膜19を形成して露光、現像を行な
った後、この金属膜18をエッチングして、ドレイン電極
20、ドレインライン21、ソース電極22を形成する。この
とき、金属膜18上のレジスト膜19は残しておく。なお、
ソース電極22はアモルファスシリコン膜17から画素電極
部15の金属膜12の端部に跨って形成され、画素電極部15
と電気的に接続されている。
この金属膜18上にレジスト膜を残した状態で、表面に
露呈するアモルファスシリコン層（n+-a-Si）17bおよび
画素電極部15の金属膜12を第1B図（Ｄ）（ｄ）に示すよ
うに、エッチング処理により取り除く。すると、画素電
極部15はITOの透明導電膜11のみからなる透明な画素電
極15aとなる。この後、レジスト膜19を取り除くと、第1
B図（Ｅ）（ｅ）に示すように、透明な絶縁基板10の上
面に透明な画素電極15aが形成されるとともに、透明な
画素電極15aに対応して逆スタッガード構造のTFTが電気
的に接続された状態で形成される。
露呈するアモルファスシリコン層（n+-a-Si）17bおよび
画素電極部15の金属膜12を第1B図（Ｄ）（ｄ）に示すよ
うに、エッチング処理により取り除く。すると、画素電
極部15はITOの透明導電膜11のみからなる透明な画素電
極15aとなる。この後、レジスト膜19を取り除くと、第1
B図（Ｅ）（ｅ）に示すように、透明な絶縁基板10の上
面に透明な画素電極15aが形成されるとともに、透明な
画素電極15aに対応して逆スタッガード構造のTFTが電気
的に接続された状態で形成される。
しかるに、このようなアクティブマトリクス液晶表示
装置の製造方法によれば、３回のフォトリソグラフィ処
理で、透明な絶縁基板10上に透明な画素電極15aをマト
リクス状に形成することができるとともに、この透明な
画素電極15aに対応する逆スタッガード構造のTFTを形成
することができるので、製造工程の簡素化を図ることが
でき、生産性に優れ、安価に製作することができる。特
に、最初の工程でITOの透明導電膜11と金属膜12とから
なる画素電極部15を形成し、これ以後の工程で、プラズ
マ・CVD法でゲート絶縁膜16および２層のアモルファス
シリコン膜17を形成しても、画素電極部15の透明導電膜
11は金属膜12で保護されるので、プラズマ中の水素で透
明導電膜11が還元され、その組成が変化して、抵抗値や
透過率等が低下することがなく、良好に製造することが
できるとともに、品質の高いものを得ることができる。
装置の製造方法によれば、３回のフォトリソグラフィ処
理で、透明な絶縁基板10上に透明な画素電極15aをマト
リクス状に形成することができるとともに、この透明な
画素電極15aに対応する逆スタッガード構造のTFTを形成
することができるので、製造工程の簡素化を図ることが
でき、生産性に優れ、安価に製作することができる。特
に、最初の工程でITOの透明導電膜11と金属膜12とから
なる画素電極部15を形成し、これ以後の工程で、プラズ
マ・CVD法でゲート絶縁膜16および２層のアモルファス
シリコン膜17を形成しても、画素電極部15の透明導電膜
11は金属膜12で保護されるので、プラズマ中の水素で透
明導電膜11が還元され、その組成が変化して、抵抗値や
透過率等が低下することがなく、良好に製造することが
できるとともに、品質の高いものを得ることができる。
［実施例］ 次に、第2A図および第2B図を参照して、この発明の実
施例を説明する。この実施例が、本願発明の特徴を備え
る。この場合、上述した参考例と同一部分には同一符号
を付し、その説明は省略する。
施例を説明する。この実施例が、本願発明の特徴を備え
る。この場合、上述した参考例と同一部分には同一符号
を付し、その説明は省略する。
まず、第2A図（Ａ）（ａ）に示すように、ガラス等の
透明な絶縁基板10上に上述した実施例と同様に、ITOの
透明導電膜11およびクロム（Cr）等からなる金属膜12を
蒸着により形成する。この場合、透明導電膜11の厚さは
500Å程度で、金属膜12の厚さは1000Å程度である。こ
の後、金属膜12上にイオンをドープしたアモルファスシ
リコン膜（n+-a-Si）17bをプラズマ・CVD法で積層形成
する。この場合にも、上述した実施例と同様にITOの透
明導電膜11が金属膜12で保護されているので、プラズマ
・CVDにより透明導電膜11の組成が変化することはな
い。そして、これらの各膜11、12、17bをフォトリソグ
ラフィ処理により所定のパターンに形成する。即ち、ア
モルファスシリコン膜17b上に形成されたレジストパタ
ーン（図示せず）でアモルファスシリコン膜17b、金属
膜12および透明導電膜11をエッチングし、第2A図（Ａ）
（ａ）に示すように、絶縁基板10上に透明導電膜11、金
属膜12およびアモルファスシリコン膜17bからなるドレ
イン電極30、ドレインライン31、ソース電極部32および
画素電極部15を形成する。
透明な絶縁基板10上に上述した実施例と同様に、ITOの
透明導電膜11およびクロム（Cr）等からなる金属膜12を
蒸着により形成する。この場合、透明導電膜11の厚さは
500Å程度で、金属膜12の厚さは1000Å程度である。こ
の後、金属膜12上にイオンをドープしたアモルファスシ
リコン膜（n+-a-Si）17bをプラズマ・CVD法で積層形成
する。この場合にも、上述した実施例と同様にITOの透
明導電膜11が金属膜12で保護されているので、プラズマ
・CVDにより透明導電膜11の組成が変化することはな
い。そして、これらの各膜11、12、17bをフォトリソグ
ラフィ処理により所定のパターンに形成する。即ち、ア
モルファスシリコン膜17b上に形成されたレジストパタ
ーン（図示せず）でアモルファスシリコン膜17b、金属
膜12および透明導電膜11をエッチングし、第2A図（Ａ）
（ａ）に示すように、絶縁基板10上に透明導電膜11、金
属膜12およびアモルファスシリコン膜17bからなるドレ
イン電極30、ドレインライン31、ソース電極部32および
画素電極部15を形成する。
次に、第2A図（Ｂ）（ｂ）に示すように、アモルファ
スシリコン膜17bを覆うように、活性アモルファスシリ
コン層（i-a-Si）17aおよびゲート絶縁膜16をプラズマ
・CVD法で連続して積層形成する。この場合にも、プラ
ズマ・CVD法でゲート絶縁膜16およびアモルファスシリ
コン膜17aを形成しても、上述と同様にITOからなる透明
導電膜11は金属膜12で保護されているので、その組成が
変化することがない。なお、活性アモルファスシリコン
層17aの厚さは3000Å程度で、ゲート絶縁膜16の厚さも3
000Å程度である。この後、積層されたアモルファスシ
リコン膜17aおよびゲート絶縁膜16をフォトリソグラフ
ィ処理により形成する。即ち、ゲート絶縁膜16上に形成
されたレジストパターン（図示せず）でゲート絶縁膜16
およびアモルファスシリコン膜17aをエッチングすると
ともに、上述したアモルファスシリコン膜17bのち、露
呈した部分（つまり、画素電極部15の部分）のアモルフ
ァスシリコン膜17bを、ゲート絶縁膜16をマスクとして
エッチングする。すると、第2A図（Ｂ）（ｂ）に示すよ
うに、ドレイン電極30、ドレインライン31およびソース
電極部32を覆う部分だけにゲート絶縁膜16、アモルファ
スシリコン膜17aおよびアモルファスシリコン膜（コン
タクト層）17bが形成される。
スシリコン膜17bを覆うように、活性アモルファスシリ
コン層（i-a-Si）17aおよびゲート絶縁膜16をプラズマ
・CVD法で連続して積層形成する。この場合にも、プラ
ズマ・CVD法でゲート絶縁膜16およびアモルファスシリ
コン膜17aを形成しても、上述と同様にITOからなる透明
導電膜11は金属膜12で保護されているので、その組成が
変化することがない。なお、活性アモルファスシリコン
層17aの厚さは3000Å程度で、ゲート絶縁膜16の厚さも3
000Å程度である。この後、積層されたアモルファスシ
リコン膜17aおよびゲート絶縁膜16をフォトリソグラフ
ィ処理により形成する。即ち、ゲート絶縁膜16上に形成
されたレジストパターン（図示せず）でゲート絶縁膜16
およびアモルファスシリコン膜17aをエッチングすると
ともに、上述したアモルファスシリコン膜17bのち、露
呈した部分（つまり、画素電極部15の部分）のアモルフ
ァスシリコン膜17bを、ゲート絶縁膜16をマスクとして
エッチングする。すると、第2A図（Ｂ）（ｂ）に示すよ
うに、ドレイン電極30、ドレインライン31およびソース
電極部32を覆う部分だけにゲート絶縁膜16、アモルファ
スシリコン膜17aおよびアモルファスシリコン膜（コン
タクト層）17bが形成される。
次に、第2A図（Ｃ）（ｃ）に示すように、ゲート絶縁
膜16上にアルミニューム（Al）を１μｍ程度の厚さで蒸
着して金属膜を形成し、この金属膜をフォトリソグラフ
ィ処理する。即ち、金属膜上にレジスト膜19を形成し、
このレジスト膜19を露光、現像した後、アルミニューム
の金属膜をエッチングして、ゲート電極33およびゲート
ライン34を形成する。このとき、ゲート電極33およびゲ
ートライン34上のレジスト膜19は残しておく。
膜16上にアルミニューム（Al）を１μｍ程度の厚さで蒸
着して金属膜を形成し、この金属膜をフォトリソグラフ
ィ処理する。即ち、金属膜上にレジスト膜19を形成し、
このレジスト膜19を露光、現像した後、アルミニューム
の金属膜をエッチングして、ゲート電極33およびゲート
ライン34を形成する。このとき、ゲート電極33およびゲ
ートライン34上のレジスト膜19は残しておく。
この状態で、表面に露呈した画素電極部15の金属膜12
を第2B図（Ｄ）（ｄ）に示すように、エッチングして取
り除く。すると、画素電極部15はITOの透明導電膜11の
みからなる透明な画素電極15aとなる。この後、レジス
ト膜19を取り除くと、第2B図（Ｅ）（ｅ）に示すよう
に、透明な絶縁基板10の上面に透明な画素電極15aが形
成されるとともに、透明な画素電極15aに対応してスタ
ッガード構造のTFTが電気的に接続された状態で形成さ
れる。
を第2B図（Ｄ）（ｄ）に示すように、エッチングして取
り除く。すると、画素電極部15はITOの透明導電膜11の
みからなる透明な画素電極15aとなる。この後、レジス
ト膜19を取り除くと、第2B図（Ｅ）（ｅ）に示すよう
に、透明な絶縁基板10の上面に透明な画素電極15aが形
成されるとともに、透明な画素電極15aに対応してスタ
ッガード構造のTFTが電気的に接続された状態で形成さ
れる。
このようなアクティブマトリクス液晶表示装置の製造
方法によれば、透明基板上に、画素電極部とソース電極
部、およびドレインラインとドレイン電極とを、それぞ
れ、透明導電膜にて一体的に形成し、前記ソース電極部
上および前記ドレイン電極上にイオンがドープされたコ
ンタクト層を介して半導体層およびゲート絶縁膜を形成
する方法において、ゲート絶縁膜を前記ドレイン電極領
域から前記ソース電極部上に重合して形成し、前記ソー
ス電極部上の前記コンタクト層を前記ゲート絶縁膜と同
じ外形に形成すると共に前記ドレインラインを金属膜と
イオンがドープされたコンタクト層との三層構造となす
ようにしたものであるから、フォトリソグラフィ処理の
回数を少なくして製造工程の簡素化を図ることができる
し、また、ドレインラインは金属層が添設された三層構
造であるからドレインラインの抵抗値を低下するという
効果を奏する。
方法によれば、透明基板上に、画素電極部とソース電極
部、およびドレインラインとドレイン電極とを、それぞ
れ、透明導電膜にて一体的に形成し、前記ソース電極部
上および前記ドレイン電極上にイオンがドープされたコ
ンタクト層を介して半導体層およびゲート絶縁膜を形成
する方法において、ゲート絶縁膜を前記ドレイン電極領
域から前記ソース電極部上に重合して形成し、前記ソー
ス電極部上の前記コンタクト層を前記ゲート絶縁膜と同
じ外形に形成すると共に前記ドレインラインを金属膜と
イオンがドープされたコンタクト層との三層構造となす
ようにしたものであるから、フォトリソグラフィ処理の
回数を少なくして製造工程の簡素化を図ることができる
し、また、ドレインラインは金属層が添設された三層構
造であるからドレインラインの抵抗値を低下するという
効果を奏する。
［発明の効果］ 以上詳細に説明したように、この発明は透明基板上
に、画素電極部とソース電極部、およびドレインライン
とドレイン電極とを、それぞれ、透明導電膜にて一体的
に形成し、前記ソース電極部上および前記ドレイン電極
上にイオンがドープされたコンタクト層を介して半導体
層およびゲート絶縁膜を形成する方法において、ゲート
絶縁膜を前記ドレイン電極領域から前記ソース電極部上
に重合して形成し、前記ソース電極部上の前記コンタク
ト層を前記ゲート絶縁膜と同じ外形に形成すると共に前
記ドレインラインを金属膜とイオンがドープされたコン
タクト層との三層構造となすようにしたので、フォトリ
ソグラフィ処理の回数を少なくして製造工程の簡素化を
図り、低コストで品質の良いものを容易に製造すること
ができ、また、ドレインラインの抵抗を抑えるので、液
晶印加電圧を均一にして表示画像を良好にするという効
果を奏する。
に、画素電極部とソース電極部、およびドレインライン
とドレイン電極とを、それぞれ、透明導電膜にて一体的
に形成し、前記ソース電極部上および前記ドレイン電極
上にイオンがドープされたコンタクト層を介して半導体
層およびゲート絶縁膜を形成する方法において、ゲート
絶縁膜を前記ドレイン電極領域から前記ソース電極部上
に重合して形成し、前記ソース電極部上の前記コンタク
ト層を前記ゲート絶縁膜と同じ外形に形成すると共に前
記ドレインラインを金属膜とイオンがドープされたコン
タクト層との三層構造となすようにしたので、フォトリ
ソグラフィ処理の回数を少なくして製造工程の簡素化を
図り、低コストで品質の良いものを容易に製造すること
ができ、また、ドレインラインの抵抗を抑えるので、液
晶印加電圧を均一にして表示画像を良好にするという効
果を奏する。
第1A図および第1B図はこの発明の参考例を示し、第1A図
および第1B図の（Ａ）〜（Ｅ）はアクティブマトリクス
液晶表示装置の製造工程を示す要部断面図、第1A図およ
び第1B図の（ａ）〜（ｅ）はその要部平面図、第2A図お
よび第2B図はこの発明の実施例を示し、第2A図および第
2B図の（Ａ）〜（Ｅ）はその製造工程を示す要部断面
図、第2A図および第2B図の（ａ）〜（ｅ）はその要部平
面図、第３図（ａ）〜（ｅ）は従来の製造工程を示す要
部断面図である。 10……透明な絶縁基板、11……透明導電膜、12……金属
膜、13、33……ゲート電極、15……画素電極部、15a…
…画素電極、16……ゲート絶縁膜、17a……活性アモル
ファスシリコン膜、17b……アモルファスシリコン膜、1
8……金属膜、20、30……ドレイン電極、22、32……ソ
ース電極。
および第1B図の（Ａ）〜（Ｅ）はアクティブマトリクス
液晶表示装置の製造工程を示す要部断面図、第1A図およ
び第1B図の（ａ）〜（ｅ）はその要部平面図、第2A図お
よび第2B図はこの発明の実施例を示し、第2A図および第
2B図の（Ａ）〜（Ｅ）はその製造工程を示す要部断面
図、第2A図および第2B図の（ａ）〜（ｅ）はその要部平
面図、第３図（ａ）〜（ｅ）は従来の製造工程を示す要
部断面図である。 10……透明な絶縁基板、11……透明導電膜、12……金属
膜、13、33……ゲート電極、15……画素電極部、15a…
…画素電極、16……ゲート絶縁膜、17a……活性アモル
ファスシリコン膜、17b……アモルファスシリコン膜、1
8……金属膜、20、30……ドレイン電極、22、32……ソ
ース電極。
Claims (1)
- 【請求項１】透明基板上に、画素電極部とソース電極
部、およびドレインラインとドレイン電極とを、それぞ
れ、透明導電膜にて一体的に形成し、前記ソース電極部
上および前記ドレイン電極上にイオンがドープされたコ
ンタクト層を介して半導体層およびゲート絶縁膜を形成
し、前記ゲート絶縁膜上にゲート電極を形成する方法で
あって、前記ゲート絶縁膜を前記ドレイン電極領域から
前記ソース電極部上に重合して形成し、前記ソース電極
部上の前記コンタクト層を前記ゲート絶縁膜と同じ外形
に形成すると共に前記ドレインラインを金属膜とイオン
がドープされたコンタクト層との三層構造となすことを
特徴とするアクティブマトリクス液晶表示装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119036A JPH0830822B2 (ja) | 1986-05-26 | 1986-05-26 | アクテイブマトリクス液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119036A JPH0830822B2 (ja) | 1986-05-26 | 1986-05-26 | アクテイブマトリクス液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62276526A JPS62276526A (ja) | 1987-12-01 |
| JPH0830822B2 true JPH0830822B2 (ja) | 1996-03-27 |
Family
ID=14751371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61119036A Expired - Lifetime JPH0830822B2 (ja) | 1986-05-26 | 1986-05-26 | アクテイブマトリクス液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830822B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0754387B2 (ja) * | 1987-04-10 | 1995-06-07 | 松下電器産業株式会社 | 液晶表示アクティブマトリックス基板 |
| JP2655865B2 (ja) * | 1988-03-16 | 1997-09-24 | 株式会社日立製作所 | 液晶表示装置の製造方法 |
| JP2771820B2 (ja) * | 1988-07-08 | 1998-07-02 | 株式会社日立製作所 | アクティブマトリクスパネル及びその製造方法 |
| JP3587537B2 (ja) | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US5523187A (en) * | 1994-12-20 | 1996-06-04 | Goldstar Co., Ltd. | Method for the fabrication of liquid crystal display device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715469A (en) * | 1980-07-02 | 1982-01-26 | Matsushita Electric Ind Co Ltd | Thin film transistor for transmission type display panel and manufacture thereof |
| JPS60100173A (ja) * | 1983-11-07 | 1985-06-04 | セイコーインスツルメンツ株式会社 | 液晶表示装置の製造方法 |
| JPS6159389A (ja) * | 1984-08-30 | 1986-03-26 | 株式会社東芝 | アクテイブマトリツクス型表示装置用表示電極アレイの製造方法 |
| JPS61190314A (ja) * | 1985-02-20 | 1986-08-25 | Sanyo Electric Co Ltd | 表示装置の製造方法 |
-
1986
- 1986-05-26 JP JP61119036A patent/JPH0830822B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62276526A (ja) | 1987-12-01 |
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