JPH079994B2 - アクテイブマトリクス液晶表示装置の製造方法 - Google Patents
アクテイブマトリクス液晶表示装置の製造方法Info
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- JPH079994B2 JPH079994B2 JP61256752A JP25675286A JPH079994B2 JP H079994 B2 JPH079994 B2 JP H079994B2 JP 61256752 A JP61256752 A JP 61256752A JP 25675286 A JP25675286 A JP 25675286A JP H079994 B2 JPH079994 B2 JP H079994B2
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- Japan
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- film
- amorphous silicon
- pixel electrode
- transparent conductive
- transparent
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明はテレビジョン等の画像を表示する液晶ディス
プレイであるアクティブマトリクス液晶表示装置の製造
方法に関する。
プレイであるアクティブマトリクス液晶表示装置の製造
方法に関する。
［従来技術とその問題点］ TFT（thin-film transister）を利用したアクティブマ
トリクス液晶表示装置は、ガラス等の透明な絶縁基板上
にITO（Indiun（In）‐Tin（Sn）‐Oxide）からなる透
明な画素電極をマトリクス状に形成するとともに、この
画素電極に対応してそれぞれTFTを配列形成したもので
ある。このTFTは半導体膜及び絶縁膜等をプラズマ・CVD
法で積層し所望の形状にエッチングして形成される。こ
のプラズマ・CVD法を用いる場合、プラズマ中に水素が
存在するため、ITO等の酸化物からなる導電膜は還元さ
れ、その組成が変化して抵抗値、透過率等が悪くなる。
そのため、ITOからなる画素電極は、TFTを配列形成する
工程の後に、被着形成する必要がある。
トリクス液晶表示装置は、ガラス等の透明な絶縁基板上
にITO（Indiun（In）‐Tin（Sn）‐Oxide）からなる透
明な画素電極をマトリクス状に形成するとともに、この
画素電極に対応してそれぞれTFTを配列形成したもので
ある。このTFTは半導体膜及び絶縁膜等をプラズマ・CVD
法で積層し所望の形状にエッチングして形成される。こ
のプラズマ・CVD法を用いる場合、プラズマ中に水素が
存在するため、ITO等の酸化物からなる導電膜は還元さ
れ、その組成が変化して抵抗値、透過率等が悪くなる。
そのため、ITOからなる画素電極は、TFTを配列形成する
工程の後に、被着形成する必要がある。
そこで、従来は、第３図（Ａ）（Ｂ）に示すようなアク
ティブマトリクス液晶表示装置を以下のように製造して
いる。即ち、第２図に示すように、ガラス等の透明な絶
縁基板１の表面を洗浄し、その表面に金属（Cr、Al、Ta
等）をスパッタリングや真空蒸着等により金属膜を形成
した後、金属膜上にイオンをドープしたアモルファスシ
リコン（n+-a-Si）をプラズマ・CVD法で成膜する。そし
て、絶縁基板１上に形成された金属膜およびこの金属膜
上に形成されたアモルファスシルコン膜を、第１回目の
フォトリソグラフィ処理（レジスト塗布、露光、現像、
エッチング等を順次行なう処理）により、金属膜および
アモルファスシリコン膜の不要な部分を除去して、ソー
ス電極２、ドレイン電極3aおよびドレインライン3bをパ
ターン形成するとともに、これらの表面にアモルファス
シリコン膜４を残す。
ティブマトリクス液晶表示装置を以下のように製造して
いる。即ち、第２図に示すように、ガラス等の透明な絶
縁基板１の表面を洗浄し、その表面に金属（Cr、Al、Ta
等）をスパッタリングや真空蒸着等により金属膜を形成
した後、金属膜上にイオンをドープしたアモルファスシ
リコン（n+-a-Si）をプラズマ・CVD法で成膜する。そし
て、絶縁基板１上に形成された金属膜およびこの金属膜
上に形成されたアモルファスシルコン膜を、第１回目の
フォトリソグラフィ処理（レジスト塗布、露光、現像、
エッチング等を順次行なう処理）により、金属膜および
アモルファスシリコン膜の不要な部分を除去して、ソー
ス電極２、ドレイン電極3aおよびドレインライン3bをパ
ターン形成するとともに、これらの表面にアモルファス
シリコン膜４を残す。
この後、ソース電極２、ドレイン電極3aおよびドレイン
ライン3b上に形成されたアモルファスシリコン膜４上
に、水素化アモルファスシリコン（a-Si:H）およびゲー
ト絶縁膜（Si-N,Si-O等）をプラズマ・CVD法で連続成膜
する。そして、この水素化アモルファスシリコン膜５お
よびゲート絶縁膜６を第２回目のフォトリソグラフィ処
理によりパターン形成するとともに、イオンをドープし
たアモルファスシリコン膜４も同時の同じパターンに形
成する。
ライン3b上に形成されたアモルファスシリコン膜４上
に、水素化アモルファスシリコン（a-Si:H）およびゲー
ト絶縁膜（Si-N,Si-O等）をプラズマ・CVD法で連続成膜
する。そして、この水素化アモルファスシリコン膜５お
よびゲート絶縁膜６を第２回目のフォトリソグラフィ処
理によりパターン形成するとともに、イオンをドープし
たアモルファスシリコン膜４も同時の同じパターンに形
成する。
この後、ゲート絶縁膜６上に金属（Al、Cr等）を上述し
たスパッタリングや真空蒸着等で成膜し、この成膜され
た金属膜を第３回目のフォトリソグラフィ処理によりパ
ターン形成して、ゲート電極7aおよびゲートライン7bを
形成する。
たスパッタリングや真空蒸着等で成膜し、この成膜され
た金属膜を第３回目のフォトリソグラフィ処理によりパ
ターン形成して、ゲート電極7aおよびゲートライン7bを
形成する。
そして、最後に、ソース電極２の一部を覆うようにして
絶縁基板１上にITO等からなる透明な導電材を上述した
スパッタリングや真空蒸着等で成膜して、この透明な導
電膜を第４回目のフォトリソグラフィ処理により透明な
画素電極８をパターン形成する。これにより、アクティ
ブマトリクス液晶表示装置が形成される。
絶縁基板１上にITO等からなる透明な導電材を上述した
スパッタリングや真空蒸着等で成膜して、この透明な導
電膜を第４回目のフォトリソグラフィ処理により透明な
画素電極８をパターン形成する。これにより、アクティ
ブマトリクス液晶表示装置が形成される。
しかしながら、このような製造方法では、レジスト塗
布、露光、現像、エッチング等を順次行なうフォトリソ
グラフィ処理を４回も繰り返して行なわなければならな
いので、生産性および歩留りが悪く、結果的にコスト高
になるという問題があった。
布、露光、現像、エッチング等を順次行なうフォトリソ
グラフィ処理を４回も繰り返して行なわなければならな
いので、生産性および歩留りが悪く、結果的にコスト高
になるという問題があった。
［発明の目的］ この発明は上述した事情に鑑みてなされたもので、その
目的とするところは、フォトリソグラフィ処理の回数を
少なくして製造工程の簡素化を図り、低コストで品質の
良いものを得ることができるアクティブマトリクス液晶
表示装置の製造方法を提供することにある。
目的とするところは、フォトリソグラフィ処理の回数を
少なくして製造工程の簡素化を図り、低コストで品質の
良いものを得ることができるアクティブマトリクス液晶
表示装置の製造方法を提供することにある。
［発明の要点］ この発明は上述した目的を達成するために、第１の工程
で、透明な絶縁基板上に透明導電膜および金属層を積層
形成し、第２の工程で、前記透明導電膜および金属層か
らなる導電体により画素電極部をマトリクス状に形成す
るとともに、信号線部を形成し、前記画素電極部と前記
信号線部とに跨って絶縁膜および所定のアモルファスシ
リコン膜を積層することにより複数のトランジスタ素子
を形成し、第３の工程で、このトランジスタ素子が形成
された部分を除く少なくとも前記画素電極部上の金属膜
を除去して、透明導電膜のみからなる透明な画素電極を
形成し、第４の工程で、前記トランジスタ素子に接続さ
れる導電体膜を所定の形状に形成するようにしたことを
要点とする。
で、透明な絶縁基板上に透明導電膜および金属層を積層
形成し、第２の工程で、前記透明導電膜および金属層か
らなる導電体により画素電極部をマトリクス状に形成す
るとともに、信号線部を形成し、前記画素電極部と前記
信号線部とに跨って絶縁膜および所定のアモルファスシ
リコン膜を積層することにより複数のトランジスタ素子
を形成し、第３の工程で、このトランジスタ素子が形成
された部分を除く少なくとも前記画素電極部上の金属膜
を除去して、透明導電膜のみからなる透明な画素電極を
形成し、第４の工程で、前記トランジスタ素子に接続さ
れる導電体膜を所定の形状に形成するようにしたことを
要点とする。
［実施例］ 以下、第1A図および第1B図を参照して、この発明の一実
施例を説明する。
施例を説明する。
第１図（Ａ）および第２図（Ａ）において、10はガラス
等の透明な絶縁基板である。この絶縁基板10を洗浄した
後、その上面にITO（Indiun（In）‐Tin（Sn）‐Oxid
e）からなる透明導電膜11およびクロム（Cr）等からな
る金属膜12を蒸着により積層形成する。この場合、透明
導電膜11の厚さは500Å程度で、金属膜12の厚さは1000
Å程度である。この後、金属膜12上にイオンをドープし
たアモルファスシリコン膜（n+-a-Si）13aをプラズマ・
CVD法で積層形成する。この場合にはITOの透明導電膜11
が金属膜12で保護されているので、プラズマ・CVDによ
り透明導電膜11の組成が変化することはない。そして、
これらの各膜11、12、13aをフォトリソグラフィ処理に
より所定のパターンに形成する。即ち、アモルファスシ
リコン膜13a上に形成し、このレジストパターン（図示
せず）でアモルファスシリコン膜13a、金属膜12および
透明導電膜11を所定の形状にエッチングし、第１図
（Ａ）および第２図（Ａ）に示すように、絶縁基板10上
に透明導電膜11、金属膜12およびアモルファスシリコン
膜13aからなる画素電極部14をマトリクス状に多数（図
では１つのみを示す）配列形成するとともに、ドレイン
電極15、ドレインライン16、ソース電極17を形成する。
等の透明な絶縁基板である。この絶縁基板10を洗浄した
後、その上面にITO（Indiun（In）‐Tin（Sn）‐Oxid
e）からなる透明導電膜11およびクロム（Cr）等からな
る金属膜12を蒸着により積層形成する。この場合、透明
導電膜11の厚さは500Å程度で、金属膜12の厚さは1000
Å程度である。この後、金属膜12上にイオンをドープし
たアモルファスシリコン膜（n+-a-Si）13aをプラズマ・
CVD法で積層形成する。この場合にはITOの透明導電膜11
が金属膜12で保護されているので、プラズマ・CVDによ
り透明導電膜11の組成が変化することはない。そして、
これらの各膜11、12、13aをフォトリソグラフィ処理に
より所定のパターンに形成する。即ち、アモルファスシ
リコン膜13a上に形成し、このレジストパターン（図示
せず）でアモルファスシリコン膜13a、金属膜12および
透明導電膜11を所定の形状にエッチングし、第１図
（Ａ）および第２図（Ａ）に示すように、絶縁基板10上
に透明導電膜11、金属膜12およびアモルファスシリコン
膜13aからなる画素電極部14をマトリクス状に多数（図
では１つのみを示す）配列形成するとともに、ドレイン
電極15、ドレインライン16、ソース電極17を形成する。
次に、第１図（Ｂ）および第２図（Ｂ）に示すように、
アモルファスシリコン膜13aを覆うように、活性アモル
ファスシリコン層（i-a-Si）13bおよびゲート絶縁膜18
をプラズマ・CVD法で連続して積層形成する。この場合
にも、プラズマ・CVD法でゲート絶縁膜18およびアモル
ファスシリコン膜13bを形成しても、上述と同様にITOか
らなる透明導電膜11は金属膜12で保護されているので、
その組成が変化することがない。なお、活性アモルファ
スシリコン層13bの厚さは3000Å程度で、ゲート絶縁膜1
8の厚さも3000Å程度である。この後、半導体層をフォ
トリソグラフィ処理により形成する。即ち、ゲート絶縁
膜18上にレジストパターンを形成し、このレジストパタ
ーン（図示せず）でゲート絶縁膜18、活性アモルファス
シリコン膜13b及びアモルファスシリコン膜13aをエッチ
ングする。その結果、上述したアモルファスシリコン膜
13a、13b及び絶縁膜18のち、露呈した部分（つまり、画
素電極部14の部分ドレイン電極15の一部分、ドレインラ
イン16及びソース電極17の一部分）のアモルファスシリ
コン膜13a、13b及び絶縁膜18が除去され、第１図（Ｂ）
および第２図（Ｂ）に示すように、ドレイン電極15、ド
レインライン16の一部およびソース電極17の部分だけに
ゲート絶縁膜18、アモルファスシリコン膜13bおよびア
モルファスシリコン膜13aが形成される。このゲート絶
縁膜18、アモルファスシリコン膜13bおよびアモルファ
スシリコン膜13aにより、ドレイン電極15とソース電極1
7との間にトランジスタ素子が形成される。
アモルファスシリコン膜13aを覆うように、活性アモル
ファスシリコン層（i-a-Si）13bおよびゲート絶縁膜18
をプラズマ・CVD法で連続して積層形成する。この場合
にも、プラズマ・CVD法でゲート絶縁膜18およびアモル
ファスシリコン膜13bを形成しても、上述と同様にITOか
らなる透明導電膜11は金属膜12で保護されているので、
その組成が変化することがない。なお、活性アモルファ
スシリコン層13bの厚さは3000Å程度で、ゲート絶縁膜1
8の厚さも3000Å程度である。この後、半導体層をフォ
トリソグラフィ処理により形成する。即ち、ゲート絶縁
膜18上にレジストパターンを形成し、このレジストパタ
ーン（図示せず）でゲート絶縁膜18、活性アモルファス
シリコン膜13b及びアモルファスシリコン膜13aをエッチ
ングする。その結果、上述したアモルファスシリコン膜
13a、13b及び絶縁膜18のち、露呈した部分（つまり、画
素電極部14の部分ドレイン電極15の一部分、ドレインラ
イン16及びソース電極17の一部分）のアモルファスシリ
コン膜13a、13b及び絶縁膜18が除去され、第１図（Ｂ）
および第２図（Ｂ）に示すように、ドレイン電極15、ド
レインライン16の一部およびソース電極17の部分だけに
ゲート絶縁膜18、アモルファスシリコン膜13bおよびア
モルファスシリコン膜13aが形成される。このゲート絶
縁膜18、アモルファスシリコン膜13bおよびアモルファ
スシリコン膜13aにより、ドレイン電極15とソース電極1
7との間にトランジスタ素子が形成される。
この状態で、第１図（Ｃ）および第２図（Ｃ）に示すよ
うに、ゲート絶縁膜18、アモルファスシリコン膜13bお
よびアモルファスシリコン膜13aが形成されていない部
分の画素電極部14およびドレインライン16の一部上に露
出している金属膜12を上述したアモルファスシリコン膜
をレジストとしてエッチングにより除去する。すると、
透明導電膜11のみからなる透明な画素電極14aとドレイ
ンライン16が形成される。
うに、ゲート絶縁膜18、アモルファスシリコン膜13bお
よびアモルファスシリコン膜13aが形成されていない部
分の画素電極部14およびドレインライン16の一部上に露
出している金属膜12を上述したアモルファスシリコン膜
をレジストとしてエッチングにより除去する。すると、
透明導電膜11のみからなる透明な画素電極14aとドレイ
ンライン16が形成される。
次に、第１図（Ｄ）および第２図（Ｄ）に示すように、
基板面上にアルミニューム（A1）を１μｍ程度の厚さで
蒸着して金属膜19を形成し、この金属膜19をフォトリソ
グラフィ処理することにより、ゲート絶縁膜18上に金属
膜19からなるゲート電極20を形成するとともに、画素電
極14a間にゲートライン21を形成し、かつドレインライ
ン16上にも金属膜19を形成する。これにより、透明な画
素電極14aに対応してスタッガード構造のTFTが電気的に
接続された状態で形成される。
基板面上にアルミニューム（A1）を１μｍ程度の厚さで
蒸着して金属膜19を形成し、この金属膜19をフォトリソ
グラフィ処理することにより、ゲート絶縁膜18上に金属
膜19からなるゲート電極20を形成するとともに、画素電
極14a間にゲートライン21を形成し、かつドレインライ
ン16上にも金属膜19を形成する。これにより、透明な画
素電極14aに対応してスタッガード構造のTFTが電気的に
接続された状態で形成される。
このようなアクティブマトリクス液晶表示装置の製造方
法によれば、３回のフォトリソグラフィ処理で、透明な
絶縁基板10上に透明な画素電極14aをマトリクス状に形
成することができるとともに、この透明な画素電極14a
に対応するスタッガード構造のTFTを形成することがで
きるので、製造工程の簡素化を図ることができ、生産性
に優れ、安価に製作することができる。特に、最初の工
程でITOの透明導電膜11と金属膜12とからなる画素電極
部14を形成し、これ以後の工程で、プラズマ・CVD法で
ゲート絶縁膜18および２層のアモルファスシリコン膜13
a、13bを形成しても、画素電極部14の透明導電膜11は金
属膜12で保護されるので、プラズマ中の水素で透明導電
膜11が還元され、その組成が変化して、抵抗値や透過率
等が低下することがなく、良好に製造することができる
とともに、品質の高いものを得ることができる。しか
も、ドレインライン16はITOからなる透明導電膜11の上
に金属膜19が形成されるので、断線等の恐れが少なく、
信頼性の高いものとなる。
法によれば、３回のフォトリソグラフィ処理で、透明な
絶縁基板10上に透明な画素電極14aをマトリクス状に形
成することができるとともに、この透明な画素電極14a
に対応するスタッガード構造のTFTを形成することがで
きるので、製造工程の簡素化を図ることができ、生産性
に優れ、安価に製作することができる。特に、最初の工
程でITOの透明導電膜11と金属膜12とからなる画素電極
部14を形成し、これ以後の工程で、プラズマ・CVD法で
ゲート絶縁膜18および２層のアモルファスシリコン膜13
a、13bを形成しても、画素電極部14の透明導電膜11は金
属膜12で保護されるので、プラズマ中の水素で透明導電
膜11が還元され、その組成が変化して、抵抗値や透過率
等が低下することがなく、良好に製造することができる
とともに、品質の高いものを得ることができる。しか
も、ドレインライン16はITOからなる透明導電膜11の上
に金属膜19が形成されるので、断線等の恐れが少なく、
信頼性の高いものとなる。
［発明の効果］ 以上詳細に説明したように、この発明は第１の工程で、
透明な絶縁基板上に透明導電膜および金属層を積層形成
し、第２の工程で、前記透明導電膜および金属層からな
る導電体により画素電極部をマトリクス状に形成すると
ともに、信号線部を形成し、前記画素電極部と前記信号
線部とに跨って絶縁膜および所定のアモルファスシリコ
ン膜を積層することにより複数のトランジスタ素子を形
成し、第３の工程で、このトランジスタ素子が形成され
た部分を除く少なくとも前記画素電極部上の金属膜を除
去して、透明導電膜のみからなる透明な画素電極を形成
し、第４の工程で、前記トランジスタ素子に接続される
導電体膜を所定の形状に形成するようにしたので、フォ
トリソグラフィ処理の回数を少なくして製造工程の簡素
化を図り、低コストで品質の良いものを得ることができ
る。
透明な絶縁基板上に透明導電膜および金属層を積層形成
し、第２の工程で、前記透明導電膜および金属層からな
る導電体により画素電極部をマトリクス状に形成すると
ともに、信号線部を形成し、前記画素電極部と前記信号
線部とに跨って絶縁膜および所定のアモルファスシリコ
ン膜を積層することにより複数のトランジスタ素子を形
成し、第３の工程で、このトランジスタ素子が形成され
た部分を除く少なくとも前記画素電極部上の金属膜を除
去して、透明導電膜のみからなる透明な画素電極を形成
し、第４の工程で、前記トランジスタ素子に接続される
導電体膜を所定の形状に形成するようにしたので、フォ
トリソグラフィ処理の回数を少なくして製造工程の簡素
化を図り、低コストで品質の良いものを得ることができ
る。
第１図の（Ａ）〜（Ｄ）はアクティブマトリクス液晶表
示装置の製造工程を示す要部断面図、第２図の（Ａ）〜
（Ｄ）はその要部平面図、第３図（Ａ）（Ｂ）は従来の
アクティブマトリクス装置を示す図である。 10……透明な絶縁基板、11……透明導電膜、12……金属
膜、13a……活性アモルファスシリコン膜、13b……アモ
ルファスシリコン膜、14……画素電極部、14a……画素
電極、15……ドレイン電極、16……ドレインライン、17
……ソース電極、18……ゲート絶縁膜、19……金属膜、
20……ゲート電極。
示装置の製造工程を示す要部断面図、第２図の（Ａ）〜
（Ｄ）はその要部平面図、第３図（Ａ）（Ｂ）は従来の
アクティブマトリクス装置を示す図である。 10……透明な絶縁基板、11……透明導電膜、12……金属
膜、13a……活性アモルファスシリコン膜、13b……アモ
ルファスシリコン膜、14……画素電極部、14a……画素
電極、15……ドレイン電極、16……ドレインライン、17
……ソース電極、18……ゲート絶縁膜、19……金属膜、
20……ゲート電極。
Claims (1)
- 【請求項１】透明な絶縁基板上に透明導電膜、金属膜、
アモルファスシリコン膜を積層する第１の工程と、 この透明導電膜、金属膜、アモルファスシリコン膜が積
層された導電体により画素電極部をマトリクス状に形成
するとともに、信号線部を形成し、かつ前記導電体上に
アモルファスシリコン膜および絶縁膜を積層形成するこ
とにより複数のトランジスタ素子を前記画素電極部と前
記信号線部とに跨って形成する第２の工程と、 前記第１の工程で形成された金属膜のうち、トランジス
タ素子と対応する部分を除く、少なくとも画素電極部に
形成された金属膜を除去して、前記透明導電膜のみから
なる透明な画素電極を形成する第３の工程と、 前記トランジスタ素子に接続される導電体膜を所定の形
状に形成する第４の工程と、 を具備することを特徴とするアクティブマトリクス液晶
表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256752A JPH079994B2 (ja) | 1986-10-30 | 1986-10-30 | アクテイブマトリクス液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61256752A JPH079994B2 (ja) | 1986-10-30 | 1986-10-30 | アクテイブマトリクス液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63113489A JPS63113489A (ja) | 1988-05-18 |
| JPH079994B2 true JPH079994B2 (ja) | 1995-02-01 |
Family
ID=17296951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61256752A Expired - Lifetime JPH079994B2 (ja) | 1986-10-30 | 1986-10-30 | アクテイブマトリクス液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079994B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101894807B (zh) * | 2009-05-22 | 2012-11-21 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
-
1986
- 1986-10-30 JP JP61256752A patent/JPH079994B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63113489A (ja) | 1988-05-18 |
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