JPH0627981B2 - アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法 - Google Patents
アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法Info
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- JPH0627981B2 JPH0627981B2 JP59262835A JP26283584A JPH0627981B2 JP H0627981 B2 JPH0627981 B2 JP H0627981B2 JP 59262835 A JP59262835 A JP 59262835A JP 26283584 A JP26283584 A JP 26283584A JP H0627981 B2 JPH0627981 B2 JP H0627981B2
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- electrode
- insulating layer
- layer
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、薄膜トランジスタ (TFT)をスイツチ素子とし
て表示電極アレイを構成したアクテイブマトリツクス型
表示装置用表示電極アレイとその製造方法に関する。
て表示電極アレイを構成したアクテイブマトリツクス型
表示装置用表示電極アレイとその製造方法に関する。
最近、液晶やエレクトロルミネセンス（EL）を用いた表
示装置は、テレビ表示やグラフイツクデイスプレイ等を
指向した大容量で高密度のアクテイブマトリツクス型表
示装置の開発及び実用化が盛んである。このような表示
装置では、クロストークのない高コントラストの表示が
行なえるように、各画素の駆動と制御を行なう手段とし
て半導体スイツチが用いられる。その半導体スイツチと
しては、単結晶Si基板上に形成されたMOSFETや最近では
透過型表示が可能であり大面積化も容易である等の理由
から、透明絶縁基板上に形成されたTFT等が用いられ
る。
示装置は、テレビ表示やグラフイツクデイスプレイ等を
指向した大容量で高密度のアクテイブマトリツクス型表
示装置の開発及び実用化が盛んである。このような表示
装置では、クロストークのない高コントラストの表示が
行なえるように、各画素の駆動と制御を行なう手段とし
て半導体スイツチが用いられる。その半導体スイツチと
しては、単結晶Si基板上に形成されたMOSFETや最近では
透過型表示が可能であり大面積化も容易である等の理由
から、透明絶縁基板上に形成されたTFT等が用いられ
る。
第２図はTFTを備えた表示電極アレイを用いた液晶表示
装置の等価回路である。第２図で（Xi）（ｉ＝１，２，
……，ｍ）は通常データ線として用いられる列選択線、
(Yj)(ｊ＝１，２，……，ｎ)は通常アドレス線として用
いられる行選択線であり、これら列選択線(Xi)と行選択
線(Yj)の各交点位置にTFT(1)が設けられている。そして
TFT(1)のドレインは列ごとに列選択線(Xi)に接続され、
ゲートは行ごとに行選択線(Yj)に接続されている。また
(2)は表示画素電極であつてそれぞれTFT(1)のソースに
接続され、この表示画素電極(2)と対向電極(3)との間に
液晶(4)が挾持される。
装置の等価回路である。第２図で（Xi）（ｉ＝１，２，
……，ｍ）は通常データ線として用いられる列選択線、
(Yj)(ｊ＝１，２，……，ｎ)は通常アドレス線として用
いられる行選択線であり、これら列選択線(Xi)と行選択
線(Yj)の各交点位置にTFT(1)が設けられている。そして
TFT(1)のドレインは列ごとに列選択線(Xi)に接続され、
ゲートは行ごとに行選択線(Yj)に接続されている。また
(2)は表示画素電極であつてそれぞれTFT(1)のソースに
接続され、この表示画素電極(2)と対向電極(3)との間に
液晶(4)が挾持される。
第３図はこのような液晶表示装置の概略断面構造の一例
を示す図であり、透明絶縁基板(10)上にTFT（図では省
略）と透明導電膜からなる表示画素電極(2)を配列形成
し、これと透明導電膜からなる対向電極(3)を全面に形
成した透明絶縁基板(11)との間に液晶(4)を挾持する構
造となる。なお(12)はスペーサ及び封着部である。
を示す図であり、透明絶縁基板(10)上にTFT（図では省
略）と透明導電膜からなる表示画素電極(2)を配列形成
し、これと透明導電膜からなる対向電極(3)を全面に形
成した透明絶縁基板(11)との間に液晶(4)を挾持する構
造となる。なお(12)はスペーサ及び封着部である。
第４図は第３図の表示画素電極(2)を配列形成した側の
透明絶縁基板(10)、即ち表示電極アレイのより具体的な
構造例の一画素部分について示す図で、同図(a)は平面
図、同図(b)，(c)はそれぞれ同図(a)のＡ−Ａ′面、Ｂ
−Ｂ′面を矢印方向からみた断面図である。これからこ
れを製造工程にしたがつて説明する。
透明絶縁基板(10)、即ち表示電極アレイのより具体的な
構造例の一画素部分について示す図で、同図(a)は平面
図、同図(b)，(c)はそれぞれ同図(a)のＡ−Ａ′面、Ｂ
−Ｂ′面を矢印方向からみた断面図である。これからこ
れを製造工程にしたがつて説明する。
まず透明絶縁基板(10)にAl膜等の不透明層を被着し、こ
れをパターニングして光しやへい層(20)を形成する。次
に光しやへい層(20)を覆うように絶縁層(21)を堆積し、
所定のパターンを形成する。続いてITO等の透明導電膜
を形成し、これをパターニングして列選択線(Xi)及びこ
れと一体のドレイン電極(22)、表示画素電極(2)及びこ
れと一体のソース電極(23)を形成する。次にドレイン電
極(22)及びソース電極(23)上にまたがるように、アモル
フアスSi等の半導体薄膜(24)を各画素ごとに形成する。
そしてゲート絶縁膜(25)としてSiO2膜を全面に堆積した
後、Al膜等を被着しパターニングして、行選択線(Yj)及
びこれと一体のゲート電極(26)を形成する。この後保護
膜(27)としてのSiO２膜を全面に堆積し、表示画素電極
(2)の表面のゲート絶縁膜(25)及び保護膜(27)をエツチ
ングして表示電極アレイが完成する。
れをパターニングして光しやへい層(20)を形成する。次
に光しやへい層(20)を覆うように絶縁層(21)を堆積し、
所定のパターンを形成する。続いてITO等の透明導電膜
を形成し、これをパターニングして列選択線(Xi)及びこ
れと一体のドレイン電極(22)、表示画素電極(2)及びこ
れと一体のソース電極(23)を形成する。次にドレイン電
極(22)及びソース電極(23)上にまたがるように、アモル
フアスSi等の半導体薄膜(24)を各画素ごとに形成する。
そしてゲート絶縁膜(25)としてSiO2膜を全面に堆積した
後、Al膜等を被着しパターニングして、行選択線(Yj)及
びこれと一体のゲート電極(26)を形成する。この後保護
膜(27)としてのSiO２膜を全面に堆積し、表示画素電極
(2)の表面のゲート絶縁膜(25)及び保護膜(27)をエツチ
ングして表示電極アレイが完成する。
このようなアクテイブマトリツクス型液晶表示装置の動
作は次のように行なわれる。行選択線（Yj）はアドレス
信号により順次走査駆動され、フレーム走査周期をＴF
とすると、TFT(1)は行ごとにTF／ｎ期間ずつ順次導通状
態にもたらされる。一方、この行選択線(Yj)の走査と同
期して、列選択線(Xi)には例えばｍ並列画像信号電圧を
供給する。これによつて信号電圧は行ごとに順次表示画
素電極(2)に導かれ、対向電極(3)との間に挾持された液
晶(4)が励起されて画素表示がなされる。また光しやへ
い層(20)は光に鋭感なアモルフアスSiのTFTの場合には
通常必要なもので、外部光によるTFT(1)への悪影響を抑
制するものである。
作は次のように行なわれる。行選択線（Yj）はアドレス
信号により順次走査駆動され、フレーム走査周期をＴF
とすると、TFT(1)は行ごとにTF／ｎ期間ずつ順次導通状
態にもたらされる。一方、この行選択線(Yj)の走査と同
期して、列選択線(Xi)には例えばｍ並列画像信号電圧を
供給する。これによつて信号電圧は行ごとに順次表示画
素電極(2)に導かれ、対向電極(3)との間に挾持された液
晶(4)が励起されて画素表示がなされる。また光しやへ
い層(20)は光に鋭感なアモルフアスSiのTFTの場合には
通常必要なもので、外部光によるTFT(1)への悪影響を抑
制するものである。
ところで第４図に示した従来の表示電極アレイでは、そ
の製作に際して導電膜、半導体膜及び絶縁膜をそれぞれ
一層以上形成し、しかもそれぞれを所定形状にパターニ
ングしなければならないので工程が複雑である。また各
層のパターニングに応じてその表面には段差を生じ、電
極配線の段切れ等により信頼性及び歩留りが低下すると
いう問題がある。例えば第４図(c)から明らかなよう
に、ゲート電極(26)は半導体薄膜(24)の膜厚相当分の段
差がある部分を通つて、行選択線(Yj)と一体的につなが
る。故にこの段差による断線が生じると画素欠陥にな
る。
の製作に際して導電膜、半導体膜及び絶縁膜をそれぞれ
一層以上形成し、しかもそれぞれを所定形状にパターニ
ングしなければならないので工程が複雑である。また各
層のパターニングに応じてその表面には段差を生じ、電
極配線の段切れ等により信頼性及び歩留りが低下すると
いう問題がある。例えば第４図(c)から明らかなよう
に、ゲート電極(26)は半導体薄膜(24)の膜厚相当分の段
差がある部分を通つて、行選択線(Yj)と一体的につなが
る。故にこの段差による断線が生じると画素欠陥にな
る。
本発明はこのような従来の欠点を解決するためになされ
たもので、TFTを備えた表示電極アレイの製造工程の簡
略化を図るとともに、電極配線の断切れを防止して信頼
性及び歩留りの向上を図つたアクテイブマトリツクス型
表示装置用表示電極アレイとその製造方法の提供を目的
とする。
たもので、TFTを備えた表示電極アレイの製造工程の簡
略化を図るとともに、電極配線の断切れを防止して信頼
性及び歩留りの向上を図つたアクテイブマトリツクス型
表示装置用表示電極アレイとその製造方法の提供を目的
とする。
〔発明の概要〕 即ち本発明は、複数の薄膜トランジスタにより、選択駆
動される複数の表示画素電極をマトリツクス状に配列形
成したアクテイブマトリツクス型表示装置用表示電極ア
レイとその製造方法であり、半導体薄膜、第２絶縁層及
び第３導電層を１つのレジストパターンでエツチング
し、しかも光しやへい電極と列選択線の外部接続部をそ
れぞれ第１導電層と第２導電層のエツチング時に形成し
てしまうことを最大の特徴とする。
動される複数の表示画素電極をマトリツクス状に配列形
成したアクテイブマトリツクス型表示装置用表示電極ア
レイとその製造方法であり、半導体薄膜、第２絶縁層及
び第３導電層を１つのレジストパターンでエツチング
し、しかも光しやへい電極と列選択線の外部接続部をそ
れぞれ第１導電層と第２導電層のエツチング時に形成し
てしまうことを最大の特徴とする。
以下本発明の詳細を図面を参照して説明する。
第１図は本発明の構造と方法の一実施例を示す図であ
り、左側はTFTアレイ部、中央は列選択線及び行選択線
を外部と電気的に接続するための信号線パツド部、右側
は光しやへい電極をアースするための光しやへい電極取
り出し部を表わしている。まず第１図(a)に示すよう
に、基板(30)例えばガラス基板上に第１導電層(31)例え
ばクロムの金属層を1000Åの厚さに蒸着する。そして第
１のマスクを用いたフオトリソグラフイーにより所定の
パターンを形成した後、第１導電層(31)をエツチングし
て光しやへい電極やその配線部を形成する。
り、左側はTFTアレイ部、中央は列選択線及び行選択線
を外部と電気的に接続するための信号線パツド部、右側
は光しやへい電極をアースするための光しやへい電極取
り出し部を表わしている。まず第１図(a)に示すよう
に、基板(30)例えばガラス基板上に第１導電層(31)例え
ばクロムの金属層を1000Åの厚さに蒸着する。そして第
１のマスクを用いたフオトリソグラフイーにより所定の
パターンを形成した後、第１導電層(31)をエツチングし
て光しやへい電極やその配線部を形成する。
次に第１図(b)に示すように、基板(30)上に第１導電層
(31)を覆うように、第１絶縁層(32)例えばSiONをプラズ
マCVDで3000Åの厚さに堆積する。次に第１図(c)に示す
ように、第１絶縁層(32)上に第２導電層(33)例えばITO
膜、及びリン添加アモルフアスシリコン膜(34)を順次10
00Å、500Åの厚さに積層する。そして第２のマスクを
用いたフオトリソグラフイーにより所定のレジストパタ
ーンを形成した後、ケミカルドライエツチングでリン添
加アモルフアスシリコン層(34)をエツチングし、続けて
硝酸入り塩酸で第２導電層(33)をエツチングする。こう
して複数本の列選択線及びこれと一体のドレイン電極と
各画素位置に配列された表示画素電極及びこれと一体の
ソース電極が得られる。次に第１図(d)に示すように、
第１絶縁層(32)及び第２導電層(33)上に半導体薄膜(35)
例えば厚さ4000Åのイントリンシツクアモルフアスシリ
コン、第２絶縁層(36)例えば厚さ4000Åの窒化シリコン
及び第３導電層(37)例えばアルミニウムを順次連続して
被着させる。次に第１図(e)に示すように、第３のマス
クを用いたフオトリソグラフイーにより所定のレジスト
パターンを形成した後、第３導電層(37)をエツチングし
て複数本の行選択線及びこれと一体のゲート電極を形成
する。そして続いてケミカルドライエツチングで、第２
絶縁層(36)と半導体薄膜(35)をエツチングしてTFTが完
成する。次に第１図(f)に示すように、第１絶縁層(3
2)、第２導電層(33)及び第３導電層(37)上に、保護膜(3
8)例えば厚さ１μｍの窒化シリコンを被着させる。そし
て第４図のマスクを用いたフオトリソグラフイーにより
所定のレジストパターンを形成した後、表示画素電極の
領域(39)や列選択線、行選択線及び第１導電層(31)の引
き出し端子領域(40)を含む周辺領域上の保護膜(38)、更
には表示画素電極の領域(39)上の不要なリン添加アモル
フアスシリコン膜(34)を、ケミカルドライエツチングに
よりエツチングする。続いて露出した第１絶縁層(32)
を、CF4ガスとＯ2ガスを用いたリアクテイブイオンエツ
チングによりエツチングする。こうして所望の表示電極
アレイが保護膜(38)を含めて完成する。
(31)を覆うように、第１絶縁層(32)例えばSiONをプラズ
マCVDで3000Åの厚さに堆積する。次に第１図(c)に示す
ように、第１絶縁層(32)上に第２導電層(33)例えばITO
膜、及びリン添加アモルフアスシリコン膜(34)を順次10
00Å、500Åの厚さに積層する。そして第２のマスクを
用いたフオトリソグラフイーにより所定のレジストパタ
ーンを形成した後、ケミカルドライエツチングでリン添
加アモルフアスシリコン層(34)をエツチングし、続けて
硝酸入り塩酸で第２導電層(33)をエツチングする。こう
して複数本の列選択線及びこれと一体のドレイン電極と
各画素位置に配列された表示画素電極及びこれと一体の
ソース電極が得られる。次に第１図(d)に示すように、
第１絶縁層(32)及び第２導電層(33)上に半導体薄膜(35)
例えば厚さ4000Åのイントリンシツクアモルフアスシリ
コン、第２絶縁層(36)例えば厚さ4000Åの窒化シリコン
及び第３導電層(37)例えばアルミニウムを順次連続して
被着させる。次に第１図(e)に示すように、第３のマス
クを用いたフオトリソグラフイーにより所定のレジスト
パターンを形成した後、第３導電層(37)をエツチングし
て複数本の行選択線及びこれと一体のゲート電極を形成
する。そして続いてケミカルドライエツチングで、第２
絶縁層(36)と半導体薄膜(35)をエツチングしてTFTが完
成する。次に第１図(f)に示すように、第１絶縁層(3
2)、第２導電層(33)及び第３導電層(37)上に、保護膜(3
8)例えば厚さ１μｍの窒化シリコンを被着させる。そし
て第４図のマスクを用いたフオトリソグラフイーにより
所定のレジストパターンを形成した後、表示画素電極の
領域(39)や列選択線、行選択線及び第１導電層(31)の引
き出し端子領域(40)を含む周辺領域上の保護膜(38)、更
には表示画素電極の領域(39)上の不要なリン添加アモル
フアスシリコン膜(34)を、ケミカルドライエツチングに
よりエツチングする。続いて露出した第１絶縁層(32)
を、CF4ガスとＯ2ガスを用いたリアクテイブイオンエツ
チングによりエツチングする。こうして所望の表示電極
アレイが保護膜(38)を含めて完成する。
この実施例では、表示電極アレイが光しやへい電極及び
保護膜(38)のパターニングを含めて４枚のマスクでつく
れ、製造工程が従来より簡単になる。また第３導電層(3
7)による行選択線とゲート電極が段差が従来より少なく
形成されるため、半導体薄膜(35)が比較的厚い場合であ
つても断切れはなく、信頼性及び歩留りの向上が図られ
る。更に半導体薄膜(35)、第２絶縁層(36)及び第３導電
層(37)を連続して被着するので、半導体薄膜(35)と第２
絶縁層(36)の界面及び第２絶縁層(36)と第３導電層(37)
の界面の汚染を少なくでき、良好なトランジスタ特性が
得られる。また行選択縁、列選択線及び光しやへい電極
等の引き出し端子領域(40)を含む周辺領域は、各々を構
成する導電層自体で形成されているため、ＩＣ等で行な
われるような他の導電層を介して接続するときにしばし
ば発生する接続不良の問題がない。
保護膜(38)のパターニングを含めて４枚のマスクでつく
れ、製造工程が従来より簡単になる。また第３導電層(3
7)による行選択線とゲート電極が段差が従来より少なく
形成されるため、半導体薄膜(35)が比較的厚い場合であ
つても断切れはなく、信頼性及び歩留りの向上が図られ
る。更に半導体薄膜(35)、第２絶縁層(36)及び第３導電
層(37)を連続して被着するので、半導体薄膜(35)と第２
絶縁層(36)の界面及び第２絶縁層(36)と第３導電層(37)
の界面の汚染を少なくでき、良好なトランジスタ特性が
得られる。また行選択縁、列選択線及び光しやへい電極
等の引き出し端子領域(40)を含む周辺領域は、各々を構
成する導電層自体で形成されているため、ＩＣ等で行な
われるような他の導電層を介して接続するときにしばし
ば発生する接続不良の問題がない。
なおこの実施例では、レジストを被着させたまま半導体
薄膜(35)、第２絶縁層(36)及び第３導電層(37)をエツチ
ングする場合について述べたが、第３導電層(37)のエツ
チング後にレジストを剥離し、半導体薄膜(35)と第２絶
縁層(36)をケミカルドライエツチングでエツチングして
もよい。また半導体薄膜(35)第２絶縁層(36)及び第３導
電層(37)の被着は、１つの装置内で時間的に連続して行
なうのは必ずしも必要ではなく、各層の被着の間隔が３
時間程度で清浄な環境に保存しておくか、または３時間
以上の保存時間であつても適切な洗浄を施せば、TFTの
特性は良好である。そして第１絶縁層(32)や第２絶縁層
(36)としては他に、酸化シリコン等の無機絶縁層やポリ
イミド等の有機絶縁層、或いはこれらの多層であつても
よい。また半導体薄膜(35)としては、ポリシリコン或い
はCdSe 等の化合物半導体でもよい。更にリン添加アモ
ルフアスシリコン膜(34)は必ずしも必要でなく、第２導
電層(33)はITOとモリブデンの２層積層等か、または透
明性が要求されない場合にはアルミニウムやクロム等の
金属層でもよい。また第２導電層(33)はITO、モリブデ
ン及びリン添加アモルフアスシリコンの３層積層でもよ
い。そして各層の製造方法はプラズマCVDやスパツタ法
等の種々の方法が可能である。なお前述の実施例におい
ては、表示電極アレイと外部との接続に導電性エラスト
マーを用いれば何の問題もないが、アルミニウム線等を
用いたワイヤーボンデイング或いは半田付けが必要なこ
ともある。このときは引き出し端子領域(40)上に周辺の
保護膜(38)も一部覆うように、新たにアルミニウムやニ
ツケル等からなる導電層を形成することにより簡単に対
処できる。
薄膜(35)、第２絶縁層(36)及び第３導電層(37)をエツチ
ングする場合について述べたが、第３導電層(37)のエツ
チング後にレジストを剥離し、半導体薄膜(35)と第２絶
縁層(36)をケミカルドライエツチングでエツチングして
もよい。また半導体薄膜(35)第２絶縁層(36)及び第３導
電層(37)の被着は、１つの装置内で時間的に連続して行
なうのは必ずしも必要ではなく、各層の被着の間隔が３
時間程度で清浄な環境に保存しておくか、または３時間
以上の保存時間であつても適切な洗浄を施せば、TFTの
特性は良好である。そして第１絶縁層(32)や第２絶縁層
(36)としては他に、酸化シリコン等の無機絶縁層やポリ
イミド等の有機絶縁層、或いはこれらの多層であつても
よい。また半導体薄膜(35)としては、ポリシリコン或い
はCdSe 等の化合物半導体でもよい。更にリン添加アモ
ルフアスシリコン膜(34)は必ずしも必要でなく、第２導
電層(33)はITOとモリブデンの２層積層等か、または透
明性が要求されない場合にはアルミニウムやクロム等の
金属層でもよい。また第２導電層(33)はITO、モリブデ
ン及びリン添加アモルフアスシリコンの３層積層でもよ
い。そして各層の製造方法はプラズマCVDやスパツタ法
等の種々の方法が可能である。なお前述の実施例におい
ては、表示電極アレイと外部との接続に導電性エラスト
マーを用いれば何の問題もないが、アルミニウム線等を
用いたワイヤーボンデイング或いは半田付けが必要なこ
ともある。このときは引き出し端子領域(40)上に周辺の
保護膜(38)も一部覆うように、新たにアルミニウムやニ
ツケル等からなる導電層を形成することにより簡単に対
処できる。
以上説明したように本発明のアクテイブマトリツクス型
表示装置用表示電極アレイとその製造方法は、光しやへ
い電極や保護膜の形成を含めて４マスクで済み、従来よ
り工程の簡略化が図られる。また行選択線とゲート電極
は段差が従来より少なく形成できるために、信頼性及び
歩留りの向上が図られる。
表示装置用表示電極アレイとその製造方法は、光しやへ
い電極や保護膜の形成を含めて４マスクで済み、従来よ
り工程の簡略化が図られる。また行選択線とゲート電極
は段差が従来より少なく形成できるために、信頼性及び
歩留りの向上が図られる。
第１図は本発明の一実施例を示す断面図、第２図はアク
テイブマトリツクス型液晶表示装置の等価回路図、第３
図はアクテイブマトリツクス型液晶表示装置の断面図、
第４図は従来の表示電極アレイの平面図、及び断面図で
ある。 (31)……第１導電層、(32)……第１絶縁層 (33)……第２導電層、(35)……半導体薄膜 (36)……第２絶縁層、(37)……第３導電層 (38)……保護膜
テイブマトリツクス型液晶表示装置の等価回路図、第３
図はアクテイブマトリツクス型液晶表示装置の断面図、
第４図は従来の表示電極アレイの平面図、及び断面図で
ある。 (31)……第１導電層、(32)……第１絶縁層 (33)……第２導電層、(35)……半導体薄膜 (36)……第２絶縁層、(37)……第３導電層 (38)……保護膜
Claims (2)
- 【請求項１】薄膜トランジスタによりそれぞれ選択駆動
される複数の表示画素電極をマトリツクス状に配列形成
したアクテイブマトリツクス型表示装置用電極アレイに
おいて、基板と、前記基板上に形成された第１導電層か
らなる光しやへい電極と、前記基板上に形成された第１
絶縁層と、前記第１絶縁層上に形成された第２導電層か
らなる複数本の列選択線並びにこれに電気的に接続され
るドレイン電極及び各画素位置に配置された表示画素電
極並びにこれに電気的に接続されるソース電極と、前記
第１絶縁層及び前記第２導電層上に順次、同じパターン
で形成された半導体薄膜、第２絶縁層及び第３導電層か
らなる複数本の行選択線並びにこれと一体のゲート電極
と、前記第１絶縁層、前記第２導電層及び前記第３導電
層上に形成された保護膜とを備え、前記表示画素電極の
領域と、少なくとも前記列選択線、前記行選択線及び前
記第１導電層のそれぞれの引き出し端子領域を含む周辺
領域では導電層の部分が露出していることを特徴とする
アクテイブマトリツクス型表示装置用表示電極アレイ。 - 【請求項２】薄膜トランジスタによりそれぞれ選択駆動
される複数の表示画素電極をマトリツクス状に配列形成
したアクテイブマトリツクス型表示装置用電極アレイの
製造方法において、基板上に第１導電層を被着させこの
第１導電層により光しやへい電極を形成する第１の工程
と、前記基板上に前記第１導電層を覆うように第１絶縁
層を形成する第２の工程と、前記第１絶縁層上に第２導
電層を被着させ、この第２導電層により複数本の列選択
線及びこれに電気的に接続されるドレイン電極と各画素
位置に配置された表示画素電極及びこれに電気的に接続
されるソース電極とを形成する第３の工程と、前記第１
絶縁層及び前記第２導電層上に半導体薄膜、第２絶縁層
及び第３導電層を連続的に被着させる第４の工程と、前
記第３導電層により複数本の行選択線及びこれと一体の
ゲート電極を形成し、連続して前記第２絶縁層及び前記
半導体膜をエツチングする第５の工程と、前記第１絶縁
層、前記第２導電層及び前記第３導電層上に保護膜を被
着させ前記表示画素電極の領域と、少なくとも前記列選
択線および前記行選択線の引き出し端子領域を含む周辺
領域の前記保護膜、及び前記第１導電層の引き出し端子
領域を含む周辺領域の前記第１絶縁層及び前記保護膜を
連続的に除去する第６の工程とを備えたことを特徴とす
るアクテイブマトリツクス型表示装置用表示電極アレイ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262835A JPH0627981B2 (ja) | 1984-12-14 | 1984-12-14 | アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262835A JPH0627981B2 (ja) | 1984-12-14 | 1984-12-14 | アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61141478A JPS61141478A (ja) | 1986-06-28 |
| JPH0627981B2 true JPH0627981B2 (ja) | 1994-04-13 |
Family
ID=17381273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59262835A Expired - Lifetime JPH0627981B2 (ja) | 1984-12-14 | 1984-12-14 | アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0627981B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2689287B1 (fr) * | 1992-03-30 | 1997-01-03 | France Telecom | Ecran d'affichage a masque optique et procede de realisation de cet ecran. |
| TW413949B (en) * | 1998-12-12 | 2000-12-01 | Samsung Electronics Co Ltd | Thin film transistor array panels for liquid crystal displays and methods of manufacturing the same |
| WO2001057588A1 (en) * | 2000-02-04 | 2001-08-09 | Matsushita Electric Industrial Co., Ltd. | Insulated-gate transistor for liquid crystal display and method for fabricating the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715469A (en) * | 1980-07-02 | 1982-01-26 | Matsushita Electric Ind Co Ltd | Thin film transistor for transmission type display panel and manufacture thereof |
| JPS5987491A (ja) * | 1982-11-11 | 1984-05-21 | セイコーインスツルメンツ株式会社 | マトリクス・カラ−液晶表示装置 |
-
1984
- 1984-12-14 JP JP59262835A patent/JPH0627981B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715469A (en) * | 1980-07-02 | 1982-01-26 | Matsushita Electric Ind Co Ltd | Thin film transistor for transmission type display panel and manufacture thereof |
| JPS5987491A (ja) * | 1982-11-11 | 1984-05-21 | セイコーインスツルメンツ株式会社 | マトリクス・カラ−液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61141478A (ja) | 1986-06-28 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |