JPS61141478A - アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法 - Google Patents
アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法Info
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- JPS61141478A JPS61141478A JP59262835A JP26283584A JPS61141478A JP S61141478 A JPS61141478 A JP S61141478A JP 59262835 A JP59262835 A JP 59262835A JP 26283584 A JP26283584 A JP 26283584A JP S61141478 A JPS61141478 A JP S61141478A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、薄膜トランジスタ（ＴＦＴ）をスイッチ素子
として表示電極アレイを構成したアクティブマトリック
ス型表示装置用表示電極アレイとその製造方法：：関す
る。
として表示電極アレイを構成したアクティブマトリック
ス型表示装置用表示電極アレイとその製造方法：：関す
る。
最近、液晶やエレク）ｃｒルミネセンス（ＢＬ） ｔ−
用いた表示装置は、テレビ表示やグラフィックディスプ
レイ等を指向した大容量で高密度のアクテイプマ）９ッ
クス型表示装置の開発及び実用化が盛んである。このよ
うな表示装置では、クロスト一りのない高コントラスト
の表示が行なえるように、各画素の駆動と制御を行なう
手段として半導体スイッチが用いらｎる。その半導体ス
イッチとしては、単結晶ｓ１基板上に形成さｎたＭＯＳ
ＦＥＴや最近では透過型表示が可能であり大面積化も容
易である等の理由から、透明絶縁基板上６二形成ｇｒｔ
たＴＦＴ 等が用いられる。・ 第２図はＴＰＴを備えた表示電極アレイを用いた液晶表
示装置の等価回路である。第２因で（Ｘｌ）（ｊ＝１．
２’、・・・・・・、ｍ）は通常データ線として用いら
れる列選択線、（Ｙｊ）（Ｊ−１、２、・・・・・・、
ａ）は通常アドレス線として用いられる行選択線であり
、これら列選択線（Ｘｌ）と行選択線（ＹＤの各又点位
置（： ＴＦＴ（１）が設けられている。そしてＴ Ｐ
Ｔ （１）のた（２）は表示画素電極であってそれぞ３
ＴＰＴ（すのソースに接続され、この表示画素′峨極
（２）と対向、Ｍ＆（３１との間に液晶（４）が挾持さ
れる。
用いた表示装置は、テレビ表示やグラフィックディスプ
レイ等を指向した大容量で高密度のアクテイプマ）９ッ
クス型表示装置の開発及び実用化が盛んである。このよ
うな表示装置では、クロスト一りのない高コントラスト
の表示が行なえるように、各画素の駆動と制御を行なう
手段として半導体スイッチが用いらｎる。その半導体ス
イッチとしては、単結晶ｓ１基板上に形成さｎたＭＯＳ
ＦＥＴや最近では透過型表示が可能であり大面積化も容
易である等の理由から、透明絶縁基板上６二形成ｇｒｔ
たＴＦＴ 等が用いられる。・ 第２図はＴＰＴを備えた表示電極アレイを用いた液晶表
示装置の等価回路である。第２因で（Ｘｌ）（ｊ＝１．
２’、・・・・・・、ｍ）は通常データ線として用いら
れる列選択線、（Ｙｊ）（Ｊ−１、２、・・・・・・、
ａ）は通常アドレス線として用いられる行選択線であり
、これら列選択線（Ｘｌ）と行選択線（ＹＤの各又点位
置（： ＴＦＴ（１）が設けられている。そしてＴ Ｐ
Ｔ （１）のた（２）は表示画素電極であってそれぞ３
ＴＰＴ（すのソースに接続され、この表示画素′峨極
（２）と対向、Ｍ＆（３１との間に液晶（４）が挾持さ
れる。
第３図はこのような液晶表示装置の概略断面構造の一例
を示す図であり、透明絶縁基板ＣＩＩ上にＴＰＴ （図
では省略）と透明導電膜からなる表示（２）−Ａ電極（
２）を配列形成し、これと透明導電膜からなる対向電極
（３）を全面に形成した透明絶縁基板ｌＬυとの間に液
晶（４）を挾持する構造とをる。なおαａはスペーサ及
び封着部である。
を示す図であり、透明絶縁基板ＣＩＩ上にＴＰＴ （図
では省略）と透明導電膜からなる表示（２）−Ａ電極（
２）を配列形成し、これと透明導電膜からなる対向電極
（３）を全面に形成した透明絶縁基板ｌＬυとの間に液
晶（４）を挾持する構造とをる。なおαａはスペーサ及
び封着部である。
第４図は第３図の表示画素電極（２）を配列形成した側
の透明絶縁基板（ｌ［ｌ 、即ち表示′亀′極アレイの
より具体的な構造例の一画素部分について示す図で、同
図（ａ）は平聞図、同図１ｂｌ 、 ｔｃ＋はそれぞれ
同図（ａ）のＡ−λ′面、Ｂ−８’面を矢印方向からみ
た断面図である。これからこｔＬを製造工程にしたがっ
て説明する。
の透明絶縁基板（ｌ［ｌ 、即ち表示′亀′極アレイの
より具体的な構造例の一画素部分について示す図で、同
図（ａ）は平聞図、同図１ｂｌ 、 ｔｃ＋はそれぞれ
同図（ａ）のＡ−λ′面、Ｂ−８’面を矢印方向からみ
た断面図である。これからこｔＬを製造工程にしたがっ
て説明する。
まず透明絶縁基板ｕ１にＡＪ膜等の不透明層を被着し、
これをパターニングして光しやへいＲ（２）を形成する
。次に光じゃへい層＋２）を覆うよう：：絶碌層Ｑυを
堆積し、所定のパターンを形成する。続いてＩＴＯ等の
透明導電膜を形成し、こｆｔをパターニングして列選択
線（ＸＩ）及びこれと一体のドレイン電ｔ４四、表示画
素電極１２）及びこれと一体のソース電極＠を形成する
。次仁ドレイン゛シ極シ４及びソース電極Ｑ上にまたが
るように、アモルファスＳ１等の半導体薄膜（２）を各
−系ごとに形成する。そしてゲート絶縁膜（ハ）として
８１０．膜を全面に堆積した後、絢誤等を被着しパター
ニングして、行選択線（ＹＤ及びこれと一体のグー）［
極（至）を形成する。この後保護膜（５）としての８１
０． 膜を全面（：堆積し、表示画素電極（２）の表
面のゲート絶縁膜（２）及び保ａ膜＠をエツチングして
表示電極アレイが完成する。
これをパターニングして光しやへいＲ（２）を形成する
。次に光じゃへい層＋２）を覆うよう：：絶碌層Ｑυを
堆積し、所定のパターンを形成する。続いてＩＴＯ等の
透明導電膜を形成し、こｆｔをパターニングして列選択
線（ＸＩ）及びこれと一体のドレイン電ｔ４四、表示画
素電極１２）及びこれと一体のソース電極＠を形成する
。次仁ドレイン゛シ極シ４及びソース電極Ｑ上にまたが
るように、アモルファスＳ１等の半導体薄膜（２）を各
−系ごとに形成する。そしてゲート絶縁膜（ハ）として
８１０．膜を全面に堆積した後、絢誤等を被着しパター
ニングして、行選択線（ＹＤ及びこれと一体のグー）［
極（至）を形成する。この後保護膜（５）としての８１
０． 膜を全面（：堆積し、表示画素電極（２）の表
面のゲート絶縁膜（２）及び保ａ膜＠をエツチングして
表示電極アレイが完成する。
このようなアクティブマトリックス型液晶表示装置の動
作は次のように行なわれる。行選択線（ＹＤ はアドレ
ス信号により順次走査駆動され、フレーム走査周期ｔ’
Ｔｒとすると、ＴＰＴ（１）は行ごとにＴＦ ／ ｎ期
間ずつ順次導通状態にもたらされる。
作は次のように行なわれる。行選択線（ＹＤ はアドレ
ス信号により順次走査駆動され、フレーム走査周期ｔ’
Ｔｒとすると、ＴＰＴ（１）は行ごとにＴＦ ／ ｎ期
間ずつ順次導通状態にもたらされる。
一方、この行選択線αｊ）の走査と同期して、列選択線
（Ｘ ｌ）には例えはｍ並列画像信号電圧を供給する。
（Ｘ ｌ）には例えはｍ並列画像信号電圧を供給する。
これによって信号電圧は行ごとに順次表示画素電極（２
）に導かれ、対向電極（３）との間に挾持された液晶（
４）が励起されて画像表示がなされる。また光じゃへい
層（イ）は光に脱感なアモルファスＳｉのＴＰＴの場合
には通常必要なもので、外部光によるＴＰＴ（１）への
悪影響を抑制するものである。
）に導かれ、対向電極（３）との間に挾持された液晶（
４）が励起されて画像表示がなされる。また光じゃへい
層（イ）は光に脱感なアモルファスＳｉのＴＰＴの場合
には通常必要なもので、外部光によるＴＰＴ（１）への
悪影響を抑制するものである。
ところで第４図に示した従来の表示電極アレイでは、そ
の製作に際して導電膜、半導体膜及び絶縁膜をそれぞれ
一層以上形成し、しかもそれぞれを所定形状にパターニ
ングしなければならないので工程が複雑である。また各
層のパターニングに応じてその表面には段差を生じ、電
極配線の段切れ等により信頼性及び歩留りが低下すると
いう問題がある。例えば第４図（Ｃ）から明らかなよう
に、ゲート電極（至）は半導体薄膜（至）の膜厚相当分
の段差がある部分を通って、行選択線（Ｙｊ）と一体的
につながるつ故にこの段差による断線が生じると画素欠
陥になる。
の製作に際して導電膜、半導体膜及び絶縁膜をそれぞれ
一層以上形成し、しかもそれぞれを所定形状にパターニ
ングしなければならないので工程が複雑である。また各
層のパターニングに応じてその表面には段差を生じ、電
極配線の段切れ等により信頼性及び歩留りが低下すると
いう問題がある。例えば第４図（Ｃ）から明らかなよう
に、ゲート電極（至）は半導体薄膜（至）の膜厚相当分
の段差がある部分を通って、行選択線（Ｙｊ）と一体的
につながるつ故にこの段差による断線が生じると画素欠
陥になる。
本発明はこのような従来の欠点な解決するためになされ
たもので、 ＴＰＴを備えた表示電極アレイの製造工程
の簡略化を図るとともに、電極配線の断切れを防止して
信頼性及び歩留りの向上を図ったアクティブマトリック
ス型表示装置用表示電極アレイとその製造方法の提供を
目的とする。
たもので、 ＴＰＴを備えた表示電極アレイの製造工程
の簡略化を図るとともに、電極配線の断切れを防止して
信頼性及び歩留りの向上を図ったアクティブマトリック
ス型表示装置用表示電極アレイとその製造方法の提供を
目的とする。
即ち本発明は、複数の薄膜トランジスタにより、選択駆
動される複数の表示画素電極をマトリックス状に配列形
成したアクティブマトリックス型表示装置用表示電極ア
レイとその製造方法であり、半導体薄膜、第２絶縁層及
び第３導電ＩＩ！’に１つのレジストパターンでエツチ
ングし、しかも光じゃへい電極と列選択線の外部接続部
をそｎぞれ第１導電層と第２導電層のエツチング時に形
成してしまうことを最大の特徴とする。
動される複数の表示画素電極をマトリックス状に配列形
成したアクティブマトリックス型表示装置用表示電極ア
レイとその製造方法であり、半導体薄膜、第２絶縁層及
び第３導電ＩＩ！’に１つのレジストパターンでエツチ
ングし、しかも光じゃへい電極と列選択線の外部接続部
をそｎぞれ第１導電層と第２導電層のエツチング時に形
成してしまうことを最大の特徴とする。
以下本発明の詳細を図面を参照して説明する。
第１図は本発明の構造と方法の一実施例を示す １
図であり、左側はＴＰＴアレイ部、中央は列選択線及び
行選択線を外部と電気的に接続するための信号線パッド
部、゛右側は光しやへい電極をアースするだめの光しや
へい［８取り出し部を表わしている。まず第１図（ａ）
に示すように、基板艶例えばガラス基板上に第１導電層
則例えばクロムの金属層を１００ＯＡの厚さに蒸着する
。そして第１のマスクを用いたフォトリソグラフィーに
より所定のパターンを形成した後、第１導電１１ＣＩυ
をエツチングして光じゃへい電極やその配線部を形成す
る。
図であり、左側はＴＰＴアレイ部、中央は列選択線及び
行選択線を外部と電気的に接続するための信号線パッド
部、゛右側は光しやへい電極をアースするだめの光しや
へい［８取り出し部を表わしている。まず第１図（ａ）
に示すように、基板艶例えばガラス基板上に第１導電層
則例えばクロムの金属層を１００ＯＡの厚さに蒸着する
。そして第１のマスクを用いたフォトリソグラフィーに
より所定のパターンを形成した後、第１導電１１ＣＩυ
をエツチングして光じゃへい電極やその配線部を形成す
る。
次に第１図（ｂｌに示すように、基板■上に第１導電層
６υを覆うように、第１絶縁層Ｃ３々例えば８１ＯＮを
プラズマＣＶＤで３００ＯＡの厚さＣ；堆槽する。次（
＝第１図（Ｃ）に示すよう（：、第１絶縁層（３３上Ｃ
：第２導電層時例えばＩＴＯ膜、及びリン添加アモルフ
ァスシリコン膜（ロ）を順次１０００Ａ、５００Ｘの厚
さく：積層する。そして第２のマスクを用いたフォトリ
ソグラフィーにより所定のレジストパターンを形成した
後、ケミカルドライエツチングでリン添加アモルファス
シリコン膜（ロ）ｔエツチングし、続けて硝酸入り塩酸
で第２導電層關をエツチングする。こうして複数本の列
選択線及びこれと一体のドレイン電極と各ｆＭＵ累位置
に配列された表示画素電極及びこれと一体のソース電極
が得られる。次に第１図（ｄ）に示すように、第１絶縁
層（至）及び第２導電層關上に半導体薄膜（至）例えば
厚さ４０００Ｘのイントリンシックアモルファスシリコ
ン、第２絶縁層（至）例えば厚さ４０００Ｘの窒化シリ
コン及び第３導電層０７）例えばアル１ ニウムを順次
連続して被着させる。
６υを覆うように、第１絶縁層Ｃ３々例えば８１ＯＮを
プラズマＣＶＤで３００ＯＡの厚さＣ；堆槽する。次（
＝第１図（Ｃ）に示すよう（：、第１絶縁層（３３上Ｃ
：第２導電層時例えばＩＴＯ膜、及びリン添加アモルフ
ァスシリコン膜（ロ）を順次１０００Ａ、５００Ｘの厚
さく：積層する。そして第２のマスクを用いたフォトリ
ソグラフィーにより所定のレジストパターンを形成した
後、ケミカルドライエツチングでリン添加アモルファス
シリコン膜（ロ）ｔエツチングし、続けて硝酸入り塩酸
で第２導電層關をエツチングする。こうして複数本の列
選択線及びこれと一体のドレイン電極と各ｆＭＵ累位置
に配列された表示画素電極及びこれと一体のソース電極
が得られる。次に第１図（ｄ）に示すように、第１絶縁
層（至）及び第２導電層關上に半導体薄膜（至）例えば
厚さ４０００Ｘのイントリンシックアモルファスシリコ
ン、第２絶縁層（至）例えば厚さ４０００Ｘの窒化シリ
コン及び第３導電層０７）例えばアル１ ニウムを順次
連続して被着させる。
次に第１図（ｅ）に示すように、第３のマスクを用いた
フォトリソグラフィーにより所定のレジストパターンを
形成した後、第３導電層０７）をエツチングして複数本
の行選択線及びこれと一体のゲート電極を形成する。そ
して続いてケミカルドライエツチングで、第２絶縁層（
至）と半導体薄膜（至）をエツチングしてＴＰＴが完成
する。次に第１図（ｆ）に示すように、ｍ１絶縁層ｃｌ
邊、第２導電層（至）及び第３導電層Ｏｎ上に、保護膜
−例えば厚さ１μｍの窒化シリコンを被着させる。そし
て第４図のマスクを用いたフォトリソグラフィーにより
所定のレジストパターンを形成した復、表示画素電極の
領域端や列選択線、行選択線及び第１導電層ｌ３１）の
引き出し端子領域（４Ｇを含む周辺領域上の保護膜−、
更には表示画素電ａの領域０１上の不要なリン添加アモ
ルファスシリコン膜Ｇ３４Ｊを、ケミカルドライエツチ
ングによりエツチングする。続いて露出した第１絶縁層
（至）を、ＣＦ４ガスと０！ガスを用いたりアクティブ
イオンエツチングによりエツチングする。こうして所望
の表示電極アレイが保護膜（至）を含めて完成する。
フォトリソグラフィーにより所定のレジストパターンを
形成した後、第３導電層０７）をエツチングして複数本
の行選択線及びこれと一体のゲート電極を形成する。そ
して続いてケミカルドライエツチングで、第２絶縁層（
至）と半導体薄膜（至）をエツチングしてＴＰＴが完成
する。次に第１図（ｆ）に示すように、ｍ１絶縁層ｃｌ
邊、第２導電層（至）及び第３導電層Ｏｎ上に、保護膜
−例えば厚さ１μｍの窒化シリコンを被着させる。そし
て第４図のマスクを用いたフォトリソグラフィーにより
所定のレジストパターンを形成した復、表示画素電極の
領域端や列選択線、行選択線及び第１導電層ｌ３１）の
引き出し端子領域（４Ｇを含む周辺領域上の保護膜−、
更には表示画素電ａの領域０１上の不要なリン添加アモ
ルファスシリコン膜Ｇ３４Ｊを、ケミカルドライエツチ
ングによりエツチングする。続いて露出した第１絶縁層
（至）を、ＣＦ４ガスと０！ガスを用いたりアクティブ
イオンエツチングによりエツチングする。こうして所望
の表示電極アレイが保護膜（至）を含めて完成する。
この実施例では、表示電極アレイが光しやへい電極及び
保護膜間のパターニングを含めて４枚のマスクでつフレ
、製造工程が従来より簡単になる。
保護膜間のパターニングを含めて４枚のマスクでつフレ
、製造工程が従来より簡単になる。
また第３Ｓ電層Ｃ３７） ｉ’ニーよる行選択線とゲー
ト電機が段差が従来より少なく形成されるため、半導体
薄膜（ハ）が比較的厚い場合であっても断切ｒ＋、ｔｔ
なく、信頼性及び歩留りの向上が図られる。更に半導体
薄膜（至）、第２絶縁ｍ（至）及び第３導電層Ｃ３ｎを
連続して被着するので、半導体薄膜（至）と第２絶縁層
（至）の界面及び第２絶縁ｍｃｉと第３導電層ＣＤの界
面の汚染を少なくでき、良好なトランジスタ特性が得ら
れる。また行選択線、列選択線及び光じゃへい電極等の
引き出し端子領域−を含む周辺領域は、各々を構成する
導電層自体で形成されているため、ＩＣ等で行なわれる
ような他の等電＠を介してｊ続するときにしばしば発生
する接続不良の間口がない。
ト電機が段差が従来より少なく形成されるため、半導体
薄膜（ハ）が比較的厚い場合であっても断切ｒ＋、ｔｔ
なく、信頼性及び歩留りの向上が図られる。更に半導体
薄膜（至）、第２絶縁ｍ（至）及び第３導電層Ｃ３ｎを
連続して被着するので、半導体薄膜（至）と第２絶縁層
（至）の界面及び第２絶縁ｍｃｉと第３導電層ＣＤの界
面の汚染を少なくでき、良好なトランジスタ特性が得ら
れる。また行選択線、列選択線及び光じゃへい電極等の
引き出し端子領域−を含む周辺領域は、各々を構成する
導電層自体で形成されているため、ＩＣ等で行なわれる
ような他の等電＠を介してｊ続するときにしばしば発生
する接続不良の間口がない。
なおこの実施例では、レジストを被着させたまま半導体
薄膜（至）、第２絶縁層（至）及び第３導電層６ｎをエ
ツチングする場合について述べたが、第３導電層ｃ３７
）のエツチング後にレジストを剥離し、半導体薄膜（至
）と第２絶縁Ｍ（至）ｔケミカルドライエツチングでエ
ツチングしてもよい。また半尋体趙膜（ハ）第２絶縁層
（至）及び第３導電層６ｎの被着は、１つの装置内で時
間的に連続して行なうのは必ずしも必要ではなく、各層
の被着の間隔が３時間程度で清浄な環境に保存しておく
か、または３時間以上の保存時間であっても適切な洗浄
を施せば、ＴＰＴの特性は良好である。そして第１絶縁
層（至）やｆ！＆２絶縁１１（３ｅ＆Ｌ”ｔｌ：）を他
“゛・酸４３１″′等０無機絶” １層やポリイミド
等の有機絶縁層、或いはこれらの多層であってもよい。
薄膜（至）、第２絶縁層（至）及び第３導電層６ｎをエ
ツチングする場合について述べたが、第３導電層ｃ３７
）のエツチング後にレジストを剥離し、半導体薄膜（至
）と第２絶縁Ｍ（至）ｔケミカルドライエツチングでエ
ツチングしてもよい。また半尋体趙膜（ハ）第２絶縁層
（至）及び第３導電層６ｎの被着は、１つの装置内で時
間的に連続して行なうのは必ずしも必要ではなく、各層
の被着の間隔が３時間程度で清浄な環境に保存しておく
か、または３時間以上の保存時間であっても適切な洗浄
を施せば、ＴＰＴの特性は良好である。そして第１絶縁
層（至）やｆ！＆２絶縁１１（３ｅ＆Ｌ”ｔｌ：）を他
“゛・酸４３１″′等０無機絶” １層やポリイミド
等の有機絶縁層、或いはこれらの多層であってもよい。
また半導体薄膜（至）としては、ポリシリコン或いはＣ
ｄ８ｅ 等の化合物半導体でもよい。更にリン添加アモ
ルファスシリコン膜間は必ずしも必要でなく、第２導電
層關はＩＴＯとモリブデンの２層積層等か、または透明
性が要求されない場合にはアルミニウムやクロム等の金
属層でもよい。また第２導電層峙はＩＴＯ、モリブデン
及びリン添加アモルファスシリコンの３層積層でもよい
。そして各層の製造方法はプラズマＣＹＤやスパッタ法
等の種々の方法が可能である。なお前述の実施例におい
ては、表示電極アレイと外部との接続に導電性エラトス
マーを用いｎは何の問題もないが、アルミニウム線等を
用いたワイヤーボンディング或い）よ半田付けが必要な
こともある。このときは引き出し端子領域ＡＧ上に周辺
の保護膜間も一部覆うように、新たにアルミニウムやニ
ッケル等からなる導電層を形成することにより簡単に対
処できる。
ｄ８ｅ 等の化合物半導体でもよい。更にリン添加アモ
ルファスシリコン膜間は必ずしも必要でなく、第２導電
層關はＩＴＯとモリブデンの２層積層等か、または透明
性が要求されない場合にはアルミニウムやクロム等の金
属層でもよい。また第２導電層峙はＩＴＯ、モリブデン
及びリン添加アモルファスシリコンの３層積層でもよい
。そして各層の製造方法はプラズマＣＹＤやスパッタ法
等の種々の方法が可能である。なお前述の実施例におい
ては、表示電極アレイと外部との接続に導電性エラトス
マーを用いｎは何の問題もないが、アルミニウム線等を
用いたワイヤーボンディング或い）よ半田付けが必要な
こともある。このときは引き出し端子領域ＡＧ上に周辺
の保護膜間も一部覆うように、新たにアルミニウムやニ
ッケル等からなる導電層を形成することにより簡単に対
処できる。
以上説明したように本発明のアクティブマトリックス型
表示装置用表示電極アレイとその製造方法は、光じゃへ
い電極や保護膜の形成を含めて４マスクで済み、従来よ
り工程の簡略化が図られる。
表示装置用表示電極アレイとその製造方法は、光じゃへ
い電極や保護膜の形成を含めて４マスクで済み、従来よ
り工程の簡略化が図られる。
また行選択線とゲート電極は段差が従来より少なく形成
できるために、信頼性及び歩留りの向上が図られる。
できるために、信頼性及び歩留りの向上が図られる。
１ｇ１図は本発明の一実施例を示す断面図、第２図はア
クティブマトリックス型液晶表示装置の等価回路図、第
３図はアクティブマトリックス型液晶表示装置の断面図
、第４図は従来の表示電橋アレイの平面図、及び断面図
である。 ６υ・・・第１導電層 ３δ・・・第１絶縁層（
至）・・・第２＃゛＠層 Ｓ９・・・半導体薄膜
（至）・・・第２絶巌層 ６ｎ・・・第３等電層
田・・・保護膜 代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 第１図 第２図 第８図 第４図
クティブマトリックス型液晶表示装置の等価回路図、第
３図はアクティブマトリックス型液晶表示装置の断面図
、第４図は従来の表示電橋アレイの平面図、及び断面図
である。 ６υ・・・第１導電層 ３δ・・・第１絶縁層（
至）・・・第２＃゛＠層 Ｓ９・・・半導体薄膜
（至）・・・第２絶巌層 ６ｎ・・・第３等電層
田・・・保護膜 代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 第１図 第２図 第８図 第４図
Claims (2)
- （１）薄膜トランジスタによりそれぞれ選択駆動される
複数の表示画素電極をマトリックス状に配列形成したア
クティブマトリックス型表示装置用表示電極アレイにお
いて、基板と、前記基板上に形成された第１導電層から
なる光しやへい電極と、前記基板上に形成された第１絶
縁層と、前記第１絶縁層上に形成された第２導電層から
なる複数本の列選択線並びにこれと一体のドレイン電極
及び各画素位置に配置された表示画素電極並びにこれと
一体のソース電極と、前記第１絶縁層及び前記第２導電
層上に順次、同じパターンで形成された半導体薄膜、第
２絶縁層及び第３導電層からなる複数本の行選択線並び
にこれと一体のゲート電極と、前記第１絶縁層、前記第
２導電層及び前記第３導電層上に形成された保護膜とを
備え、前記表示画素電極の領域と前記列選択線、前記行
選択線及び前記第１導電層の引き出し端子領域を含む周
辺領域では導電層の部分が露出していることを特徴とす
るアクティブマトリックス型表示装置用表示電極アレイ
。 - （２）薄膜トランジスタによりそれぞれ選択駆動される
複数の表示画素電極をマトリックス状に配列形成したア
クティブマトリックス型表示装置用表示電極アレイの製
造方法において、基板上に第１導電層を被着させこの第
１導電層により光しやへい電極を形成する第１の工程と
、前記基板上に前記第１導電層を覆うように第１絶縁層
を形成する第２の工程と、前記第１絶縁層上に第２導電
層を被着させ、この第２導電層により複数本の列選択線
及びこれと一体のドレイン電極と各画素位置に配列され
た表示画素電極及びこれと一体のソース電極とを形成す
る第３の工程と、前記第１絶縁層及び前記第２導電層上
に半導体薄膜、第２絶縁層及び第３導電層を連続的に被
着させる第４の工程と前記第３導電層により複数本の行
選択線及びこれと一体のゲート電極を形成し、連続して
前記第２絶縁層及び前記半導体薄膜をエッチングする第
５の工程と、前記第１絶縁層、前記第２導電層及び前記
第３導電層上に保護膜を被着させ前記表示画素電極の領
域と前記列選択線、前記行選択線及び前記第１導電層の
引き出し端子領域を含む周辺領域の前記第１絶縁層及び
前記保護膜を連続的に除去する第６の工程とを備えたこ
とを特徴とするアクティブマトリックス型表示装置用表
示電極アレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262835A JPH0627981B2 (ja) | 1984-12-14 | 1984-12-14 | アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262835A JPH0627981B2 (ja) | 1984-12-14 | 1984-12-14 | アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61141478A true JPS61141478A (ja) | 1986-06-28 |
| JPH0627981B2 JPH0627981B2 (ja) | 1994-04-13 |
Family
ID=17381273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59262835A Expired - Lifetime JPH0627981B2 (ja) | 1984-12-14 | 1984-12-14 | アクテイブマトリツクス型表示装置用表示電極アレイとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0627981B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611735A (ja) * | 1992-03-30 | 1994-01-21 | Centre Natl Etud Telecommun (Ptt) | 光学的マスクを有するディスプレイスクリーンおよびスクリーンの形成法 |
| JP2000180898A (ja) * | 1998-12-12 | 2000-06-30 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
| WO2001057588A1 (en) * | 2000-02-04 | 2001-08-09 | Matsushita Electric Industrial Co., Ltd. | Insulated-gate transistor for liquid crystal display and method for fabricating the same |
| US12084902B2 (en) | 2018-11-13 | 2024-09-10 | Julius Blum Gmbh | Arrangement for guiding at least one folding/sliding door |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715469A (en) * | 1980-07-02 | 1982-01-26 | Matsushita Electric Ind Co Ltd | Thin film transistor for transmission type display panel and manufacture thereof |
| JPS5987491A (ja) * | 1982-11-11 | 1984-05-21 | セイコーインスツルメンツ株式会社 | マトリクス・カラ−液晶表示装置 |
-
1984
- 1984-12-14 JP JP59262835A patent/JPH0627981B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| JP2000180898A (ja) * | 1998-12-12 | 2000-06-30 | Samsung Electronics Co Ltd | 液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
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| US12084902B2 (en) | 2018-11-13 | 2024-09-10 | Julius Blum Gmbh | Arrangement for guiding at least one folding/sliding door |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0627981B2 (ja) | 1994-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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