JPS6159389A - アクテイブマトリツクス型表示装置用表示電極アレイの製造方法 - Google Patents
アクテイブマトリツクス型表示装置用表示電極アレイの製造方法Info
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- JPS6159389A JPS6159389A JP59181023A JP18102384A JPS6159389A JP S6159389 A JPS6159389 A JP S6159389A JP 59181023 A JP59181023 A JP 59181023A JP 18102384 A JP18102384 A JP 18102384A JP S6159389 A JPS6159389 A JP S6159389A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、薄膜トランジスタ（ＴＰＴ）をスイッチ素子
として表示電極アレイを構成したアクティブマトリック
ス型表示装置用表示電極アレイの製造方法に関する。
として表示電極アレイを構成したアクティブマトリック
ス型表示装置用表示電極アレイの製造方法に関する。
［発明の技術的背景とその問題点］
最近、液晶やエレクトロルミネセンス（ＥＬ）を用いた
表示装置は、テレビ表示やグラフィックディスプレイ等
を指向した大容量、高密度のアクティブマトリ、クス形
表示装置の開発、実用化が盛んである。このような表示
装置では、クロストークのない高コントラストの表示が
行えるように、各画素の駆動、制御を行う手段として半
導体スイッチが用いられる。その半導体スイッチとして
は、単結晶Ｓｔ基板上に形成されたＭＯ８Ｆ’ＥＴや、
最近では、透過型表示が可能であり大面積化も容易であ
る等の理由から、透明絶縁基板上に形成されたＴＰＴな
どが用いられる。
表示装置は、テレビ表示やグラフィックディスプレイ等
を指向した大容量、高密度のアクティブマトリ、クス形
表示装置の開発、実用化が盛んである。このような表示
装置では、クロストークのない高コントラストの表示が
行えるように、各画素の駆動、制御を行う手段として半
導体スイッチが用いられる。その半導体スイッチとして
は、単結晶Ｓｔ基板上に形成されたＭＯ８Ｆ’ＥＴや、
最近では、透過型表示が可能であり大面積化も容易であ
る等の理由から、透明絶縁基板上に形成されたＴＰＴな
どが用いられる。
第２図はＴＰＴを備えた表示電極アレイを用いた液晶表
示装置の等何回路である。Ｘｉ （＋ ＝１゜２、・
・・、ｍ）は通常データ線として用いられる列選択線、
ｙｊ （ｊ＝１．２．・・・、ｎ）は通常アドレス線
として用いられる行選択線であり、これら列選択線×１
と行選択線Ｙｊの各交点位置にＴＰＴ−１１が設けられ
ている。ＴＰＴ−１１のドレインは列毎に列選択線Ｘ１
に接続され、ゲートは行毎に選択１！Ｙｊに接続されて
いる。１２は表示画素電極であってそれぞれＴＰＴ−１
１のソースに接続され、この表示画素電極１２と対向電
極１４との間に液晶１３が挟持される。
示装置の等何回路である。Ｘｉ （＋ ＝１゜２、・
・・、ｍ）は通常データ線として用いられる列選択線、
ｙｊ （ｊ＝１．２．・・・、ｎ）は通常アドレス線
として用いられる行選択線であり、これら列選択線×１
と行選択線Ｙｊの各交点位置にＴＰＴ−１１が設けられ
ている。ＴＰＴ−１１のドレインは列毎に列選択線Ｘ１
に接続され、ゲートは行毎に選択１！Ｙｊに接続されて
いる。１２は表示画素電極であってそれぞれＴＰＴ−１
１のソースに接続され、この表示画素電極１２と対向電
極１４との間に液晶１３が挟持される。
第３図はこのような液晶表示装置の概略断面構造を示す
図である。透明絶縁基板２１上にＴＰＴ（図では省略し
た）と透明導電膜からなる表示画素電極１２を配列形成
し、これと、透明導電膜からなる対向電極１４を全面に
形成した透明絶縁基板２２との間に液晶１３を挟持する
構造となる。
図である。透明絶縁基板２１上にＴＰＴ（図では省略し
た）と透明導電膜からなる表示画素電極１２を配列形成
し、これと、透明導電膜からなる対向電極１４を全面に
形成した透明絶縁基板２２との間に液晶１３を挟持する
構造となる。
２３はスペーサおよび封着部である。
第３図の表示画素電極１２を配列形成した側の基板、い
わゆる表示電極アレイのより具体的な構造例を一画素部
分について示すと第４図（ａ）〜（Ｃ）のとおりである
。第４図（ａ）は平面図であり、同図（ｂ）（Ｃ）はそ
れぞれ同図（ａ）のＡ−Ａ’ 、Ｂ−８’断面である。
わゆる表示電極アレイのより具体的な構造例を一画素部
分について示すと第４図（ａ）〜（Ｃ）のとおりである
。第４図（ａ）は平面図であり、同図（ｂ）（Ｃ）はそ
れぞれ同図（ａ）のＡ−Ａ’ 、Ｂ−８’断面である。
これを製造工程に従って説明すると、透明絶縁基板２１
にＩＴＯ等の透明８１電膜を形成し、これをパターニン
グして列選択線Ｘｉ、これと一体のドレイン電極３１、
表示画素電極１２、およびこれと一体のソース電極３２
を形成する。次にドレイン電極３１およびソース電極３
２上にまたがるようにアモルファスＳ＋等の半導体薄膜
３３を各画素毎に形成する。
にＩＴＯ等の透明８１電膜を形成し、これをパターニン
グして列選択線Ｘｉ、これと一体のドレイン電極３１、
表示画素電極１２、およびこれと一体のソース電極３２
を形成する。次にドレイン電極３１およびソース電極３
２上にまたがるようにアモルファスＳ＋等の半導体薄膜
３３を各画素毎に形成する。
そしてゲート絶縁膜としてＳｉＯ２膜３４を全面に堆積
した後、Ａ、１．ＩＩ！等を被着しパターニングして行
選択線ＹＪおよびこれと一体のゲート電極３５を形成す
る。この後、保護膜としての５１０２ＩＩ１３６を全面
に堆積し、表示画素電極１２の表面のＳｉ ０２１１１
３４．３６をエツチングして表示電極アレイが完成する
。
した後、Ａ、１．ＩＩ！等を被着しパターニングして行
選択線ＹＪおよびこれと一体のゲート電極３５を形成す
る。この後、保護膜としての５１０２ＩＩ１３６を全面
に堆積し、表示画素電極１２の表面のＳｉ ０２１１１
３４．３６をエツチングして表示電極アレイが完成する
。
このようなアクティブマトリ、Ｖクス型液晶表示装置の
動作は次のように行われる。行選択１ｉ１Ｙｊはアドレ
ス信号により順次走査駆動され、ＴＰＴ−１１は行毎に
Ｔ Ｆ／ｎ期間ずつ順次導通状態にもたらされる。一方
この行選択線Ｙｊの走査と同期して列選択線Ｘｉには例
えばｍ並列画像信号電圧を供給する。これによって信号
電圧は行毎に順次表示電極１２に導かれ、対向電＠１４
との間に挟持された液晶１３が励起されて画像表示がな
される。
動作は次のように行われる。行選択１ｉ１Ｙｊはアドレ
ス信号により順次走査駆動され、ＴＰＴ−１１は行毎に
Ｔ Ｆ／ｎ期間ずつ順次導通状態にもたらされる。一方
この行選択線Ｙｊの走査と同期して列選択線Ｘｉには例
えばｍ並列画像信号電圧を供給する。これによって信号
電圧は行毎に順次表示電極１２に導かれ、対向電＠１４
との間に挟持された液晶１３が励起されて画像表示がな
される。
ところで第４図に示した従来の表示電極アレイでは、そ
の製作に際して導電膜、半導体膜および絶縁膜をそれぞ
れ一層又は二層以上形成し、かつそれぞれを所定形状に
パターニングしなければならないため、工程が複雑であ
る。また各層のパターニングに応じてその表面には段差
を生じ、電極配線の段切れ等により信頼性および歩留り
が低下するという問題がある。例えば第４図（Ｃ）から
明らかなように、ゲート電極３５は半導体膜３３の膜厚
担当分の段差がある部分を通って行選択線Ｙｊと一体的
に連がる。従ってこの段差による断線が生じると、画素
欠陥となる。
の製作に際して導電膜、半導体膜および絶縁膜をそれぞ
れ一層又は二層以上形成し、かつそれぞれを所定形状に
パターニングしなければならないため、工程が複雑であ
る。また各層のパターニングに応じてその表面には段差
を生じ、電極配線の段切れ等により信頼性および歩留り
が低下するという問題がある。例えば第４図（Ｃ）から
明らかなように、ゲート電極３５は半導体膜３３の膜厚
担当分の段差がある部分を通って行選択線Ｙｊと一体的
に連がる。従ってこの段差による断線が生じると、画素
欠陥となる。
［発明の目的］
本発明は上記の点に鑑み、ＴＰＴを備えた表示電極アレ
イの製造工程の簡略化を図ると共に、電極配線の断切れ
を防止して信頼性向上および歩留り向上を図ったアクテ
ィブマトリ２クス型表示装置用表示電極アレイの製造方
法を提供することを目的とする。
イの製造工程の簡略化を図ると共に、電極配線の断切れ
を防止して信頼性向上および歩留り向上を図ったアクテ
ィブマトリ２クス型表示装置用表示電極アレイの製造方
法を提供することを目的とする。
［発明の概要］
本発明は、複数の薄膜トランジスタにより、選択駆動さ
れる複数の表示画素電極をマトリックス状に配列形成し
たアクティブマトリックス型表示装置用表示電極アレイ
の製造方法において、基板上に第１の導電層を被着させ
、該第１の導Ｎ層により、複数本の列選択線、各列選択
線と一体のドレイン電極、各画素位置に配列された表示
画素電極、および、これと一体のソース電極とを形成す
−〇− る工程と、半導体薄膜、ゲート絶縁膜、第２の導電層を
連続して上記基板上に被着させる工程と、該第２の導電
層により複数本の行選択線およびこれと一体のゲート電
極を形成し、連続して該ゲート絶縁膜、該半導体薄膜を
エツチングする工程と、保護膜を上記基板上に被着させ
、該表示画素電極領域と、少なくとも各列選択線、各行
選択線を表示電極アレイ外部へ電気接続させるための取
り出し部領域を含む周辺領域の上記保護膜を選択的に除
去する工程を具備することを特徴とするアクティブマト
リックス型表示装置用表示電極アレイの製造方法である
。
れる複数の表示画素電極をマトリックス状に配列形成し
たアクティブマトリックス型表示装置用表示電極アレイ
の製造方法において、基板上に第１の導電層を被着させ
、該第１の導Ｎ層により、複数本の列選択線、各列選択
線と一体のドレイン電極、各画素位置に配列された表示
画素電極、および、これと一体のソース電極とを形成す
−〇− る工程と、半導体薄膜、ゲート絶縁膜、第２の導電層を
連続して上記基板上に被着させる工程と、該第２の導電
層により複数本の行選択線およびこれと一体のゲート電
極を形成し、連続して該ゲート絶縁膜、該半導体薄膜を
エツチングする工程と、保護膜を上記基板上に被着させ
、該表示画素電極領域と、少なくとも各列選択線、各行
選択線を表示電極アレイ外部へ電気接続させるための取
り出し部領域を含む周辺領域の上記保護膜を選択的に除
去する工程を具備することを特徴とするアクティブマト
リックス型表示装置用表示電極アレイの製造方法である
。
［発明の実施例コ
以下、本発明の詳細な説明する。第１図＜ａ）〜（ｆ）
は本発明の一実施例を説明するものである。左側はＴＦ
Ｔアレイ部を、右側は信号線バラド部を示す。まず、第
ヰ図（ａ）に示すように、ガラス基板４０上にＩＴＯ４
１を１０００人と、リン添加アモルファスシリコン４２
を５００人積層する。次に、ＩＣ製造工程で通常用いら
れるマスクを用いたりソゲラフイエ程で所定のパターン
を形成し、ケミカルドライエツチングでリン添加アモル
ファスシリコン４２をエツチングし、続けて硝酸入り塩
酸でＩＴＯ４１をエツチングすることにより、ＴＰＴの
ソース・ドレイン部、信号線および画素電極のパターン
を得る（第１図（ｂ））。
は本発明の一実施例を説明するものである。左側はＴＦ
Ｔアレイ部を、右側は信号線バラド部を示す。まず、第
ヰ図（ａ）に示すように、ガラス基板４０上にＩＴＯ４
１を１０００人と、リン添加アモルファスシリコン４２
を５００人積層する。次に、ＩＣ製造工程で通常用いら
れるマスクを用いたりソゲラフイエ程で所定のパターン
を形成し、ケミカルドライエツチングでリン添加アモル
ファスシリコン４２をエツチングし、続けて硝酸入り塩
酸でＩＴＯ４１をエツチングすることにより、ＴＰＴの
ソース・ドレイン部、信号線および画素電極のパターン
を得る（第１図（ｂ））。
次に、イントリンシックアモルファスシリコン４３を４
０００人と、窒化シリコン４４を４０００人およびアル
ミニウム４５を連続して被着させる（第１図（Ｃ））。
０００人と、窒化シリコン４４を４０００人およびアル
ミニウム４５を連続して被着させる（第１図（Ｃ））。
第２のマスクを用い、リソグラフィを行ない、所定のパ
ターンを形成し、アルミエツチング液でアルミニウム４
５をエツチングする。続いてケミカルドライエツチング
で窒化シリコン膜４４、イントリンシックアモルファス
シリコン４３をエツチングしＴＦＴ４６を形成する（第
１図（ｄ））。この工程で、列選択線の外部への取出部
が表面に表われる（第１図（ｄ）右側）。
ターンを形成し、アルミエツチング液でアルミニウム４
５をエツチングする。続いてケミカルドライエツチング
で窒化シリコン膜４４、イントリンシックアモルファス
シリコン４３をエツチングしＴＦＴ４６を形成する（第
１図（ｄ））。この工程で、列選択線の外部への取出部
が表面に表われる（第１図（ｄ）右側）。
この段階で表示電極アレイは一応完成しており、２マス
クで終了となる。保護膜が必要な場合には、続いて、窒
化シリコン１μｍの保護膜４７を被着させる（第１図（
ｅ））。第３のマスクを用いてリソグラフィを行ない、
行、列選択線取出部４８および画素部４９の保護膜４７
を除くパターンを形成し、ケミカルドライエツチングで
保護膜４７をエツチングする。同時に、ＩＴＯ４１上の
不必要なリン添加アモルファスシリコン４２も除去する
（第１図（ｆ））。以上の工程で、表示電極アレイは、
保護膜を含めて完成する。第１図（ｆ）において、ガラ
ス基板４０は透明絶縁基板となる。
クで終了となる。保護膜が必要な場合には、続いて、窒
化シリコン１μｍの保護膜４７を被着させる（第１図（
ｅ））。第３のマスクを用いてリソグラフィを行ない、
行、列選択線取出部４８および画素部４９の保護膜４７
を除くパターンを形成し、ケミカルドライエツチングで
保護膜４７をエツチングする。同時に、ＩＴＯ４１上の
不必要なリン添加アモルファスシリコン４２も除去する
（第１図（ｆ））。以上の工程で、表示電極アレイは、
保護膜を含めて完成する。第１図（ｆ）において、ガラ
ス基板４０は透明絶縁基板となる。
ＴＴＯ４１及びリン添加アモルファスシリコン４２は第
１の導電層となり、ドレイン電極５０、ソース電極５１
、画素部（表示画素電極）１２、列選択線取出部（列選
択線）４８を形成する。イントリンシックアモルファス
シリコン４３は半導体薄膜となり、窒化シリコン４４は
ゲート絶縁膜となり、アルミニウム層４５は第２の導電
線となり、ゲート電極、行選択線取出部（行選択線）を
形成する。
１の導電層となり、ドレイン電極５０、ソース電極５１
、画素部（表示画素電極）１２、列選択線取出部（列選
択線）４８を形成する。イントリンシックアモルファス
シリコン４３は半導体薄膜となり、窒化シリコン４４は
ゲート絶縁膜となり、アルミニウム層４５は第２の導電
線となり、ゲート電極、行選択線取出部（行選択線）を
形成する。
この実施例によれば、ＴＦＴアレイは、保護膜のパター
ニングを含め、３枚のマスクで済み、従来のものにくら
べ、製造工程が簡単になる。
ニングを含め、３枚のマスクで済み、従来のものにくら
べ、製造工程が簡単になる。
本実施例では、レジストを被着させたまま、アルミニウ
ム層４５、窒化シリコン４４、イントリンシックアモル
ファスリシコン４３をエツチングする場合について述べ
たが、アルミニウム層４５のエツチング後、レジストを
剥離した後、ケミカルエツチングで、窒化シリコン４４
、シントリンシックアモルファスシリコン４３をエツチ
ングしてもよい。
ム層４５、窒化シリコン４４、イントリンシックアモル
ファスリシコン４３をエツチングする場合について述べ
たが、アルミニウム層４５のエツチング後、レジストを
剥離した後、ケミカルエツチングで、窒化シリコン４４
、シントリンシックアモルファスシリコン４３をエツチ
ングしてもよい。
本実施例では、列選択線の外部への取り出し部は、ＩＴ
Ｏで形成されるため、金やアルミニウムのワイヤーボン
ディングで、外部に接続することは困難であるが、導電
ゴム等の液晶表示素子で通常使われる接続方法を用いれ
ば、問題なく、外部接続ができる。
Ｏで形成されるため、金やアルミニウムのワイヤーボン
ディングで、外部に接続することは困難であるが、導電
ゴム等の液晶表示素子で通常使われる接続方法を用いれ
ば、問題なく、外部接続ができる。
本発明における「取り出し部領域を含む周辺領域」には
、各行選択線、各列選択線の取り出し部の他、接地線や
、他の外部に電気的接続の必要な、すべての取出し部を
含んでもよい。
、各行選択線、各列選択線の取り出し部の他、接地線や
、他の外部に電気的接続の必要な、すべての取出し部を
含んでもよい。
以上アモルファスＳ１を用いたＴＰＴを中心に述べてき
たが、半導体層としては、ポリ−３ｉやＣｄ Ｓｅ 、
Ｃｄ Ｓ等の化合物半導体でもよい。また、ゲート絶縁
層として、窒化シリコンを用いた場合について説明して
きたが、酸化シリコン、オキシナイトライドシンコン等
の無機絶縁膜や、ポリイミド等の有機絶縁膜でもよいし
、多層でもよい。
たが、半導体層としては、ポリ−３ｉやＣｄ Ｓｅ 、
Ｃｄ Ｓ等の化合物半導体でもよい。また、ゲート絶縁
層として、窒化シリコンを用いた場合について説明して
きたが、酸化シリコン、オキシナイトライドシンコン等
の無機絶縁膜や、ポリイミド等の有機絶縁膜でもよいし
、多層でもよい。
第１の導電層は、ＴＴＯと、リン添加アモルファスシリ
コンの積層の場合について説明してきたが、ＩＴＯのみ
でも良いし、■ＴＯ１モリブデン、リン添加アモルファ
スシリコンの三層積層等でもよい。さらに、透明性が要
求されない場合にはＡｉ ＣｒやＭＯ等の金属層でもよ
い。ゲート電極については、Ａｆの他、ポリシリコン、
Ｏｒ。
コンの積層の場合について説明してきたが、ＩＴＯのみ
でも良いし、■ＴＯ１モリブデン、リン添加アモルファ
スシリコンの三層積層等でもよい。さらに、透明性が要
求されない場合にはＡｉ ＣｒやＭＯ等の金属層でもよ
い。ゲート電極については、Ａｆの他、ポリシリコン、
Ｏｒ。
Ｍｏ、アルミシリコン、モリブデンシリサイド等でもよ
い。上記各層の製造方法は、プラズマＣＶＤ、常圧・減
圧ＣＶＤ、蒸着法、スパッタ法、モレキュラービーム法
、スピンオン法等の種々の方法が可能である。
い。上記各層の製造方法は、プラズマＣＶＤ、常圧・減
圧ＣＶＤ、蒸着法、スパッタ法、モレキュラービーム法
、スピンオン法等の種々の方法が可能である。
［発明の効果］
本発明によれば、従来のように各層毎にパターニングを
行う場合に比べて工程の簡略化が図られる。具体的には
、保護層形成を含めて３マスクで、ＴＦＴアレイを製造
することができる。
行う場合に比べて工程の簡略化が図られる。具体的には
、保護層形成を含めて３マスクで、ＴＦＴアレイを製造
することができる。
また、本発明によれば、第２層導電膜による行選択線と
ゲート電極が段差なく形成されるため、半導体薄膜が比
較的厚い場合であっても断切れはなく、信頼性および歩
留りの向上が図られる。更に、別々の工程で作られる導
電層の電気的接続をとる必要が無く、信頼性および歩留
りの向上が図られる。
ゲート電極が段差なく形成されるため、半導体薄膜が比
較的厚い場合であっても断切れはなく、信頼性および歩
留りの向上が図られる。更に、別々の工程で作られる導
電層の電気的接続をとる必要が無く、信頼性および歩留
りの向上が図られる。
第１図は本発明の一実施例における表示電極アレイの一
画素部および列電極取り出し部の製造工程を説明するた
めの断面図、第２図はアクティブマトリックス型液晶表
示装置の等価回路図、第３図はその概略断面ＭＩＪ造図
、第４図（ａ）−（Ｃ）はその表示電極アレイの一画素
部分の構造を示す平面図とＡ−Ａ’およびＢ−Ｂ’断面
図である。 ４０・・・ガラス基板、４１・・・ＩＴｏ、４２・・・
リン添加アモルファスシリコン、４３・・・イントリン
シックアモルファスシリコン、４４・・・窒化シリコン
、４５・・・アルミニウム層、４７・・・保護膜。 出願人代理人 弁理士 鈴江武彦 ）−＞ −−− Ｐ （Ｎ 〉−
画素部および列電極取り出し部の製造工程を説明するた
めの断面図、第２図はアクティブマトリックス型液晶表
示装置の等価回路図、第３図はその概略断面ＭＩＪ造図
、第４図（ａ）−（Ｃ）はその表示電極アレイの一画素
部分の構造を示す平面図とＡ−Ａ’およびＢ−Ｂ’断面
図である。 ４０・・・ガラス基板、４１・・・ＩＴｏ、４２・・・
リン添加アモルファスシリコン、４３・・・イントリン
シックアモルファスシリコン、４４・・・窒化シリコン
、４５・・・アルミニウム層、４７・・・保護膜。 出願人代理人 弁理士 鈴江武彦 ）−＞ −−− Ｐ （Ｎ 〉−
Claims (1)
- 複数の薄膜トランジスタにより、選択駆動される複数の
表示画素電極をマトリックス状に配列形成したアクティ
ブマトリックス型表示装置用表示電極アレイの製造方法
において、基板上に第１の導電層を被着させ、該第１の
導電層により、複数本の列選択線、各列選択線と一体の
ドレイン電極、各画素位置に配列された表示画素電極、
および、これと一体のソース電極とを形成する工程と、
半導体薄膜、ゲート絶縁膜、第２の導電層を連続して上
記基板上に被着させる工程と、該第２の導電層により複
数本の行選択線およびこれと一体のゲート電極を形成し
、連続して該ゲート絶縁膜、該半導体薄膜をエッチング
する工程と、保護膜を上記基板上に被着させ、該表示画
素電極領域と、少なくとも各列選択線、各行選択線を表
示電極アレイ外部へ電気接続させるための取り出し部領
域を含む周辺領域の上記保護膜を選択的に除去する工程
を具備することを特徴とするアクティブマトリックス型
表示装置用表示電極アレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181023A JPS6159389A (ja) | 1984-08-30 | 1984-08-30 | アクテイブマトリツクス型表示装置用表示電極アレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181023A JPS6159389A (ja) | 1984-08-30 | 1984-08-30 | アクテイブマトリツクス型表示装置用表示電極アレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159389A true JPS6159389A (ja) | 1986-03-26 |
| JPH0568708B2 JPH0568708B2 (ja) | 1993-09-29 |
Family
ID=16093408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181023A Granted JPS6159389A (ja) | 1984-08-30 | 1984-08-30 | アクテイブマトリツクス型表示装置用表示電極アレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159389A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62276526A (ja) * | 1986-05-26 | 1987-12-01 | Casio Comput Co Ltd | アクテイブマトリクス液晶表示装置の製造方法 |
| JPS6329178U (ja) * | 1986-08-08 | 1988-02-25 | ||
| JPS6444419A (en) * | 1987-08-11 | 1989-02-16 | Fujitsu Ltd | Liquid crystal display panel |
| JPH022523A (ja) * | 1988-06-16 | 1990-01-08 | Casio Comput Co Ltd | 画素電極と薄膜トランジスタの形成方法 |
| JP2006058676A (ja) * | 2004-08-20 | 2006-03-02 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法、並びにテレビジョン装置 |
-
1984
- 1984-08-30 JP JP59181023A patent/JPS6159389A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568708B2 (ja) | 1993-09-29 |
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