JP2501412B2 - アクティブマトリクス型表示装置の製造方法 - Google Patents
アクティブマトリクス型表示装置の製造方法Info
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- JP2501412B2 JP2501412B2 JP21925893A JP21925893A JP2501412B2 JP 2501412 B2 JP2501412 B2 JP 2501412B2 JP 21925893 A JP21925893 A JP 21925893A JP 21925893 A JP21925893 A JP 21925893A JP 2501412 B2 JP2501412 B2 JP 2501412B2
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ）をスイッチ素子として表示電極アレイを構成した
アクティブマトリクス形表示装置の製造方法に関する。
ＦＴ）をスイッチ素子として表示電極アレイを構成した
アクティブマトリクス形表示装置の製造方法に関する。
【０００２】
【従来の技術】最近、液晶やエレクトロルミネセンス
（ＥＬ）を用いた表示装置は、テレビ表示やグラフィッ
クディスプレイ等を指向した大容量，高密度のアクティ
ブマトリクス形表示装置の開発，実用化が盛んである。
このような表示装置では、クロストークのない高コント
ラストの表示が行えるように、各画素の駆動，制御を行
う手段として半導体スイッチが用いられている。その半
導体スイッチとしては、単結晶Ｓｉ基板上に形成された
ＭＯＳＦＥＴや、最近では、透過型表示が可能であり大
面積化も容易である等の理由から、透明絶縁基板上に形
成されたＴＦＴなどが用いられる。
（ＥＬ）を用いた表示装置は、テレビ表示やグラフィッ
クディスプレイ等を指向した大容量，高密度のアクティ
ブマトリクス形表示装置の開発，実用化が盛んである。
このような表示装置では、クロストークのない高コント
ラストの表示が行えるように、各画素の駆動，制御を行
う手段として半導体スイッチが用いられている。その半
導体スイッチとしては、単結晶Ｓｉ基板上に形成された
ＭＯＳＦＥＴや、最近では、透過型表示が可能であり大
面積化も容易である等の理由から、透明絶縁基板上に形
成されたＴＦＴなどが用いられる。
【０００３】図１は、ＴＦＴを備えた表示電極アレイを
用いた液晶表示装置の等価回路である。Ｘｉ（ｉ＝１，
２，…，ｍ）は通常データ線として用いられる列選択
線，Ｙｊ（ｊ＝１，２，…，ｎ）は通常アドレス線とし
て用いられる行選択線であり、これら列選択線Ｘｉと行
選択線Ｙｊの各交点位置にＴＦＴ−１１が設けられてい
る。ＴＦＴ−１１のドレインが列毎に列選択線Ｘｉに接
続され、ゲートは行毎に列選択線Ｙｉに接続されてい
る。１２は表示画素電極であってそれぞれＴＦＴ−１１
のソースに接続され、この表示画素電極１２と対向電極
１４との間に液晶１３が挟持される。
用いた液晶表示装置の等価回路である。Ｘｉ（ｉ＝１，
２，…，ｍ）は通常データ線として用いられる列選択
線，Ｙｊ（ｊ＝１，２，…，ｎ）は通常アドレス線とし
て用いられる行選択線であり、これら列選択線Ｘｉと行
選択線Ｙｊの各交点位置にＴＦＴ−１１が設けられてい
る。ＴＦＴ−１１のドレインが列毎に列選択線Ｘｉに接
続され、ゲートは行毎に列選択線Ｙｉに接続されてい
る。１２は表示画素電極であってそれぞれＴＦＴ−１１
のソースに接続され、この表示画素電極１２と対向電極
１４との間に液晶１３が挟持される。
【０００４】図２はこのような液晶表示装置の概略断面
構造を示す図である。透明絶縁基板２１上にＴＦＴ（図
では省略した）と透明導電膜からなる表示画素電極１２
を配列形成し、これと、透明導電膜からなる対向電極１
４を全面に形成した透明絶縁基板２２との間に液晶１３
を挟持する構造となる。２３はスペーサおよび封着部で
ある。
構造を示す図である。透明絶縁基板２１上にＴＦＴ（図
では省略した）と透明導電膜からなる表示画素電極１２
を配列形成し、これと、透明導電膜からなる対向電極１
４を全面に形成した透明絶縁基板２２との間に液晶１３
を挟持する構造となる。２３はスペーサおよび封着部で
ある。
【０００５】図２の表示画素電極１２を配列形成した側
の基板、いわゆる表示電極アレイのより具体的な構造例
を一画素部分について示すと図３（ａ）〜（ｃ）のとお
りである。図３（ａ）は平面図であり、同図（ｂ），
（ｃ）はそれぞれ同図（ａ）のＡ−Ａ，Ｂ−Ｂ’断面面
である。これを製造工程に従って説明すると、透明絶縁
基板２１にＩＴＯ等の透明導電膜を形成し、これをパタ
ーニングして列選択線Ｘｉ，これと一体のどれイン電極
３１，表示画素電極１２，およびこれと一体のソース電
極３２を形成する。次にドレイン電極３１およびソース
電極３２上にまたがるようにアモルファスＳｉ等の半導
体薄膜３３を各画素毎に形成する。そしてゲート絶縁膜
としてＳｉＯ2 膜３４を線面に堆積した後、Ａｌ膜等を
被着しパターニングして行選択線Ｙｊおよびこれと一体
のゲート電極３５を形成する。この後、保護膜としての
ＳｉＯ2 膜３６を前面に堆積し、表示画素電極１２の表
面ＳｉＯ2 の膜３４，３６をエッチングして表示電極ア
レイが完成する。
の基板、いわゆる表示電極アレイのより具体的な構造例
を一画素部分について示すと図３（ａ）〜（ｃ）のとお
りである。図３（ａ）は平面図であり、同図（ｂ），
（ｃ）はそれぞれ同図（ａ）のＡ−Ａ，Ｂ−Ｂ’断面面
である。これを製造工程に従って説明すると、透明絶縁
基板２１にＩＴＯ等の透明導電膜を形成し、これをパタ
ーニングして列選択線Ｘｉ，これと一体のどれイン電極
３１，表示画素電極１２，およびこれと一体のソース電
極３２を形成する。次にドレイン電極３１およびソース
電極３２上にまたがるようにアモルファスＳｉ等の半導
体薄膜３３を各画素毎に形成する。そしてゲート絶縁膜
としてＳｉＯ2 膜３４を線面に堆積した後、Ａｌ膜等を
被着しパターニングして行選択線Ｙｊおよびこれと一体
のゲート電極３５を形成する。この後、保護膜としての
ＳｉＯ2 膜３６を前面に堆積し、表示画素電極１２の表
面ＳｉＯ2 の膜３４，３６をエッチングして表示電極ア
レイが完成する。
【０００６】このようなアクティブマトリクス型液晶表
示装置の動作は、次のように行われる。行選択線Ｙｊは
アドレス信号により順次走査駆動され、ＴＦＴ−１１は
行毎にＴF ／ｎ期間ずつ順次導通状態にもたらされる。
一方この行選択線Ｙｊの走査と同期して列選択線Ｘｉに
は例えばｍ並列画像信号電圧を供給する。これによって
信号電圧は行毎に順次表示電極１２に導かれ、対向電極
１４との間に挟持された液晶１３が励起されて画像表示
がなされる。
示装置の動作は、次のように行われる。行選択線Ｙｊは
アドレス信号により順次走査駆動され、ＴＦＴ−１１は
行毎にＴF ／ｎ期間ずつ順次導通状態にもたらされる。
一方この行選択線Ｙｊの走査と同期して列選択線Ｘｉに
は例えばｍ並列画像信号電圧を供給する。これによって
信号電圧は行毎に順次表示電極１２に導かれ、対向電極
１４との間に挟持された液晶１３が励起されて画像表示
がなされる。
【０００７】
【発明が解決しようとする課題】ところで図３に示した
従来の表示電極アレイでは、その製作に際して導電膜，
半導体膜および絶縁膜をそれぞれ一層又は二層以上形成
し、かつそれぞれを所定形状にパターニングしなければ
ならないため、工程が複雑である。また各層のパターニ
ングに応じてその表面には段差を生じ、電極配線の段切
れ等により信頼性および歩留りが低下するという問題が
ある。例えば図３（ｃ）から明かなように、ゲート電極
３５は半導体膜３３の膜厚担当分の段差がある部分を通
って行選択線Ｙｊと一体的に連がる。したがってこの段
差による断線が生じると、画素欠陥となる。
従来の表示電極アレイでは、その製作に際して導電膜，
半導体膜および絶縁膜をそれぞれ一層又は二層以上形成
し、かつそれぞれを所定形状にパターニングしなければ
ならないため、工程が複雑である。また各層のパターニ
ングに応じてその表面には段差を生じ、電極配線の段切
れ等により信頼性および歩留りが低下するという問題が
ある。例えば図３（ｃ）から明かなように、ゲート電極
３５は半導体膜３３の膜厚担当分の段差がある部分を通
って行選択線Ｙｊと一体的に連がる。したがってこの段
差による断線が生じると、画素欠陥となる。
【０００８】本発明は上記の点に鑑み、ＴＦＴを備えた
表示電極アレイの製造工程の簡略化が可能であり、しか
も電極配線の断切れを防止して信頼性向上および歩留り
向上を図ったアクティブマトリクス型表示装置の製造方
法を提供することを目的とする。
表示電極アレイの製造工程の簡略化が可能であり、しか
も電極配線の断切れを防止して信頼性向上および歩留り
向上を図ったアクティブマトリクス型表示装置の製造方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１に記載される発
明は、複数の薄膜トランジスタとこれにより選択駆動さ
れる複数の表示画素電極をマトリクス状に配列形成した
表示電極アレイを用いて表示媒体を駆動するアクティブ
マトリクス型表示装置の製造方法において、絶縁基板上
に複数本の列選択線，前記列選択線に電気的に接続され
るドレイン電極，表示画素電極および前記表示画素電極
に電気的に接続されるソース電極を形成する工程と、前
記列選択線，前記ドレイン電極および前記ソース電極上
に半導体薄膜，ゲート絶縁膜および導電膜を積層する工
程と、前記半導体薄膜，前記ゲート絶縁膜および前記導
電膜をパターニングして行選択線，前記行選択線と一体
で前記行選択線から導出されたゲート電極，前記行選択
線および前記ゲート電極と同一形状に前記半導体薄膜お
よび前記ゲート絶縁膜をパターニングする工程とを備え
たことを特徴としている。
明は、複数の薄膜トランジスタとこれにより選択駆動さ
れる複数の表示画素電極をマトリクス状に配列形成した
表示電極アレイを用いて表示媒体を駆動するアクティブ
マトリクス型表示装置の製造方法において、絶縁基板上
に複数本の列選択線，前記列選択線に電気的に接続され
るドレイン電極，表示画素電極および前記表示画素電極
に電気的に接続されるソース電極を形成する工程と、前
記列選択線，前記ドレイン電極および前記ソース電極上
に半導体薄膜，ゲート絶縁膜および導電膜を積層する工
程と、前記半導体薄膜，前記ゲート絶縁膜および前記導
電膜をパターニングして行選択線，前記行選択線と一体
で前記行選択線から導出されたゲート電極，前記行選択
線および前記ゲート電極と同一形状に前記半導体薄膜お
よび前記ゲート絶縁膜をパターニングする工程とを備え
たことを特徴としている。
【００１０】請求項２に記載される発明は、請求項１記
載の列選択線，ドレイン電極，表示画素電極およびソー
ス電極はそれぞれ同一の透明導電膜からなることを特徴
とするアクティブマトリクス型表示装置の製造方法。
載の列選択線，ドレイン電極，表示画素電極およびソー
ス電極はそれぞれ同一の透明導電膜からなることを特徴
とするアクティブマトリクス型表示装置の製造方法。
【００１１】
【作用】本発明の製造方法によれば、半導体薄膜，ゲー
ト絶縁膜およびこれらの上の導電膜を連続的に積層し、
これらの積層膜を同一パターンにエッチングするという
工程を彩るということにより、従来のように各層毎にパ
ターニングを行う場合に比べて工程の簡略化が図られ
る。また、本発明の製造方法によれば、導電膜による行
選択線とゲート電極が段差なく形成されるため、半導体
薄膜が比較的厚い場合であっても断切れはなく、信頼性
および歩留りの向上が図られる。
ト絶縁膜およびこれらの上の導電膜を連続的に積層し、
これらの積層膜を同一パターンにエッチングするという
工程を彩るということにより、従来のように各層毎にパ
ターニングを行う場合に比べて工程の簡略化が図られ
る。また、本発明の製造方法によれば、導電膜による行
選択線とゲート電極が段差なく形成されるため、半導体
薄膜が比較的厚い場合であっても断切れはなく、信頼性
および歩留りの向上が図られる。
【００１２】なお、本発明においては、半導体薄膜が各
画素毎に独立ではなく、行選択線の下で各行毎に共通接
続されることになるが、ゲート電極は行選択線と一体で
行選択線から導出されて形成されているため、素子分離
は十分に行われ、各画素毎に独立した表示が可能とな
る。
画素毎に独立ではなく、行選択線の下で各行毎に共通接
続されることになるが、ゲート電極は行選択線と一体で
行選択線から導出されて形成されているため、素子分離
は十分に行われ、各画素毎に独立した表示が可能とな
る。
【００１３】
【実施例】以下の本発明の実施例を説明する。図４
（ａ）〜（ｃ）は液晶表示装置に適用した実施例の表示
電極アレイを図３（ａ）〜（ｃ）に対応させて示したも
のである。
（ａ）〜（ｃ）は液晶表示装置に適用した実施例の表示
電極アレイを図３（ａ）〜（ｃ）に対応させて示したも
のである。
【００１４】これを製造工程に従って説明すると、ガラ
ス基板等の透明絶縁基板４１上に、まず第１層導電膜と
してＩＴＯ等の透明導電膜をスパッタ法により形成し、
これをパターニングして、列選択線Ｘｉ、これと一体の
ドレイン電極４２，表示画素電極４３およびこれと一体
のソース電極４４を形成する。この後前面にアモルファ
スＳｉ等の半導体薄膜４５，次いでゲート絶縁膜となる
ＳｉＯ2 膜４６，引き続きＡｌ等の第２層導電膜を順次
ＣＶＤ法やスパッタ法により形成する。そして第２層導
電膜をパターニングして行選択線Ｙｊおよびこれと一体
で行選択線Ｙｊから導出されたゲート電極４７を形成
し、次いでこれら行選択線Ｙｊおよびゲート電極４７と
同一形状にその下のＳｉＯ2 膜４６および半導体薄膜４
５をパターニングする。最後に保護膜としてのＳｉＯ2
膜４８をスパッタ法などにより全面に形成し、これを選
択エッチングして表示画素電極４２の表面を露出させ
る。
ス基板等の透明絶縁基板４１上に、まず第１層導電膜と
してＩＴＯ等の透明導電膜をスパッタ法により形成し、
これをパターニングして、列選択線Ｘｉ、これと一体の
ドレイン電極４２，表示画素電極４３およびこれと一体
のソース電極４４を形成する。この後前面にアモルファ
スＳｉ等の半導体薄膜４５，次いでゲート絶縁膜となる
ＳｉＯ2 膜４６，引き続きＡｌ等の第２層導電膜を順次
ＣＶＤ法やスパッタ法により形成する。そして第２層導
電膜をパターニングして行選択線Ｙｊおよびこれと一体
で行選択線Ｙｊから導出されたゲート電極４７を形成
し、次いでこれら行選択線Ｙｊおよびゲート電極４７と
同一形状にその下のＳｉＯ2 膜４６および半導体薄膜４
５をパターニングする。最後に保護膜としてのＳｉＯ2
膜４８をスパッタ法などにより全面に形成し、これを選
択エッチングして表示画素電極４２の表面を露出させ
る。
【００１５】このように、半導体薄膜とゲート絶縁膜お
よびこの上の第２層導電膜の三層の積層膜が同一形状に
パターニングされるが、ボンディング・パッド部では例
外的である。行選択線Ｙｊのボンディング・パッドはそ
の形成材料であるＡｌ等の第２層導電膜により行選択線
Ｙｊと一体に形成できるが、列選択線ＸｉはＩＴＯ等の
透明導電膜を用いるため、これだけではボンディング接
続が良好に行われず、従ってそのボンディング・パッド
部Ａｌ等の第２層導電膜を重ねる必要がある。このた
め、列選択線Ｘｉのボンディング・パッド部について
は、半導体薄膜４５とＳｉＯ2 膜４６を積層形成した
後、この上に第２層導電膜を積層する前に、これら半導
体薄膜４５とＳｉＯ2 膜４６の積層膜にスルーホールを
あけるという工程を入れる。こうして、列選択線Ｘｉの
ボンディング・パッド部の構造は図５（ａ），（ｂ）に
示すようになる。即ち、列選択線Ｘｉと一体に第１層導
電膜によるボンディング・パット部の下地電極５１を形
成しておき、半導体薄膜４５とＳｉＯ2 膜４６を積層し
た後にこの部分にスルーホール５２を形成し、その後Ａ
ｌ等の第２層導電膜により行選択線Ｙｊ、ゲート電極３
５と同時にこのボンディング・パッド部の上部電極５３
を形成する。保護膜としてのＳｉＯ2 膜４８にあける開
口は、表示画素電極４２上の他、行，列選択線Ｘｉ，Ｙ
ｉのボンディング・パッド部にも設けることは勿論であ
る。
よびこの上の第２層導電膜の三層の積層膜が同一形状に
パターニングされるが、ボンディング・パッド部では例
外的である。行選択線Ｙｊのボンディング・パッドはそ
の形成材料であるＡｌ等の第２層導電膜により行選択線
Ｙｊと一体に形成できるが、列選択線ＸｉはＩＴＯ等の
透明導電膜を用いるため、これだけではボンディング接
続が良好に行われず、従ってそのボンディング・パッド
部Ａｌ等の第２層導電膜を重ねる必要がある。このた
め、列選択線Ｘｉのボンディング・パッド部について
は、半導体薄膜４５とＳｉＯ2 膜４６を積層形成した
後、この上に第２層導電膜を積層する前に、これら半導
体薄膜４５とＳｉＯ2 膜４６の積層膜にスルーホールを
あけるという工程を入れる。こうして、列選択線Ｘｉの
ボンディング・パッド部の構造は図５（ａ），（ｂ）に
示すようになる。即ち、列選択線Ｘｉと一体に第１層導
電膜によるボンディング・パット部の下地電極５１を形
成しておき、半導体薄膜４５とＳｉＯ2 膜４６を積層し
た後にこの部分にスルーホール５２を形成し、その後Ａ
ｌ等の第２層導電膜により行選択線Ｙｊ、ゲート電極３
５と同時にこのボンディング・パッド部の上部電極５３
を形成する。保護膜としてのＳｉＯ2 膜４８にあける開
口は、表示画素電極４２上の他、行，列選択線Ｘｉ，Ｙ
ｉのボンディング・パッド部にも設けることは勿論であ
る。
【００１６】この実施例によれば、列選択線Ｘｉのボン
ディング・パッド部について半導体薄膜とＳｉＯ2 膜の
積層膜にスルーホールを形成する工程を含めて、各層の
パターニングに使用するフォトマスクは４枚で済み、従
来のものに比べて製造工程が簡単になる。またゲート電
極およびこれと一体の行選択線は、図３（ｃ）と図４
（ｃ）を比較すれば明らかなように、半導体薄膜による
段差がなくなり、列選択線と交差する部分に段差ができ
るだけとなる。従って電極配線の断切れが少なくなり、
高信頼性化，高歩留り化が図られる。更に上記実施例の
ように、半導体薄膜を体積後、これをパターニングせず
続いてＳｉＯ2 膜を形成すれば、半導体薄膜−ＳｉＯ2
膜界面の汚染が少なく、優れたＴＦＴ特性が得られる。
ディング・パッド部について半導体薄膜とＳｉＯ2 膜の
積層膜にスルーホールを形成する工程を含めて、各層の
パターニングに使用するフォトマスクは４枚で済み、従
来のものに比べて製造工程が簡単になる。またゲート電
極およびこれと一体の行選択線は、図３（ｃ）と図４
（ｃ）を比較すれば明らかなように、半導体薄膜による
段差がなくなり、列選択線と交差する部分に段差ができ
るだけとなる。従って電極配線の断切れが少なくなり、
高信頼性化，高歩留り化が図られる。更に上記実施例の
ように、半導体薄膜を体積後、これをパターニングせず
続いてＳｉＯ2 膜を形成すれば、半導体薄膜−ＳｉＯ2
膜界面の汚染が少なく、優れたＴＦＴ特性が得られる。
【００１７】図６は本発明の別の実施例の表示電極アレ
イを図４（ｂ）に対応させて示したものである。先の実
施例と対応する部分には同一符号を付してある。先の実
施例と異なる点は、絶縁性基板４１上のＴＦＴ形成領域
に予めＡｌ等の金属膜からなる遮光層６１を形成し、そ
の表面をＳｉ3 Ｎ4 等の絶縁膜６２でおおっていること
である。
イを図４（ｂ）に対応させて示したものである。先の実
施例と対応する部分には同一符号を付してある。先の実
施例と異なる点は、絶縁性基板４１上のＴＦＴ形成領域
に予めＡｌ等の金属膜からなる遮光層６１を形成し、そ
の表面をＳｉ3 Ｎ4 等の絶縁膜６２でおおっていること
である。
【００１８】このような構成とすれば、明るい環境下で
もＴＦＴのリーク電流を十分小さい値に保持して、より
性能のよい表示装置を実現することができる。
もＴＦＴのリーク電流を十分小さい値に保持して、より
性能のよい表示装置を実現することができる。
【００１９】また本発明の製造方法は、表示媒体として
液晶の他、ＥＬを用いたアクティブマトリクス型表示装
置に適用しても同様の効果が得られる。
液晶の他、ＥＬを用いたアクティブマトリクス型表示装
置に適用しても同様の効果が得られる。
【００２０】
【発明の効果】本発明の製造方法によれば、半導体薄
膜，ゲート絶縁膜およびこれらの上の導電膜を連続的に
積層し、これらの積層膜を同一パターンにエッチングす
るという工程を彩るということにより、従来のように各
層毎にパターニングを行う場合に比べて工程の簡略化が
図られる。
膜，ゲート絶縁膜およびこれらの上の導電膜を連続的に
積層し、これらの積層膜を同一パターンにエッチングす
るという工程を彩るということにより、従来のように各
層毎にパターニングを行う場合に比べて工程の簡略化が
図られる。
【００２１】また、本発明の製造方法によれば、導電膜
による行選択線とゲート電極が段差なく形成されるた
め、半導体薄膜が比較的厚い場合であっても断切れはな
く、信頼性および歩留りの向上が図れる。
による行選択線とゲート電極が段差なく形成されるた
め、半導体薄膜が比較的厚い場合であっても断切れはな
く、信頼性および歩留りの向上が図れる。
【図１】図１はアクティブマトリクス型液晶表示装置の
等価回路図である。
等価回路図である。
【図２】図２は図１のアクティブマトリクス型液晶表示
装置のその概略断面構造図である。
装置のその概略断面構造図である。
【図３】図３（ａ）〜（ｃ）はその表示電極アレイの一
画素部分の構造を示す平面図とＡ−Ａ’およびＢ−Ｂ’
断面図である。
画素部分の構造を示す平面図とＡ−Ａ’およびＢ−Ｂ’
断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の一実施例におけ
る表示電極アレイの一画素部分の構造を示す平面図とＡ
−Ａ’およびＢ−Ｂ’断面図である。
る表示電極アレイの一画素部分の構造を示す平面図とＡ
−Ａ’およびＢ−Ｂ’断面図である。
【図５】図５（ａ），（ｂ）は同表示電極アレイの列選
択線，ボンディング・パッド部の構造を示す平面図とＣ
−Ｃ’断面図である。
択線，ボンディング・パッド部の構造を示す平面図とＣ
−Ｃ’断面図である。
【図６】図６は他の実施例の表示電極アレイの図４
（ｂ）に対応する断面図である。
（ｂ）に対応する断面図である。
４１…透明絶縁基板 ４２…ドレイン電極（第１層導電膜），Ｘｉ…列選択線
（第１層導電膜） ４３…表示画素電極（第１層導電膜） ４４…ソース電極（第１層導電膜） ４５…半導体薄膜 ４６…ＳｉＯ2 膜（ゲート絶縁膜） ４７…ゲート電極（第２層導電膜），Ｙｊ…行選択線
（第２層導電膜） ４８…ＳｉＯ2 膜（保護膜） ５１…ボンディング・パッド下地電極（第１層導電膜） ５２…スルーホール ５３…ボンディング・パッド上部電極（第２層導電膜） ６１…遮光層 ６２…絶縁膜。
（第１層導電膜） ４３…表示画素電極（第１層導電膜） ４４…ソース電極（第１層導電膜） ４５…半導体薄膜 ４６…ＳｉＯ2 膜（ゲート絶縁膜） ４７…ゲート電極（第２層導電膜），Ｙｊ…行選択線
（第２層導電膜） ４８…ＳｉＯ2 膜（保護膜） ５１…ボンディング・パッド下地電極（第１層導電膜） ５２…スルーホール ５３…ボンディング・パッド上部電極（第２層導電膜） ６１…遮光層 ６２…絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 裕 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 総合研究所内 (72)発明者 堀 浩雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝 総合研究所内 (56)参考文献 特開 昭52−48475（ＪＰ，Ａ) 特開 昭54−127699（ＪＰ，Ａ) 特表 昭59−501562（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 複数の薄膜トランジスタとこれにより選
択駆動される複数の表示画素電極をマトリクス状に配列
形成した表示電極アレイを用いて表示媒体を駆動するア
クティブマトリクス型表示装置の製造方法において、 絶縁基板上に複数本の列選択線，前記列選択線に電気的
に接続されるドレイン電極，表示画素電極および前記表
示画素電極に電気的に接続されるソース電極を形成する
工程と、 前記列選択線，前記ドレイン電極および前記ソース電極
上に半導体薄膜，ゲート絶縁膜および導電膜を積層する
工程と、 前記半導体薄膜，前記ゲート絶縁膜および前記導電膜を
パターニングして行選択線，前記行選択線と一体で前記
行選択線から導出されたゲート電極，前記行選択線およ
び前記ゲート電極と同一形状に前記半導体薄膜および前
記ゲート絶縁膜をパターニングする工程とを備えたこと
を特徴とするアクティブマトリクス型表示装置の製造方
法。 - 【請求項２】 請求項１記載の列選択線，ドレイン電
極，表示画素電極およびソース電極はそれぞれ同一の透
明導電膜からなることを特徴とするアクティブマトリク
ス型表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21925893A JP2501412B2 (ja) | 1993-08-12 | 1993-08-12 | アクティブマトリクス型表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21925893A JP2501412B2 (ja) | 1993-08-12 | 1993-08-12 | アクティブマトリクス型表示装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107103A Division JPS59232385A (ja) | 1983-06-15 | 1983-06-15 | アクテイブマトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06160907A JPH06160907A (ja) | 1994-06-07 |
| JP2501412B2 true JP2501412B2 (ja) | 1996-05-29 |
Family
ID=16732708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21925893A Expired - Lifetime JP2501412B2 (ja) | 1993-08-12 | 1993-08-12 | アクティブマトリクス型表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501412B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101002332B1 (ko) | 2003-12-30 | 2010-12-17 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
-
1993
- 1993-08-12 JP JP21925893A patent/JP2501412B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06160907A (ja) | 1994-06-07 |
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