JPH0426084B2 - - Google Patents
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- JPH0426084B2 JPH0426084B2 JP58107103A JP10710383A JPH0426084B2 JP H0426084 B2 JPH0426084 B2 JP H0426084B2 JP 58107103 A JP58107103 A JP 58107103A JP 10710383 A JP10710383 A JP 10710383A JP H0426084 B2 JPH0426084 B2 JP H0426084B2
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、薄膜トランジスタTFTをスイツチ
素子として表示電極アレイを構成したアクテイブ
マトリクス形表示装置に関する。
素子として表示電極アレイを構成したアクテイブ
マトリクス形表示装置に関する。
最近、液晶やエレクトロルミネセンスELを用
いた表示装置は、テレビ表示やグラフイツクデイ
スプレイ等を指向した大容量，高密度のアクテイ
ブマトリクス形表示装置の開発，実用化が盛んで
ある。このような表示装置では、クロストークの
ない高コントラストの表示が行えるように、各画
素の駆動，制御を行う手段として半導体スイツチ
が用いられる。その半導体スイツチとしては、単
結晶Si基板上に形成されたMOSFETや、最近で
は、透過型表示が可能であり大面積化も容易であ
る等の理由から、透明絶縁基板上に形成された
TETなどが用いられる。
いた表示装置は、テレビ表示やグラフイツクデイ
スプレイ等を指向した大容量，高密度のアクテイ
ブマトリクス形表示装置の開発，実用化が盛んで
ある。このような表示装置では、クロストークの
ない高コントラストの表示が行えるように、各画
素の駆動，制御を行う手段として半導体スイツチ
が用いられる。その半導体スイツチとしては、単
結晶Si基板上に形成されたMOSFETや、最近で
は、透過型表示が可能であり大面積化も容易であ
る等の理由から、透明絶縁基板上に形成された
TETなどが用いられる。
第１図はTFTを備えた表示電極アレイを用い
た液晶表示装置の等価回路である。Xi（ｉ＝１，
２，…，ｍ）は通常データ線として用いられる列
選択線、Yj（ｊ＝１，２，…，ｎ）は通常アドレ
ス線として用いられる行選択線であり、これら列
選択線Xiと行選択線Yjの各交点位置にTFT−11
が設けられている。TFT−11のドレインは列毎
に列選択線Xiに接続され、ゲートは行毎に行選択
線Yjに接続されている。１２は表示画素電極で
あつてそれぞれTFT−11のソースに接続され、
この表示画素電極１２と対向電極１４との間に液
晶１３が挾持される。
た液晶表示装置の等価回路である。Xi（ｉ＝１，
２，…，ｍ）は通常データ線として用いられる列
選択線、Yj（ｊ＝１，２，…，ｎ）は通常アドレ
ス線として用いられる行選択線であり、これら列
選択線Xiと行選択線Yjの各交点位置にTFT−11
が設けられている。TFT−11のドレインは列毎
に列選択線Xiに接続され、ゲートは行毎に行選択
線Yjに接続されている。１２は表示画素電極で
あつてそれぞれTFT−11のソースに接続され、
この表示画素電極１２と対向電極１４との間に液
晶１３が挾持される。
第２図はこのような液晶表示装置の概略断面構
造を示す図である。透明絶縁基板２２１上に
TFT（図では省略した）と透明電膜からなる表示
画素電極１２を配列形成し、これと、透明導電膜
からなる対向電極１４を全面に形成した透明絶縁
基板２２との間に液晶１３を挾持する構造とな
る。２３はスペーサおよび封着部である。
造を示す図である。透明絶縁基板２２１上に
TFT（図では省略した）と透明電膜からなる表示
画素電極１２を配列形成し、これと、透明導電膜
からなる対向電極１４を全面に形成した透明絶縁
基板２２との間に液晶１３を挾持する構造とな
る。２３はスペーサおよび封着部である。
第２図の表示画素電極１２を配列形成した側の
基板、いわゆる表示電極アレイのより具体的なな
構造例を一画素部分について示すと第３図ａ〜ｅ
のとおりである。第３図ａは平面図であり、同図
ｂ，ｃはそれぞれ同図ａのＡ−A′，Ｂ−B′断面
である。これを製造工程に従つて説明すると、透
明絶縁基板２１にITO等の透明導電膜を形成し、
これをパターニングして列選択線Xi，これと一体
のドレイン電極３１、表示画素電極１２、および
これと一体のソース電極３２を形成する。次にド
レイン電極３１およびソース電極３２上にまたが
るようにアモルフアスSi等の半導体薄膜３３を各
画素毎に形成する。そしてゲート絶縁膜として
SiO2膜３４を全面に堆積した後、Al膜等を被着
しパターニングして行選択線Yjおよびこれと一
体のゲート電極３５を形成する。この後、保護膜
としてのSiO2膜３６を全面に堆積し、表示画素
電極１２の表面のSiO2膜３４，３６をエツチン
グして表示電極アレイが完成する。
基板、いわゆる表示電極アレイのより具体的なな
構造例を一画素部分について示すと第３図ａ〜ｅ
のとおりである。第３図ａは平面図であり、同図
ｂ，ｃはそれぞれ同図ａのＡ−A′，Ｂ−B′断面
である。これを製造工程に従つて説明すると、透
明絶縁基板２１にITO等の透明導電膜を形成し、
これをパターニングして列選択線Xi，これと一体
のドレイン電極３１、表示画素電極１２、および
これと一体のソース電極３２を形成する。次にド
レイン電極３１およびソース電極３２上にまたが
るようにアモルフアスSi等の半導体薄膜３３を各
画素毎に形成する。そしてゲート絶縁膜として
SiO2膜３４を全面に堆積した後、Al膜等を被着
しパターニングして行選択線Yjおよびこれと一
体のゲート電極３５を形成する。この後、保護膜
としてのSiO2膜３６を全面に堆積し、表示画素
電極１２の表面のSiO2膜３４，３６をエツチン
グして表示電極アレイが完成する。
このようなアクテイブマトリクス型液晶表示装
置の動作は次のように行われる。行選択線Yjは
アドレス信号により順次走査駆動され、TFT−
１１は行毎にTF／ｎ期間ずつ順次導通状態にも
たらされる。一方この行選択線Yjの走査と同期
して列選択線Xiには例えばｍ並列画像信号電圧を
供給する。これによつて信号電圧は行毎に順次表
示電極１２に導かれ、対向電極１４との間に挾持
された液晶１３が励起されて画像表示がなされ
る。
置の動作は次のように行われる。行選択線Yjは
アドレス信号により順次走査駆動され、TFT−
１１は行毎にTF／ｎ期間ずつ順次導通状態にも
たらされる。一方この行選択線Yjの走査と同期
して列選択線Xiには例えばｍ並列画像信号電圧を
供給する。これによつて信号電圧は行毎に順次表
示電極１２に導かれ、対向電極１４との間に挾持
された液晶１３が励起されて画像表示がなされ
る。
ところで第３図に示した従来の表示電極アレイ
では、その製作に際して導電膜、半導体膜および
絶縁膜をそれぞれ一層又は二層以上形成し、かつ
それぞれを所定形状にパターニングしなければら
ないため、工程が複雑である。また各層のパター
ニングに応じてその表面には段差を生じ、電極配
線の段切れ等ににより信頼性および歩留りが低下
するという問題がある。例えば第３図ｃから明ら
かなように、ゲート電極３５は半導体膜３３の膜
厚担当分の段差がある部分を通つて行選択線Yiと
一体的に連がる。従つてこの段差による断線が生
じると、画素欠陥となる。
では、その製作に際して導電膜、半導体膜および
絶縁膜をそれぞれ一層又は二層以上形成し、かつ
それぞれを所定形状にパターニングしなければら
ないため、工程が複雑である。また各層のパター
ニングに応じてその表面には段差を生じ、電極配
線の段切れ等ににより信頼性および歩留りが低下
するという問題がある。例えば第３図ｃから明ら
かなように、ゲート電極３５は半導体膜３３の膜
厚担当分の段差がある部分を通つて行選択線Yiと
一体的に連がる。従つてこの段差による断線が生
じると、画素欠陥となる。
本発明は上記の点に鑑み、TFTを備えた表示
電極アレイの製造工程の簡略化を図ると共に、電
極配線の断切れを防止して信頼性向上および歩留
り向上を図つたアクテイブマトリクス型表示装置
を提供することを目的とする。
電極アレイの製造工程の簡略化を図ると共に、電
極配線の断切れを防止して信頼性向上および歩留
り向上を図つたアクテイブマトリクス型表示装置
を提供することを目的とする。
本発明おける表示電極アレイは、まず絶縁基板
上に第１層導電膜にによつて複数本の列選択線、
各列選択線と一体のドレイン電極、各画素位置に
配列された表示画素電極およびこれと一体のソー
ス電極を形成する。そしてこれらドレン，ソース
電極上にまたがるように半導体薄膜を堆積し、こ
の上にゲート絶縁膜を介して第２層導電膜を被着
して複数本の行選択線およびこれと一体のゲート
電極を形成することにより得られる。
上に第１層導電膜にによつて複数本の列選択線、
各列選択線と一体のドレイン電極、各画素位置に
配列された表示画素電極およびこれと一体のソー
ス電極を形成する。そしてこれらドレン，ソース
電極上にまたがるように半導体薄膜を堆積し、こ
の上にゲート絶縁膜を介して第２層導電膜を被着
して複数本の行選択線およびこれと一体のゲート
電極を形成することにより得られる。
以上の基本構成は従来と同様であるが、本発明
はこのような基本構成において、前記半導体薄膜
およびゲート絶縁膜を、この上に形成される前記
第２層導電膜よる行選択線およびゲート電極と同
一形状にパターニングしてなることを特徴とす
る。
はこのような基本構成において、前記半導体薄膜
およびゲート絶縁膜を、この上に形成される前記
第２層導電膜よる行選択線およびゲート電極と同
一形状にパターニングしてなることを特徴とす
る。
本発明によれば、半導体薄膜、ゲート絶縁膜お
よびこの上の第２層導電膜を連続的に積層し、こ
れらの積層膜を同一パターンにエツチングすると
いう工程を採ることにより、従来のように各層毎
ににパターニングを行う場合に比べて工程の簡略
化が図られる。
よびこの上の第２層導電膜を連続的に積層し、こ
れらの積層膜を同一パターンにエツチングすると
いう工程を採ることにより、従来のように各層毎
ににパターニングを行う場合に比べて工程の簡略
化が図られる。
また、本発明によれば、第２層導電膜による行
選択線とゲート電極が段差なく形成されるため、
半導体薄膜が比較的厚いい場合であつても断切れ
はなく、信頼性および夫留りの向上が図られる。
選択線とゲート電極が段差なく形成されるため、
半導体薄膜が比較的厚いい場合であつても断切れ
はなく、信頼性および夫留りの向上が図られる。
なお、本発明いては、半導体薄膜が各画素毎に
独立ではく、行選択線の下で各行毎に共通接続さ
れることになるが、半導体薄膜として絶縁性に近
い高抵抗のものを用いれば素子分離は十分に行わ
れるので問題はない。
独立ではく、行選択線の下で各行毎に共通接続さ
れることになるが、半導体薄膜として絶縁性に近
い高抵抗のものを用いれば素子分離は十分に行わ
れるので問題はない。
以下本発明の実施例を説明する。第４図ａ〜ｃ
は液晶表示装置に適用した実施例の表示電極アレ
イを第３図ａ〜ｃに対応させて示したものであ
る。これを製造工程に従つて説明すると、ガラス
基板等の透明絶縁基板４１上に、まず第１層導電
膜としてITO等のの透明導電膜をスパツタ法によ
り形成し、これをパターニングして、列選択線
Xi、これと一体のドレイン電極４２、表示画素電
極４３およびこれと一体のソース電極４４を形成
する。この後全面にアモルフアスSi等の半導体薄
膜４５、次いでゲート絶縁膜となるSiO2膜４６、
引き続きAl等の第２層導電膜を順次CVP法やス
パツタ法により形成する。そして第２層導電膜を
パターニングして行選択線Yjおよびこれと一体
のゲート電極４７を形成し、次いでこれら行選択
線Yjおよびゲート電極４７と同一形状にその下
のSiO2膜４６および半導体薄膜４５をパターニ
ングする。最後に保護膜としてのSiO2膜４８を
スパツタ法などにより全面に形成し、これを選択
エツチングして表示画素電極４２の表面を露出さ
せる。
は液晶表示装置に適用した実施例の表示電極アレ
イを第３図ａ〜ｃに対応させて示したものであ
る。これを製造工程に従つて説明すると、ガラス
基板等の透明絶縁基板４１上に、まず第１層導電
膜としてITO等のの透明導電膜をスパツタ法によ
り形成し、これをパターニングして、列選択線
Xi、これと一体のドレイン電極４２、表示画素電
極４３およびこれと一体のソース電極４４を形成
する。この後全面にアモルフアスSi等の半導体薄
膜４５、次いでゲート絶縁膜となるSiO2膜４６、
引き続きAl等の第２層導電膜を順次CVP法やス
パツタ法により形成する。そして第２層導電膜を
パターニングして行選択線Yjおよびこれと一体
のゲート電極４７を形成し、次いでこれら行選択
線Yjおよびゲート電極４７と同一形状にその下
のSiO2膜４６および半導体薄膜４５をパターニ
ングする。最後に保護膜としてのSiO2膜４８を
スパツタ法などにより全面に形成し、これを選択
エツチングして表示画素電極４２の表面を露出さ
せる。
このように、半導体薄膜とゲート絶縁膜および
この上の第２層導電膜の三層の積層膜が同一形状
にパターニングされるが、ボンデイング・パツド
部では例外的である。行選択線Yjのボンイン
グ・パツドはその構成材料であるAl等の第２層
導電膜ににより行選択線Yjと一体に形成できる
が、列選択線XiはITO等の透明導電膜を用いるた
め、これだけではボンデイング接続が良好にに行
われず、従つてそのボンデイング・パツド部Al
等の第２層導電膜を重ねる必要がある。このた
め、列選択線Xiのボンデイング・パツド部につい
ては、半導体薄膜４５とSiO鏨４６を積層形成し
た後、この上第２層導電膜を積層する前に、これ
ら半導体薄膜４５とSiO2膜４６の積層膜にスル
ーホーールをあけるという工程を入れる。こうし
て、列選択線Xiのボンンデイング・パツド部の構
造は第５図ａ，ｂに示すようになる。即ち、列選
択線線Xiと一体に第１層導電膜によるボンデイン
グ・パツド部の下地電極５１を形成しておき、半
導体薄膜４５とSiO2膜４６を積層した後にこの
部分スルーホール５２を形成し、その後Al等の
第２層導電膜により行選択線Yj、ゲート電極３
５と同時にこのボンデイング・パツド部の上部電
極５３を形成する。保護膜としてのSiO2膜４８
にあける開口は、表示画素電極４２上の他、行，
列選択線Xi，Yjのボンデイング・パツド部にも
設けることは勿論である。
この上の第２層導電膜の三層の積層膜が同一形状
にパターニングされるが、ボンデイング・パツド
部では例外的である。行選択線Yjのボンイン
グ・パツドはその構成材料であるAl等の第２層
導電膜ににより行選択線Yjと一体に形成できる
が、列選択線XiはITO等の透明導電膜を用いるた
め、これだけではボンデイング接続が良好にに行
われず、従つてそのボンデイング・パツド部Al
等の第２層導電膜を重ねる必要がある。このた
め、列選択線Xiのボンデイング・パツド部につい
ては、半導体薄膜４５とSiO鏨４６を積層形成し
た後、この上第２層導電膜を積層する前に、これ
ら半導体薄膜４５とSiO2膜４６の積層膜にスル
ーホーールをあけるという工程を入れる。こうし
て、列選択線Xiのボンンデイング・パツド部の構
造は第５図ａ，ｂに示すようになる。即ち、列選
択線線Xiと一体に第１層導電膜によるボンデイン
グ・パツド部の下地電極５１を形成しておき、半
導体薄膜４５とSiO2膜４６を積層した後にこの
部分スルーホール５２を形成し、その後Al等の
第２層導電膜により行選択線Yj、ゲート電極３
５と同時にこのボンデイング・パツド部の上部電
極５３を形成する。保護膜としてのSiO2膜４８
にあける開口は、表示画素電極４２上の他、行，
列選択線Xi，Yjのボンデイング・パツド部にも
設けることは勿論である。
この実施例によれば、列選択線Xiのボンデイン
グ・パツド部について半導体薄膜とSiO2膜の積
層膜にスルーホールを形成する工程を含めて、各
層のパターニングに使用するフオトマスクは４枚
で済み、従来のものに比べて製造工程が簡単にな
る。またゲート電極およびこれと一体の行選択線
は、第３図ｃと第４図ｃと比較すれば明らかなよ
うに、半導体薄膜による段差がなくなり、列選択
線と交差する部分に段差ができるだけとなる。従
つて電極配線の断切れが少なくなり、高信頼性
化、高歩留り化が図られる。更に上記実施例のよ
うに、半導体薄膜を堆積後、これをパターニング
せず続いてSiO2膜を形成すれば、半導体薄膜−
SiO2膜界面の汚染が少なく、優れたTFT特性が
得られる。
グ・パツド部について半導体薄膜とSiO2膜の積
層膜にスルーホールを形成する工程を含めて、各
層のパターニングに使用するフオトマスクは４枚
で済み、従来のものに比べて製造工程が簡単にな
る。またゲート電極およびこれと一体の行選択線
は、第３図ｃと第４図ｃと比較すれば明らかなよ
うに、半導体薄膜による段差がなくなり、列選択
線と交差する部分に段差ができるだけとなる。従
つて電極配線の断切れが少なくなり、高信頼性
化、高歩留り化が図られる。更に上記実施例のよ
うに、半導体薄膜を堆積後、これをパターニング
せず続いてSiO2膜を形成すれば、半導体薄膜−
SiO2膜界面の汚染が少なく、優れたTFT特性が
得られる。
第６図は本発明の別の実施例の表示電極アレイ
を第４図ｂに対応させて示したもののである。先
の実施例と対応する部分には同一符号を付してあ
る。先の実施例と異なる点は、絶縁性基板４１上
のTFT形成領域に予めAl等の金属膜からなる遮
光層６１を形成し、その表面をSi3N4等の絶縁膜
６２でおおつていることである。
を第４図ｂに対応させて示したもののである。先
の実施例と対応する部分には同一符号を付してあ
る。先の実施例と異なる点は、絶縁性基板４１上
のTFT形成領域に予めAl等の金属膜からなる遮
光層６１を形成し、その表面をSi3N4等の絶縁膜
６２でおおつていることである。
このような構成とすれば、明るい環境下でも
TFTのリーク電流を十分小さい値に保持して、
より性能のよい表示装置を実現することができ
る。
TFTのリーク電流を十分小さい値に保持して、
より性能のよい表示装置を実現することができ
る。
また本発明は、表示媒体として液晶の他、EL
を用いたアクテイブマトリクス型表示装置に適用
しても同様の効果が得られる。
を用いたアクテイブマトリクス型表示装置に適用
しても同様の効果が得られる。
第１図はアクテイブマトリクス型液晶表示装置
の等価回路図、第２図はそのの概略断面構造図、
第３図ａ〜ｃはその表示電極アレイの一画素部分
の構造を示す平面図とＡ−A′およびＢ−B′断面
図、第４図ａ〜ｃは本発明の一実施例おける表示
電極アレイの一画素部分の構造を示す平面図とＡ
−A′およびＢ−B′断面図、第５図ａ，ｂは同表
示電極アレイの列選択線、ボンデイング・パツド
部の構造を示す平面図とＣ−C′断面図、第６図は
他の実施例の表示電極アレイの第４図ｂに対応す
る断面図である。 ４１……透明絶縁基板、４……ドレイン電極
（第１層導電膜）、Xi……列選択線（第１層導電
膜）、４３……表示画素電極（第１層導電膜）、４
４……ソース電極（第１層導電膜）、４５……半
導体薄膜、４６……SIO2膜（ゲート絶縁膜）、４
７……ゲート電極（第２層導電膜）、Yj……行選
択線（第２層導電膜）、４８……SiO2膜（保護
膜）、５１……ボンデイング・パツド下地電極
（第１層導電膜）、５２……スルーホール、５３…
…ボンデイング・パツド上部電極（第２層導電
膜）、６１……遮光層、６２……絶縁膜。
の等価回路図、第２図はそのの概略断面構造図、
第３図ａ〜ｃはその表示電極アレイの一画素部分
の構造を示す平面図とＡ−A′およびＢ−B′断面
図、第４図ａ〜ｃは本発明の一実施例おける表示
電極アレイの一画素部分の構造を示す平面図とＡ
−A′およびＢ−B′断面図、第５図ａ，ｂは同表
示電極アレイの列選択線、ボンデイング・パツド
部の構造を示す平面図とＣ−C′断面図、第６図は
他の実施例の表示電極アレイの第４図ｂに対応す
る断面図である。 ４１……透明絶縁基板、４……ドレイン電極
（第１層導電膜）、Xi……列選択線（第１層導電
膜）、４３……表示画素電極（第１層導電膜）、４
４……ソース電極（第１層導電膜）、４５……半
導体薄膜、４６……SIO2膜（ゲート絶縁膜）、４
７……ゲート電極（第２層導電膜）、Yj……行選
択線（第２層導電膜）、４８……SiO2膜（保護
膜）、５１……ボンデイング・パツド下地電極
（第１層導電膜）、５２……スルーホール、５３…
…ボンデイング・パツド上部電極（第２層導電
膜）、６１……遮光層、６２……絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 複数の薄膜トランジスタとこれにより選択駆
動される複数の表示画素電極をマトリツクス状に
配列形成した表示電極アレイを用いて表示媒体を
駆動するアクテイブマトリクス型表示装置におい
て、 前記表示電極アレイは、絶縁基板と、この基板
上に被着された透明導電膜からなる第１層導電膜
により形成された複数本の列選択線、各列選択線
と一体のドレイン電極、各画素位置に配列された
表示画素電極およびこれと一体のソース電極と、
これらドレイン、ソース電極上にまたがるように
形成された半導体薄膜と、この半導体薄膜上にゲ
ート絶縁膜を介して被着された第２層導電膜によ
り形成された複数本の行選択線およびこれと一体
のゲート電極とを備え、前記半導体薄膜およびゲ
ート絶縁膜は前記行選択線およびこれと一体のゲ
ート電極と同一形状にパターニングされているこ
とを特徴とするアクテイブマトリクス型表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107103A JPS59232385A (ja) | 1983-06-15 | 1983-06-15 | アクテイブマトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58107103A JPS59232385A (ja) | 1983-06-15 | 1983-06-15 | アクテイブマトリクス型表示装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21925793A Division JP2501411B2 (ja) | 1993-08-12 | 1993-08-12 | アクティブマトリクス型表示装置 |
| JP21925893A Division JP2501412B2 (ja) | 1993-08-12 | 1993-08-12 | アクティブマトリクス型表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59232385A JPS59232385A (ja) | 1984-12-27 |
| JPH0426084B2 true JPH0426084B2 (ja) | 1992-05-06 |
Family
ID=14450530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58107103A Granted JPS59232385A (ja) | 1983-06-15 | 1983-06-15 | アクテイブマトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59232385A (ja) |
Families Citing this family (22)
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| JPS6178166A (ja) * | 1984-09-25 | 1986-04-21 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ−アレ−とその製造方法 |
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| JPS61284966A (ja) * | 1985-06-11 | 1986-12-15 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
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| JP3081474B2 (ja) * | 1994-11-11 | 2000-08-28 | 三洋電機株式会社 | 液晶表示装置 |
| CN1140886C (zh) | 1998-03-12 | 2004-03-03 | 精工爱普生株式会社 | 有源矩阵发射装置及其制造方法 |
| KR100766318B1 (ko) | 2005-11-29 | 2007-10-11 | 엘지.필립스 엘시디 주식회사 | 유기 반도체 물질을 이용한 박막트랜지스터와 이를 구비한액정표시장치용 어레이 기판 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919339A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 加熱装置付きフイ−ダ機構 |
-
1983
- 1983-06-15 JP JP58107103A patent/JPS59232385A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5919339A (ja) * | 1982-07-23 | 1984-01-31 | Hitachi Ltd | 加熱装置付きフイ−ダ機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59232385A (ja) | 1984-12-27 |
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