JPS62252973A - 順スタガ−ド型薄膜トランジスタ - Google Patents
順スタガ−ド型薄膜トランジスタInfo
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- JPS62252973A JPS62252973A JP9726986A JP9726986A JPS62252973A JP S62252973 A JPS62252973 A JP S62252973A JP 9726986 A JP9726986 A JP 9726986A JP 9726986 A JP9726986 A JP 9726986A JP S62252973 A JPS62252973 A JP S62252973A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は類スタガード型薄膜トランジスタに関し、特許
この種のトランジスタのゲート絶縁膜の構造に関する。
この種のトランジスタのゲート絶縁膜の構造に関する。
アクティブマトリクス液晶ディスプレイに用いられる薄
膜トランジスタ構造として、類スタガード型薄膜トラン
ジスタが、Ｊ、リチャードらによって提案されている（
ゝゝＬａｒｇｅ ＬＣＤ Ｐａｎｅｌ Ａｄｄ−ｒｅｓ
ｓｅｄ Ｂｙ ３２０Ｘ３２０ ＴＦＴ Ａｒｒａｙ
” ｐｐ２５１〜２５４ 、 Ｐｒｏｃｅｄｉｎｇ ｏ
ｆ Ｅｕｒｏｄｉｓｐｌａｙ ’８４Ｓｅｐ、 １８
２０ ’８４ Ｐａｒｉｓ、）。この薄膜トランジス
タは、構造が簡易であり、大面積の液晶ディスプレイに
向いている。第３図に、薄膜トランジスタアレイの部分
平面図を示す。この薄膜トランジスタは、基板上にドレ
イン電極及び同パスライン１６． ソース電極１３９
表示電極１４を形成し、次に下層から順次半導体膜、ゲ
ート絶縁膜、ゲート電極を重畳し、破線で示す形状にゲ
ート電極及び同パスライン１５を形成して作られる。
膜トランジスタ構造として、類スタガード型薄膜トラン
ジスタが、Ｊ、リチャードらによって提案されている（
ゝゝＬａｒｇｅ ＬＣＤ Ｐａｎｅｌ Ａｄｄ−ｒｅｓ
ｓｅｄ Ｂｙ ３２０Ｘ３２０ ＴＦＴ Ａｒｒａｙ
” ｐｐ２５１〜２５４ 、 Ｐｒｏｃｅｄｉｎｇ ｏ
ｆ Ｅｕｒｏｄｉｓｐｌａｙ ’８４Ｓｅｐ、 １８
２０ ’８４ Ｐａｒｉｓ、）。この薄膜トランジス
タは、構造が簡易であり、大面積の液晶ディスプレイに
向いている。第３図に、薄膜トランジスタアレイの部分
平面図を示す。この薄膜トランジスタは、基板上にドレ
イン電極及び同パスライン１６． ソース電極１３９
表示電極１４を形成し、次に下層から順次半導体膜、ゲ
ート絶縁膜、ゲート電極を重畳し、破線で示す形状にゲ
ート電極及び同パスライン１５を形成して作られる。
上述した従来の薄膜トランジスタは、構造は簡易である
が、ドレイン電極及びソース電極と、ゲ−ト電極とが交
叉する角の所が電界が集中しやすいにもかかわらず、端
面がむき出しになっているため絶縁破壊されやすいとい
う欠点があった。
が、ドレイン電極及びソース電極と、ゲ−ト電極とが交
叉する角の所が電界が集中しやすいにもかかわらず、端
面がむき出しになっているため絶縁破壊されやすいとい
う欠点があった。
本発明の目的は、上述の欠点をなくした類スタガード型
薄膜トランジスタを提供することにある。
薄膜トランジスタを提供することにある。
本発明の類スタガード型薄膜トランジスタは、基板上に
形成されたドレイン電極及びソース電極と、該両電極を
含む両電極間を被うアモルファスシリコン膜及びゲート
絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と
を有する類スタガード型薄膜トランジスタにおいて、前
記ゲート絶縁膜が前記アモルファスシリコン膜のパター
ンと同一形状に形成された第１の絶縁膜と該第１の絶縁
膜を被う第２の絶縁膜との２層鴇造からなることを特徴
とする。
形成されたドレイン電極及びソース電極と、該両電極を
含む両電極間を被うアモルファスシリコン膜及びゲート
絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と
を有する類スタガード型薄膜トランジスタにおいて、前
記ゲート絶縁膜が前記アモルファスシリコン膜のパター
ンと同一形状に形成された第１の絶縁膜と該第１の絶縁
膜を被う第２の絶縁膜との２層鴇造からなることを特徴
とする。
以下本発明について実施例を用い説明する。
第１図は本発明の一実施例の模式部分平面図である。ガ
ラス基板上に透明電極としてＩＴＯ膜を成膜し、次いで
リンがドープされたｎ型のアモルファスシリコン膜を成
膜し、ドレイン電極及び同パスライン１．ソース電極２
９表示電極３を図に示す形状に加工する。次に半導体膜
として、アモルファスシリコン膜及び第１のゲート絶縁
膜として窒化シリコン膜をプラズマＣＶＤ法で連続成膜
し、図中一点鎖線で示す帯状に加工し、アモルファスシ
リコン膜及び窒化シリコンの帯状バタン４を形成する。
ラス基板上に透明電極としてＩＴＯ膜を成膜し、次いで
リンがドープされたｎ型のアモルファスシリコン膜を成
膜し、ドレイン電極及び同パスライン１．ソース電極２
９表示電極３を図に示す形状に加工する。次に半導体膜
として、アモルファスシリコン膜及び第１のゲート絶縁
膜として窒化シリコン膜をプラズマＣＶＤ法で連続成膜
し、図中一点鎖線で示す帯状に加工し、アモルファスシ
リコン膜及び窒化シリコンの帯状バタン４を形成する。
このパターン加工工程において、ドレインパスライン１
及び表示電極３上のｎ型アモルファスシリコン膜が、ア
モルファスシリコン膜のエツチングで同時に取り除かれ
る。次いで、第２のゲート絶縁膜として、窒化シリコン
膜をプラズマＣＶＤ法で成膜し、次いでゲート電極材料
とシテクロムをスパッタ法で成膜する。このクロム膜を
図中破線で示す帯状に加工し、ゲート電極及び同パスラ
イン５が形成される。
及び表示電極３上のｎ型アモルファスシリコン膜が、ア
モルファスシリコン膜のエツチングで同時に取り除かれ
る。次いで、第２のゲート絶縁膜として、窒化シリコン
膜をプラズマＣＶＤ法で成膜し、次いでゲート電極材料
とシテクロムをスパッタ法で成膜する。このクロム膜を
図中破線で示す帯状に加工し、ゲート電極及び同パスラ
イン５が形成される。
第２図に、本実施例のトランジスタ部分の断面（第１図
のＡ−Ａ線の断面）を模式的に示す。透明電極のＩＴＯ
膜は表示電極用ＩＴＯ膜６と、ドレイン電極用ＩＴＯ膜
６′と、ソース電極用ＩＴＯ膜６“とであシ、ドレイン
及びソース電極用ＩＴＯ膜上にはオーミックコンタクト
用リンドープのｎ＋アモルファスシリコン７．７′が設
けられている。
のＡ−Ａ線の断面）を模式的に示す。透明電極のＩＴＯ
膜は表示電極用ＩＴＯ膜６と、ドレイン電極用ＩＴＯ膜
６′と、ソース電極用ＩＴＯ膜６“とであシ、ドレイン
及びソース電極用ＩＴＯ膜上にはオーミックコンタクト
用リンドープのｎ＋アモルファスシリコン７．７′が設
けられている。
チャネル部１２及びドレイン電極、ソース電極は、アモ
ルファスシリコン８及び窒化シリコン膜９で被われてい
る。この窒化シリコン膜９が第１のゲート絶縁膜であり
、これらの膜は、窒化シリコン膜１０で被われており、
これが第２のゲート絶縁膜である。最後にゲート電極１
１としてクロム膜がつけられている。このゲート電極１
１と、ドレイン電極及びソース電極（７及び７′）は、
窒化シリコン膜ｌＯで完全に分離されており、側面から
の絶縁破壊は、従来のものに比べ著しく改善される。
ルファスシリコン８及び窒化シリコン膜９で被われてい
る。この窒化シリコン膜９が第１のゲート絶縁膜であり
、これらの膜は、窒化シリコン膜１０で被われており、
これが第２のゲート絶縁膜である。最後にゲート電極１
１としてクロム膜がつけられている。このゲート電極１
１と、ドレイン電極及びソース電極（７及び７′）は、
窒化シリコン膜ｌＯで完全に分離されており、側面から
の絶縁破壊は、従来のものに比べ著しく改善される。
以上、本発明について実施例を用い説明したが、フォト
リングラフィ工程が１回増えるが、薄膜トランジスタ構
造の簡易性は損なわれていない。
リングラフィ工程が１回増えるが、薄膜トランジスタ構
造の簡易性は損なわれていない。
以上説明したように本発明はゲート絶縁膜を２層とし、
上層のゲート絶縁膜でドレイン電極及びソース電極の端
面を覆うことによう、端面リークが少なく、絶縁破壊も
生じにくい高信頼度の類スタガード型薄膜トランジスタ
が得られる。
上層のゲート絶縁膜でドレイン電極及びソース電極の端
面を覆うことによう、端面リークが少なく、絶縁破壊も
生じにくい高信頼度の類スタガード型薄膜トランジスタ
が得られる。
尚、実施例で用いたゲート絶縁膜は、窒化シリコン膜で
あるが、二酸化シリコン（Ｓｉｎ２）でも同様の効果が
得られることは言うまでもない。
あるが、二酸化シリコン（Ｓｉｎ２）でも同様の効果が
得られることは言うまでもない。
第１図は本発明の一実施例の部分平面図、第２図は第１
図のＡ−Ａ線模式断面図、第３図は従来の順スタガード
型薄膜トランジスタプレイの部分平面図である。 １．１６・・・・・・ドレイン電極及び同パスライン、
２．１３・・・・・・ソース電極、３，１４・・°・・
・表示電極、４・・・・・・アモルファスシリコン及び
窒化シリコンの帯状パターン、５，１５・・・・・・ゲ
ー）１１極及び同パスライン、ｓ 、 ６／ 、 ６／
／・・・・・・ＩＴＯ膜、７ 、７１．−・１．。 ｎアモルファスシリコン膜、８・・・・・・アモルファ
スシリコン膜、９・・・−・・第１のゲート絶縁膜、１
ｏ・・−・・・第２のゲート絶縁膜、１１ ゛°゛ゲー
ト電極、１２・・・・・・チャンネル部。 工。、・パ゛、ム 代理人 弁理士 内 原 日１．。 茅 ｌ 閃 ＄２図 壕 ３ 閃
図のＡ−Ａ線模式断面図、第３図は従来の順スタガード
型薄膜トランジスタプレイの部分平面図である。 １．１６・・・・・・ドレイン電極及び同パスライン、
２．１３・・・・・・ソース電極、３，１４・・°・・
・表示電極、４・・・・・・アモルファスシリコン及び
窒化シリコンの帯状パターン、５，１５・・・・・・ゲ
ー）１１極及び同パスライン、ｓ 、 ６／ 、 ６／
／・・・・・・ＩＴＯ膜、７ 、７１．−・１．。 ｎアモルファスシリコン膜、８・・・・・・アモルファ
スシリコン膜、９・・・−・・第１のゲート絶縁膜、１
ｏ・・−・・・第２のゲート絶縁膜、１１ ゛°゛ゲー
ト電極、１２・・・・・・チャンネル部。 工。、・パ゛、ム 代理人 弁理士 内 原 日１．。 茅 ｌ 閃 ＄２図 壕 ３ 閃
Claims (1)
- 基板上に形成されたドレイン電極及びソース電極と、該
両電極を含む両電極間を被うアモルファスシリコン膜及
びゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲー
ト電極とを有する順スタガード型薄膜トランジスタにお
いて、前記ゲート絶縁膜が前記アモルファスシリコン膜
のパターンと同一形状に形成された第１の絶縁膜と該第
１の絶縁膜を被う第２の絶縁膜との２層構造からなるこ
とを特徴とする順スタガード型薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9726986A JPS62252973A (ja) | 1986-04-25 | 1986-04-25 | 順スタガ−ド型薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9726986A JPS62252973A (ja) | 1986-04-25 | 1986-04-25 | 順スタガ−ド型薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62252973A true JPS62252973A (ja) | 1987-11-04 |
Family
ID=14187812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9726986A Pending JPS62252973A (ja) | 1986-04-25 | 1986-04-25 | 順スタガ−ド型薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62252973A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216767A (ja) * | 1988-07-05 | 1990-01-19 | Seikosha Co Ltd | トップスタガ一型非晶質シリコン薄膜トランジスタアレイ |
| WO1994021102A2 (fr) * | 1993-03-16 | 1994-09-29 | Thomson-Lcd | Procede de fabrication de transistors a couches minces etages directs |
| FR2719416A1 (fr) * | 1994-04-29 | 1995-11-03 | Thomson Lcd | Procédé de passivation des flancs d'un composant semiconducteur à couches minces. |
| JP2006344849A (ja) * | 2005-06-10 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JP2006344926A (ja) * | 2006-02-23 | 2006-12-21 | Casio Comput Co Ltd | 薄膜トランジスタ |
| JP2007165861A (ja) * | 2005-11-15 | 2007-06-28 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2008306167A (ja) * | 2007-06-08 | 2008-12-18 | Beijing Boe Optoelectronics Technology Co Ltd | 薄膜トランジスタ及びその製造方法 |
| JP2009152633A (ja) * | 2005-11-15 | 2009-07-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法及び液晶表示装置の作製方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS59195680A (ja) * | 1983-04-22 | 1984-11-06 | 株式会社東芝 | 電気光学表示装置 |
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| JPS59232385A (ja) * | 1983-06-15 | 1984-12-27 | 株式会社東芝 | アクテイブマトリクス型表示装置 |
-
1986
- 1986-04-25 JP JP9726986A patent/JPS62252973A/ja active Pending
Patent Citations (4)
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| EP1889298B1 (en) * | 2005-06-10 | 2020-07-29 | Samsung Display Co., Ltd. | Manufacturing method for hin film transistor having channel comprising zinc oxide |
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