JPS62265756A - 薄膜トランジスタマトリクス - Google Patents
薄膜トランジスタマトリクスInfo
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- JPS62265756A JPS62265756A JP61110087A JP11008786A JPS62265756A JP S62265756 A JPS62265756 A JP S62265756A JP 61110087 A JP61110087 A JP 61110087A JP 11008786 A JP11008786 A JP 11008786A JP S62265756 A JPS62265756 A JP S62265756A
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は共通な絶縁基板上に多数の薄膜トランジスタ
をマド・リクス状に配置し補成される薄膜トランジスタ
マトリクスに関するものである。
をマド・リクス状に配置し補成される薄膜トランジスタ
マトリクスに関するものである。
（従来の技術）
共通な絶縁基板上に多数の薄膜トランジスタ（以下、Ｔ
ＰＴと略称することもある）を７トリクス状に配置した
薄膜トランジスタマトリクスは例えば液晶表示装置等に
応用されている。以ｒ、液晶表示装置を例に挙げＴＰＴ
マトリクスにつき説明する。
ＰＴと略称することもある）を７トリクス状に配置した
薄膜トランジスタマトリクスは例えば液晶表示装置等に
応用されている。以ｒ、液晶表示装置を例に挙げＴＰＴ
マトリクスにつき説明する。
液晶表示装置はＴＰＴマトリクスの各ＴＰＴによって液
晶を画素毎に直接にスイッチンク駆動させて表示を行う
ものであり、例えば文献（プレビジョン学会語基［４］
１９８４ Ｐ、３８６〜３７０）に開示されているも
のがある。
晶を画素毎に直接にスイッチンク駆動させて表示を行う
ものであり、例えば文献（プレビジョン学会語基［４］
１９８４ Ｐ、３８６〜３７０）に開示されているも
のがある。
第５図は上述の文献に開示されているような液晶表示装
置の構造を示す断面図である。尚、断面を示すハツチン
グを省略して示しである。
置の構造を示す断面図である。尚、断面を示すハツチン
グを省略して示しである。
液晶表示装置は、マトリクス状に配置された多数のＴＰ
Ｔ （図示せず）及び各ＴＰＴにそれそｊ接続された表
示電極１１を具える第一絶縁性基板１３と、対向電極１
５を具える第二絶縁性基板Ｉ７とを対向配置させ、これ
ら基板間に所定の間隔を設けこれら基板をその周縁部で
シール材１９によって接着し、両川板間の空隙に液晶２
１を注入したものである。尚、図中２３は配向膜を示し
、２５は偏光板を示す。このような液晶表示装置におい
ては、多数のＴＰＴがマトリクス状に設けられている第
一絶縁性基板１３がＴＰＴマトリクス基板ということに
なる。
Ｔ （図示せず）及び各ＴＰＴにそれそｊ接続された表
示電極１１を具える第一絶縁性基板１３と、対向電極１
５を具える第二絶縁性基板Ｉ７とを対向配置させ、これ
ら基板間に所定の間隔を設けこれら基板をその周縁部で
シール材１９によって接着し、両川板間の空隙に液晶２
１を注入したものである。尚、図中２３は配向膜を示し
、２５は偏光板を示す。このような液晶表示装置におい
ては、多数のＴＰＴがマトリクス状に設けられている第
一絶縁性基板１３がＴＰＴマトリクス基板ということに
なる。
第６図は、この第一絶縁性基板の−・部を第二絶縁性基
板上方から見て、その一部分を拡大して示した平面図で
ある。
板上方から見て、その一部分を拡大して示した平面図で
ある。
制御電極としてのゲート電極３１、絶縁膜としてのゲー
ト絶縁膜（図示せず）、半導体薄膜としてのアモルファ
スシリコン膜３３、この半導体薄膜上に設けられた第一
電極としての例えばドレイン電極３５及び第二ＴＬ極と
１ノてのソース電極３７を具えるＴＦＴ３９が第一絶縁
性基板１３上にマトリクス状に設けられている。又、１
１は上述した表示電極を示し各ＴＦＴ３９と各ソース電
極３７を介してそれぞれ接続されている。又、マトリク
ス状に配置された各ＴＦＴ３９のゲートＴＬｈは行く又
は列）毎に共通接続されており、又、名ドレイン電極は
列（又は行）ｔｉ￥に共通接続されている。
ト絶縁膜（図示せず）、半導体薄膜としてのアモルファ
スシリコン膜３３、この半導体薄膜上に設けられた第一
電極としての例えばドレイン電極３５及び第二ＴＬ極と
１ノてのソース電極３７を具えるＴＦＴ３９が第一絶縁
性基板１３上にマトリクス状に設けられている。又、１
１は上述した表示電極を示し各ＴＦＴ３９と各ソース電
極３７を介してそれぞれ接続されている。又、マトリク
ス状に配置された各ＴＦＴ３９のゲートＴＬｈは行く又
は列）毎に共通接続されており、又、名ドレイン電極は
列（又は行）ｔｉ￥に共通接続されている。
このような構成の第一絶縁性基板１３の製造に関して簡
！ｐに説明する。例えばガラス基板のような透明絶縁性
基板１３．１．に制御電極としてのゲート７１１極３１
を上述したような行毎に共通接続された形状に形成する
。このゲート電極３１を含む絶縁性基板１３上にゲート
絶縁膜及びアモルファスシリコン薄膜を順次に形成し、
その後、これらの膜を島状にバターニングしてゲート絶
縁膜及び亜導体薄膜の積層体（第６図中においてはアモ
ルファスシリコン３３として示しである。）を得る。次
に、 ＡＱ等の金属８膜を形成加工して列毎に共通接続
されたトレイン電極３５と、このトレイン電極とは電気
的に分難させたソース電極３７とを形成する。さらに、
透明導ＴＬＩ！５！から成る表示電極ＩＩを形成した後
、表示電極Ｉ１．ＴＰＴ２９等を含む第一絶縁性基板１
３上にパッシベーション膜（図示せず）を形成して、Ｔ
ＰＴマトリクスを得ていた。
！ｐに説明する。例えばガラス基板のような透明絶縁性
基板１３．１．に制御電極としてのゲート７１１極３１
を上述したような行毎に共通接続された形状に形成する
。このゲート電極３１を含む絶縁性基板１３上にゲート
絶縁膜及びアモルファスシリコン薄膜を順次に形成し、
その後、これらの膜を島状にバターニングしてゲート絶
縁膜及び亜導体薄膜の積層体（第６図中においてはアモ
ルファスシリコン３３として示しである。）を得る。次
に、 ＡＱ等の金属８膜を形成加工して列毎に共通接続
されたトレイン電極３５と、このトレイン電極とは電気
的に分難させたソース電極３７とを形成する。さらに、
透明導ＴＬＩ！５！から成る表示電極ＩＩを形成した後
、表示電極Ｉ１．ＴＰＴ２９等を含む第一絶縁性基板１
３上にパッシベーション膜（図示せず）を形成して、Ｔ
ＰＴマトリクスを得ていた。
ところで、Ｌ述したようなＴＰＴマトリクスの、ゲート
絶縁膜及びアモルファスシリコン薄膜から成る島状の積
層体トに形成され列毎に共通接続されているドレイン電
極はこの積層体上側表面と、絶縁性基板表面又はゲート
絶縁膜表面とで構成される段差部分を横断するように形
成されている。第７図（Ａ）及び（Ｂ）は７ＪＪ６図に
示す■−■線における断面図であり、ト述したような段
差部分と、ドレイン電極との関係について示したもので
ある。第７図（Ａ、 ）は第一絶縁性基板１３の、ＴＦ
Ｔ３９の形成される領域以外の領域上にもゲート絶！ｊ
膜４１か形成されている場合を示したものである。従つ
゛て、ドレイン電極３５はゲート絶縁膜４１、段差部分
Ｓ２、アモルファスシリコン薄膜３３及び段差部分Ｓ２
及びゲート絶縁膜４１Ｆに亘って形成される。又、第７
図（Ｂ）は第一絶縁性基板１３の、ＴＦ”１９の形成領
域のみにゲート絶縁膜が形成されている場合を示したも
のである。従って、ドレイン電極３５は絶縁性基板１３
、段差部分Ｓ３、アモルファスシリコン薄膜３３及び段
差部分Ｓ、及び絶縁性基板１３」二に亘って形成される
。
絶縁膜及びアモルファスシリコン薄膜から成る島状の積
層体トに形成され列毎に共通接続されているドレイン電
極はこの積層体上側表面と、絶縁性基板表面又はゲート
絶縁膜表面とで構成される段差部分を横断するように形
成されている。第７図（Ａ）及び（Ｂ）は７ＪＪ６図に
示す■−■線における断面図であり、ト述したような段
差部分と、ドレイン電極との関係について示したもので
ある。第７図（Ａ、 ）は第一絶縁性基板１３の、ＴＦ
Ｔ３９の形成される領域以外の領域上にもゲート絶！ｊ
膜４１か形成されている場合を示したものである。従つ
゛て、ドレイン電極３５はゲート絶縁膜４１、段差部分
Ｓ２、アモルファスシリコン薄膜３３及び段差部分Ｓ２
及びゲート絶縁膜４１Ｆに亘って形成される。又、第７
図（Ｂ）は第一絶縁性基板１３の、ＴＦ”１９の形成領
域のみにゲート絶縁膜が形成されている場合を示したも
のである。従って、ドレイン電極３５は絶縁性基板１３
、段差部分Ｓ３、アモルファスシリコン薄膜３３及び段
差部分Ｓ、及び絶縁性基板１３」二に亘って形成される
。
（発明が解決しようとする問題点）
しかしながら、従来の構造のＴＰＴマトリクスを用いた
液晶表示装置では５ ト述した段差部分Ｓｒ 、Ｓ７、
Ｓ３ 、Ｓ４においてドレイン電極を構成する金属薄膜
のステップカバレージが良好に行われなかった場合には
ドレイン電極の断線が起こるという問題点があった。
液晶表示装置では５ ト述した段差部分Ｓｒ 、Ｓ７、
Ｓ３ 、Ｓ４においてドレイン電極を構成する金属薄膜
のステップカバレージが良好に行われなかった場合には
ドレイン電極の断線が起こるという問題点があった。
例えば、６４０ｘ４００個の画素を有する液晶表示装置
を考えた場合この装置にはＬ述したような段差個所が６
４０Ｘ４００Ｘ２＝５１２０００個所存在し、その＝個
所が断線した場合でも表示が行なわれない画素が発生し
、このため液晶表示装置が不良品となる。これを防ｄ−
するためには、断線の生ずる確率を５０万分の１よりも
充分に小さなものに抑えなければならないか、従来のよ
うに段差部を打する構造のＴＰＴマトリクスでは断線の
確率をこのような小さな値に抑えることは非°常に難し
い。
を考えた場合この装置にはＬ述したような段差個所が６
４０Ｘ４００Ｘ２＝５１２０００個所存在し、その＝個
所が断線した場合でも表示が行なわれない画素が発生し
、このため液晶表示装置が不良品となる。これを防ｄ−
するためには、断線の生ずる確率を５０万分の１よりも
充分に小さなものに抑えなければならないか、従来のよ
うに段差部を打する構造のＴＰＴマトリクスでは断線の
確率をこのような小さな値に抑えることは非°常に難し
い。
この発明の目的は、上述した問題点を解決し、マトリク
ス状に配置した多数のＴＰＴの全てを駆動することか出
来るＴ４膜トランジスタマトリクスを提供することにあ
り、あわせて表示欠陥がない液晶表示装置を歩留まり良
く提供することにある。
ス状に配置した多数のＴＰＴの全てを駆動することか出
来るＴ４膜トランジスタマトリクスを提供することにあ
り、あわせて表示欠陥がない液晶表示装置を歩留まり良
く提供することにある。
（問題点を解決するための手段）
この目的の達成を図るため、この発明によれば、絶縁基
板上に制御電極、絶縁膜及び半導体薄膜が順次に形成さ
れこの半導体薄膜上に第一及び第二電極が設けられてそ
れぞれ成る多数の薄膜トランジスタをマトリクス状に設
け、前述の薄膜トランジスタの第一電極を行毎に共通接
続すると共に、制御電極を列毎に共通接続して成る薄膜
トランジスタマトリクスにおいて、 各薄膜トランジスタの第一電極間の共通接続部を面述の
絶縁基板上に面述の絶縁膜及び半導体薄膜と同一工程で
設けられた積層体部分上に具えて成ることを特徴とする
。
板上に制御電極、絶縁膜及び半導体薄膜が順次に形成さ
れこの半導体薄膜上に第一及び第二電極が設けられてそ
れぞれ成る多数の薄膜トランジスタをマトリクス状に設
け、前述の薄膜トランジスタの第一電極を行毎に共通接
続すると共に、制御電極を列毎に共通接続して成る薄膜
トランジスタマトリクスにおいて、 各薄膜トランジスタの第一電極間の共通接続部を面述の
絶縁基板上に面述の絶縁膜及び半導体薄膜と同一工程で
設けられた積層体部分上に具えて成ることを特徴とする
。
（作用）
このような構成によれば、第一電極間の共通接続部と、
絶縁性基板との間にも薄膜トランジスタを構成している
絶縁膜及び半導体薄膜からなる積層体と連続する積層体
部分が設けられることになる。又、この積層体の表面は
第一電極の断線を生じさせるような段差のない表面であ
る。従って、マトリクス状に配置された各薄膜トランジ
スタの行ごとに接続される第一電極の、段差部のステッ
プカバレージ不良に起因する断線を防止することが出来
る。
絶縁性基板との間にも薄膜トランジスタを構成している
絶縁膜及び半導体薄膜からなる積層体と連続する積層体
部分が設けられることになる。又、この積層体の表面は
第一電極の断線を生じさせるような段差のない表面であ
る。従って、マトリクス状に配置された各薄膜トランジ
スタの行ごとに接続される第一電極の、段差部のステッ
プカバレージ不良に起因する断線を防止することが出来
る。
（実施例）
以下、図面を参照してこの発明の実施例につき説明する
。尚、これらの図はこの発明が理解出来る程度に概略的
に示しであるにすぎず、各構成成分の寸法、形状及び配
置関係は図示例に限定されるものではない。尚、各図に
おいて同一の構成成分については同一の符号を付して示
しである。
。尚、これらの図はこの発明が理解出来る程度に概略的
に示しであるにすぎず、各構成成分の寸法、形状及び配
置関係は図示例に限定されるものではない。尚、各図に
おいて同一の構成成分については同一の符号を付して示
しである。
又、従来と同一の構成成分については同一の符号を付し
て示すと共に、その詳細な説明を省略する。又、実施例
の説明に用いる断面図を断面を示すハツチングを省略し
て示しである。
て示すと共に、その詳細な説明を省略する。又、実施例
の説明に用いる断面図を断面を示すハツチングを省略し
て示しである。
匪二ＪＬ器例
第１図はこの発明の薄膜トランジスタ（ＴＰＴと略称す
ることもある。）マトリクスの一実／ｊ１例の説明図で
ある。この図はＴＰＴマトリクスの一部を示す平面図で
あり、絶縁性基板１３上にマトリクス状に多数配置され
たＴＰＴの一つに着目しその周辺部分を示したものであ
る。
ることもある。）マトリクスの一実／ｊ１例の説明図で
ある。この図はＴＰＴマトリクスの一部を示す平面図で
あり、絶縁性基板１３上にマトリクス状に多数配置され
たＴＰＴの一つに着目しその周辺部分を示したものであ
る。
３１は絶縁性基板１３上に設けられた制御電極としての
ゲート電極を示しこの基板上にマトリクス状に多数配置
されている図示しない複数のＴＰＴ間で行毎に共通接続
されているものである。又、この実施例の場合ゲート電
極３１を含む絶縁性基板１３上には絶縁膜としてのゲー
ト絶縁膜が全面に設けてあり、又、このゲート絶縁膜上
の、ＴＰＴ形成予定領域部分及び列毎でその列内の各Ｔ
ＦＴの第一電極を共通接続するための共通接続部形成予
定領域部分には半導体薄膜としてのアモルファスシリコ
ン薄膜が設けである。従って、これらの領域にはゲート
絶縁膜及びアモルファスシリコン薄膜とで構成される積
層体５１か設けられることになる。さらにこの積層体５
Ｉ上の、ＴＰＴ形成予定領域部分の一部と、共通接続部
形成予定領域部分とに亘って第一電極としてのトレイン
電極３５が設けてあり、又、この積層体５１上の、ＴＰ
Ｔ形成ｐ定領域部分にはドレイン電極３５とは電気的に
分離された第二電極としてのソース電ＶｉＡ’１７が設
けである。尚、このソース電極３７によってＴＰＴと、
表示電極１１とか従来と同様に接続されている。
ゲート電極を示しこの基板上にマトリクス状に多数配置
されている図示しない複数のＴＰＴ間で行毎に共通接続
されているものである。又、この実施例の場合ゲート電
極３１を含む絶縁性基板１３上には絶縁膜としてのゲー
ト絶縁膜が全面に設けてあり、又、このゲート絶縁膜上
の、ＴＰＴ形成予定領域部分及び列毎でその列内の各Ｔ
ＦＴの第一電極を共通接続するための共通接続部形成予
定領域部分には半導体薄膜としてのアモルファスシリコ
ン薄膜が設けである。従って、これらの領域にはゲート
絶縁膜及びアモルファスシリコン薄膜とで構成される積
層体５１か設けられることになる。さらにこの積層体５
Ｉ上の、ＴＰＴ形成予定領域部分の一部と、共通接続部
形成予定領域部分とに亘って第一電極としてのトレイン
電極３５が設けてあり、又、この積層体５１上の、ＴＰ
Ｔ形成ｐ定領域部分にはドレイン電極３５とは電気的に
分離された第二電極としてのソース電ＶｉＡ’１７が設
けである。尚、このソース電極３７によってＴＰＴと、
表示電極１１とか従来と同様に接続されている。
このような構造のＴＰＴマトリクスは、トレイン電極３
５がこのドレイン電極を断線させるような段差の無い表
面を有した積層体上に形成されるため、従来問題となっ
ていたような段差部での断線か生ずることがない。
５がこのドレイン電極を断線させるような段差の無い表
面を有した積層体上に形成されるため、従来問題となっ
ていたような段差部での断線か生ずることがない。
尚、この発明において、列毎に共通接続された第一電極
とは、この列の末端に位置するＴＰＴの例えば駆動用素
子（ＩＣ）等と接続される側の配線部分までをも含むも
のてあっても勿論良い。
とは、この列の末端に位置するＴＰＴの例えば駆動用素
子（ＩＣ）等と接続される側の配線部分までをも含むも
のてあっても勿論良い。
第２図は第１図に示したＴＰＴマトリクスの第１図に示
すＩ−Ｉ線における断面図である。以下、この発明の理
解を深めるため、第２図を参照して上述した第一実施例
のＴＰＴマトリクスの製造方法につき説明する。
すＩ−Ｉ線における断面図である。以下、この発明の理
解を深めるため、第２図を参照して上述した第一実施例
のＴＰＴマトリクスの製造方法につき説明する。
例えばカラス基板のように透明な絶縁性基板１３上にＣ
ｒ（クロム）、ＮｉＣｒにクロム）、Ａｕ（金）、Ｍｏ
（モリブデン）、Ｔａ（タンタル）、 Ｔｉ （チタ
ン）等の金属薄膜から成るゲート電極３１を形成する。
ｒ（クロム）、ＮｉＣｒにクロム）、Ａｕ（金）、Ｍｏ
（モリブデン）、Ｔａ（タンタル）、 Ｔｉ （チタ
ン）等の金属薄膜から成るゲート電極３１を形成する。
次に、例えばプラズマＣＶＤ法によってこのゲート電極
３１を含む絶縁性基板１３上に窒化シリコン又は酸化シ
リコンＩ摸等を用いてゲート絶縁膜４１を例えば０．１
〜１．０μｍの膜厚に堆積させる。次に、プラズマＣＶ
Ｄ法によってこのゲート絶縁膜４１上に半導体薄膜とし
てアモルファスシリコン薄膜３３を例えば００２〜０．
５μｍの膜厚に堆積させ、さらに、オーミック接合層と
してリン（Ｐ）を添加したＮ＋アモルファスシリコンｈ
ｆ ＠ ３３ ａを例えば０．０１〜０．２μｍの膜厚
に堆積させる。次に、これらアモルファスシリコン薄膜
：ｌ１３，３３ａをこれら薄膜の、ＴＰＴ形成予定傾城
及び列毎に共通接続されるドレイン電極の形成予定領域
に該当する領域部分が残存するように加工する。
３１を含む絶縁性基板１３上に窒化シリコン又は酸化シ
リコンＩ摸等を用いてゲート絶縁膜４１を例えば０．１
〜１．０μｍの膜厚に堆積させる。次に、プラズマＣＶ
Ｄ法によってこのゲート絶縁膜４１上に半導体薄膜とし
てアモルファスシリコン薄膜３３を例えば００２〜０．
５μｍの膜厚に堆積させ、さらに、オーミック接合層と
してリン（Ｐ）を添加したＮ＋アモルファスシリコンｈ
ｆ ＠ ３３ ａを例えば０．０１〜０．２μｍの膜厚
に堆積させる。次に、これらアモルファスシリコン薄膜
：ｌ１３，３３ａをこれら薄膜の、ＴＰＴ形成予定傾城
及び列毎に共通接続されるドレイン電極の形成予定領域
に該当する領域部分が残存するように加工する。
次に、 八２（アルミニウム）、ＭＯｌＮｉＣｒ、Ａｕ
等の金属薄膜を例えば０．１〜５μｍの膜厚に形成した
後所定形状にパターニングして、このＮ”アモルファス
シリコン薄膜上にドレイン電極３５と、Ｎ３アモルファ
スシリコン薄膜上及びゲート絶縁膜上に亘フてソース電
極３７とをそれぞれ形成する。次に、このドレイン電極
３５及びソース電極３７をマスクとして用いＮ＋アモル
ファスシリコン薄膜の、これらマスクから露出している
部分をエツチング除去する。次に、ＩＴＯ１Ｓｎ０２等
の透明導電膜から成る表示電極Ｉ＋をソース電極３７と
接続されるように形成する。さらに、図示せずも表示電
極１１．ＴＰＴ等を含む絶縁性基板１３上にパッシベー
ション膜を、又、このパッシベーション膜の、ゲート電
極３１と対向する領域部分上に金属膜等を用いた遮光膜
を形成して、液晶表示装置に用いて好適なＴＰＴマトリ
クスを得ることが出来る。
等の金属薄膜を例えば０．１〜５μｍの膜厚に形成した
後所定形状にパターニングして、このＮ”アモルファス
シリコン薄膜上にドレイン電極３５と、Ｎ３アモルファ
スシリコン薄膜上及びゲート絶縁膜上に亘フてソース電
極３７とをそれぞれ形成する。次に、このドレイン電極
３５及びソース電極３７をマスクとして用いＮ＋アモル
ファスシリコン薄膜の、これらマスクから露出している
部分をエツチング除去する。次に、ＩＴＯ１Ｓｎ０２等
の透明導電膜から成る表示電極Ｉ＋をソース電極３７と
接続されるように形成する。さらに、図示せずも表示電
極１１．ＴＰＴ等を含む絶縁性基板１３上にパッシベー
ション膜を、又、このパッシベーション膜の、ゲート電
極３１と対向する領域部分上に金属膜等を用いた遮光膜
を形成して、液晶表示装置に用いて好適なＴＰＴマトリ
クスを得ることが出来る。
第３図は第１図に示したＴＰＴマトリクスの第１図に示
す■−Ｈ線における断面図である。
す■−Ｈ線における断面図である。
絶縁性基板１３上にゲート電Ｆｉ３１、ゲート絶縁膜４
工、アモルファスシリコン膜３３及びＮ“アモルファス
シリコン膜３３ａが順次に積層された領域５３がＴＰＴ
の形成される領域である。一方、この絶縁性基板１３の
、この基板上の他の領域に設けである多数のＴＰＴ（図
示せず）間でドレイン電極を行毎に接続するための領域
５５上にもＴＰＴを構成するゲート絶縁膜４１、アモル
ファスシリコン膜３３及びＮ′アモルファスシリコン膜
３３ａで構成した積層体が設けである。従って、トレイ
ン電極３５を、このドレイン電極３５の断線を生じさせ
るような段差の無い面上に設けることか出来る。
工、アモルファスシリコン膜３３及びＮ“アモルファス
シリコン膜３３ａが順次に積層された領域５３がＴＰＴ
の形成される領域である。一方、この絶縁性基板１３の
、この基板上の他の領域に設けである多数のＴＰＴ（図
示せず）間でドレイン電極を行毎に接続するための領域
５５上にもＴＰＴを構成するゲート絶縁膜４１、アモル
ファスシリコン膜３３及びＮ′アモルファスシリコン膜
３３ａで構成した積層体が設けである。従って、トレイ
ン電極３５を、このドレイン電極３５の断線を生じさせ
るような段差の無い面上に設けることか出来る。
剃二尖菰主
第４図はこの発明のＴＰＴマトリクスの第二実施例を示
す断面図であり、第一実施例の説明に用いた第２図に対
応する位置における断面図である。
す断面図であり、第一実施例の説明に用いた第２図に対
応する位置における断面図である。
この実施例は、ＴＰＴマトリクスを構成する各構成成分
は第一実施例の場合と同様であるか、ゲート絶縁膜４１
をＴＰＴの形成領域及びドレイン電極３５を行毎に共通
接続するための領域に残存させ、そのゲート絶縁膜４１
と、半導体薄膜３３．３３ａとで構成した積層体上の所
定領域にドレイン電極３５を設けた構造を示したもので
ある。このような場合であっても、ドレイン電極を、こ
のドレイン電Ｖ５３５の断線を生じさせるような段差の
無い面上に設けることが出来る。
は第一実施例の場合と同様であるか、ゲート絶縁膜４１
をＴＰＴの形成領域及びドレイン電極３５を行毎に共通
接続するための領域に残存させ、そのゲート絶縁膜４１
と、半導体薄膜３３．３３ａとで構成した積層体上の所
定領域にドレイン電極３５を設けた構造を示したもので
ある。このような場合であっても、ドレイン電極を、こ
のドレイン電Ｖ５３５の断線を生じさせるような段差の
無い面上に設けることが出来る。
尚、表示電極１１と、第二電極としたソース電極との接
続構造を第一実施例とは異る例で示しであるが、このよ
うな電極間の接続構造とした場合であってもこの発明の
目的の達成を行えることは明らかである。
続構造を第一実施例とは異る例で示しであるが、このよ
うな電極間の接続構造とした場合であってもこの発明の
目的の達成を行えることは明らかである。
尚、ト述の第二実施例の場合、その製造工程を第一実施
例の製造工程とは多少変更する必要かある。その変更と
は例えば、ゲート絶縁膜４１を所定形状にバターニング
するための工程の追加とか、表示電極を形成するための
工程の順序の変更等である。
例の製造工程とは多少変更する必要かある。その変更と
は例えば、ゲート絶縁膜４１を所定形状にバターニング
するための工程の追加とか、表示電極を形成するための
工程の順序の変更等である。
尚、上述した各実施例において、ドレイン電極を形成す
るための積層体の、基板面上から見た平面形状をＴＦＴ
或いは表示電極等の設計に応じ変更することが出来る。
るための積層体の、基板面上から見た平面形状をＴＦＴ
或いは表示電極等の設計に応じ変更することが出来る。
尚、この発明のＴＰＴマトリクスは上述の各実Ｍｉ例に
限定されるものではない。
限定されるものではない。
上述した各実施例をこの発明のＴＰＴマトリクスを液晶
表示装置に応用した例で説明した、しかし、この発明の
ＴＦＴ７トリクスをＴＦＴによってアクティブマトリク
ス駆動が可能な表示装置例えばＥＬ（エレクトロルミネ
ッセンス）表示装置等に応用することが出来る。
表示装置に応用した例で説明した、しかし、この発明の
ＴＦＴ７トリクスをＴＦＴによってアクティブマトリク
ス駆動が可能な表示装置例えばＥＬ（エレクトロルミネ
ッセンス）表示装置等に応用することが出来る。
又、ＴＰＴマトリクスによって駆動を行う二次元イメー
ジセンサ等に応用することも出来る。
ジセンサ等に応用することも出来る。
さらに、上述した実施例では半導体薄膜をアモルファス
シリコンとした例で説明したが、この半導体薄膜をアモ
ルファスシリコン化合物、多結晶シリコン、ＣｄＳｅ等
の物質を以って構成しても良い。
シリコンとした例で説明したが、この半導体薄膜をアモ
ルファスシリコン化合物、多結晶シリコン、ＣｄＳｅ等
の物質を以って構成しても良い。
（発明の効果）
上述した説明からも明らかなように、この発明のＴＰＴ
マトリクスによれば、絶縁性基板の、トレイン電極の配
線を行う領域部分にも薄膜トランジスタを構成している
絶縁膜及び半導体薄膜からなる積層体と連続する積層体
部分を設けた構造としである。又、この積層体の表面は
ドレイン電極の断線を生じさせるような段差のない表面
である。従って、マトリクス状に配置された各薄膜トラ
ンジスタの行ごとに接続されるドレイン電極の、ドレイ
ン電極を形成しようとする下地の段差部のステップカバ
レージ不良に起因する断線を防止することが出来る。
マトリクスによれば、絶縁性基板の、トレイン電極の配
線を行う領域部分にも薄膜トランジスタを構成している
絶縁膜及び半導体薄膜からなる積層体と連続する積層体
部分を設けた構造としである。又、この積層体の表面は
ドレイン電極の断線を生じさせるような段差のない表面
である。従って、マトリクス状に配置された各薄膜トラ
ンジスタの行ごとに接続されるドレイン電極の、ドレイ
ン電極を形成しようとする下地の段差部のステップカバ
レージ不良に起因する断線を防止することが出来る。
これがため、マトリクス状に配置した多数のＴＰＴの全
てを任意に駆動することが出来る薄膜トランジスタマト
リクスを提供することが出来る。
てを任意に駆動することが出来る薄膜トランジスタマト
リクスを提供することが出来る。
従って、表示欠陥がない液晶表示装置を歩留まり良く提
供することも可能となる。
供することも可能となる。
さらに、この発明のＴＰＴマトリクスを、従来め製造工
程をそのまま用いフォトエツチングのマスクパターンの
みを変更するたけて容易に得ることが出来るので、製造
コストの点から考えた場合にもこの発明の工業的価値は
非常に大きいものである。
程をそのまま用いフォトエツチングのマスクパターンの
みを変更するたけて容易に得ることが出来るので、製造
コストの点から考えた場合にもこの発明の工業的価値は
非常に大きいものである。
第１図はこの発明の薄膜トランジスタマトリクスの第一
実施例を示す平面図、 第２図はこの発明の・薄膜トランジスタマトリクスの第
一実施例を示す断面図、 第３図はこの発明の薄膜トランジスタマトリクスの第一
実施例を示す断面図、 第４図はこの発明の薄膜トランジスタマトリクスの第二
実施例を示す断面図、 第５図は従来及びこの発明の説明に供する液晶表示装置
を示す断面図、 第６図は従来の薄膜トランジスタマトリクスを示す平面
図、 第７図（Ａ）及び（Ｂ）は従来の薄膜トランジスタマト
リクスを示す断面図である。 １１・・・表示電極、 １３・・・絶縁性基板
３１・・・ル制御電極（ゲート電極） ３３−・・半導林立１］！！ （アモルファスシリコン
簿１１ｉ ）３３ａ・・・半導林立１１Ｑ （Ｎ ”ア
モルファスシリコン薄膜） ３５・・・第一電極（トレイン電極） ３７・・・第二電極（ソース電極） ４１・・・絶縁膜（ケート絶縁膜） ５１・・・積層体 ５３・・・薄膜トランジスタ形成領域 ５５・・・第一電極間の接続部。 特許出願人 沖電気工業株式会社゛−ゝ。 Ｊ３ 半導イ牟薄へ受（γεルファ又シリコン１月１
）ＪＪ＆ 午導体−−’藤（ｕ？アａノムフ７スシリ
コン渾種ン４ｆ リパ一ト 石とト裂月量 こＩ７）化ｅｕ＋ｉ月夏ヒラン／スタマトリ７又！７）
第−宸方色イクリ乞示す潤′立Ｈコ第２図 ｆＪ 簿“ｔｌｌトランジスタ斤殉交鐘爪５５ 項ち
一ンｉ千ぜ−１ａ）のオシ９干ス−（ｐこＩ７１化日月
内１−１八嘔トランシ゛スフマトリ７スハ第一１２イグ
リを示ｙ斤改ばａ第３図 第４図 第５図 １２七力ｎ’Ａ！）ランシス寵ヒリ７又Σ斤１丁平面図
第６図 １之呆ｆ７１溝？１党トランシ゛スフマトリ７又乞示す
討面ａ第７図 手昨売ネ甫正書 昭和６２年３月３０日
実施例を示す平面図、 第２図はこの発明の・薄膜トランジスタマトリクスの第
一実施例を示す断面図、 第３図はこの発明の薄膜トランジスタマトリクスの第一
実施例を示す断面図、 第４図はこの発明の薄膜トランジスタマトリクスの第二
実施例を示す断面図、 第５図は従来及びこの発明の説明に供する液晶表示装置
を示す断面図、 第６図は従来の薄膜トランジスタマトリクスを示す平面
図、 第７図（Ａ）及び（Ｂ）は従来の薄膜トランジスタマト
リクスを示す断面図である。 １１・・・表示電極、 １３・・・絶縁性基板
３１・・・ル制御電極（ゲート電極） ３３−・・半導林立１］！！ （アモルファスシリコン
簿１１ｉ ）３３ａ・・・半導林立１１Ｑ （Ｎ ”ア
モルファスシリコン薄膜） ３５・・・第一電極（トレイン電極） ３７・・・第二電極（ソース電極） ４１・・・絶縁膜（ケート絶縁膜） ５１・・・積層体 ５３・・・薄膜トランジスタ形成領域 ５５・・・第一電極間の接続部。 特許出願人 沖電気工業株式会社゛−ゝ。 Ｊ３ 半導イ牟薄へ受（γεルファ又シリコン１月１
）ＪＪ＆ 午導体−−’藤（ｕ？アａノムフ７スシリ
コン渾種ン４ｆ リパ一ト 石とト裂月量 こＩ７）化ｅｕ＋ｉ月夏ヒラン／スタマトリ７又！７）
第−宸方色イクリ乞示す潤′立Ｈコ第２図 ｆＪ 簿“ｔｌｌトランジスタ斤殉交鐘爪５５ 項ち
一ンｉ千ぜ−１ａ）のオシ９干ス−（ｐこＩ７１化日月
内１−１八嘔トランシ゛スフマトリ７スハ第一１２イグ
リを示ｙ斤改ばａ第３図 第４図 第５図 １２七力ｎ’Ａ！）ランシス寵ヒリ７又Σ斤１丁平面図
第６図 １之呆ｆ７１溝？１党トランシ゛スフマトリ７又乞示す
討面ａ第７図 手昨売ネ甫正書 昭和６２年３月３０日
Claims (1)
- （１）絶縁基板上に制御電極、絶縁膜及び半導体薄膜が
順次に形成され該半導体薄膜上に第一及び第二電極が設
けられてそれぞれ成る多数の薄膜トランジスタをマトリ
クス状に設け、前記薄膜トランジスタの第一電極を行毎
に共通接続すると共に、制御電極を列毎に共通接続して
成る薄膜トランジスタマトリクスにおいて、 各薄膜トランジスタの第一電極間の共通接続部を前記絶
縁基板上に前記絶縁膜及び半導体薄膜と同一工程で設け
られた積層体部分上に具えて成ることを特徴とする薄膜
トランジスタマトリクス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61110087A JPS62265756A (ja) | 1986-05-14 | 1986-05-14 | 薄膜トランジスタマトリクス |
| US07/047,130 US4816885A (en) | 1986-05-14 | 1987-05-08 | Thin-film transistor matrix for liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61110087A JPS62265756A (ja) | 1986-05-14 | 1986-05-14 | 薄膜トランジスタマトリクス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62265756A true JPS62265756A (ja) | 1987-11-18 |
Family
ID=14526692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61110087A Pending JPS62265756A (ja) | 1986-05-14 | 1986-05-14 | 薄膜トランジスタマトリクス |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4816885A (ja) |
| JP (1) | JPS62265756A (ja) |
Cited By (3)
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| JP2008209931A (ja) * | 2008-03-12 | 2008-09-11 | Semiconductor Energy Lab Co Ltd | 液晶表示装置 |
| US9059045B2 (en) | 2000-03-08 | 2015-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| US5032883A (en) * | 1987-09-09 | 1991-07-16 | Casio Computer Co., Ltd. | Thin film transistor and method of manufacturing the same |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| JP2596949B2 (ja) * | 1987-11-06 | 1997-04-02 | シャープ株式会社 | 液晶表示装置の製造方法 |
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| US5231039A (en) * | 1988-02-25 | 1993-07-27 | Sharp Kabushiki Kaisha | Method of fabricating a liquid crystal display device |
| JP2740813B2 (ja) * | 1988-02-26 | 1998-04-15 | セイコープレシジョン株式会社 | 非晶質シリコン薄膜トランジシタアレイ基板 |
| JPH01219824A (ja) * | 1988-02-29 | 1989-09-01 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板 |
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| US5828083A (en) * | 1993-12-28 | 1998-10-27 | Goldstar Co., Ltd. | Array of thin film transistors without a step region at intersection of gate bus and source bus electrodes |
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| JP4700160B2 (ja) | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TW533446B (en) * | 2000-12-22 | 2003-05-21 | Koninkl Philips Electronics Nv | Electroluminescent device and a method of manufacturing thereof |
| KR101006434B1 (ko) * | 2003-06-26 | 2011-01-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시장치의 수리 방법 |
| CN112175174B (zh) | 2019-07-02 | 2023-03-28 | 财团法人工业技术研究院 | 液晶聚合物、积层材料、液晶聚合物溶液与液晶聚合物薄膜的形成方法 |
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-
1986
- 1986-05-14 JP JP61110087A patent/JPS62265756A/ja active Pending
-
1987
- 1987-05-08 US US07/047,130 patent/US4816885A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277163A (ja) * | 1988-09-13 | 1990-03-16 | Seikosha Co Ltd | シリコン薄膜トランジスタアレイ |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4816885A (en) | 1989-03-28 |
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