JPS6252970A - パネルデイスプレイスクリ−ン用の制御トランジスタの製造方法と該方法に基づいて製造された制御素子 - Google Patents
パネルデイスプレイスクリ−ン用の制御トランジスタの製造方法と該方法に基づいて製造された制御素子Info
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- JPS6252970A JPS6252970A JP61201173A JP20117386A JPS6252970A JP S6252970 A JPS6252970 A JP S6252970A JP 61201173 A JP61201173 A JP 61201173A JP 20117386 A JP20117386 A JP 20117386A JP S6252970 A JPS6252970 A JP S6252970A
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
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- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電気光学的な平板パネルディスプ“ノイスク
リーン用の制御トランジスタの製造方法と、該方法に基
づいて製造される制御トランジスタとに関する。本発明
は、主として大面積液晶スクリーンの構成、特に薄膜の
形態をとるスクリーンの制御素子の集積化に関するもの
である。
リーン用の制御トランジスタの製造方法と、該方法に基
づいて製造される制御トランジスタとに関する。本発明
は、主として大面積液晶スクリーンの構成、特に薄膜の
形態をとるスクリーンの制御素子の集積化に関するもの
である。
従来の技術
既に知られているように、このタイプのスクリーンは普
通正方形または長方形の形をした非常に数多くの画素を
有する。これらの画素は個別にアドレシングされなけれ
ばならない。スクリーンの解像力とは、１つの情報を受
けることができる多くの素子の関数である。一つ一つの
素子の制御は、液晶を介して電界を印加することにより
行なわれる。ビデオデータディスプレイの必要要件を満
たすため、マトリックスタイプのディスプレイが提案さ
れてきている。このタイプのディスプレイにおいては、
一つ一つの画素は、二つの直交する行導線及び列導線の
アレイの交点によって画定される。
通正方形または長方形の形をした非常に数多くの画素を
有する。これらの画素は個別にアドレシングされなけれ
ばならない。スクリーンの解像力とは、１つの情報を受
けることができる多くの素子の関数である。一つ一つの
素子の制御は、液晶を介して電界を印加することにより
行なわれる。ビデオデータディスプレイの必要要件を満
たすため、マトリックスタイプのディスプレイが提案さ
れてきている。このタイプのディスプレイにおいては、
一つ一つの画素は、二つの直交する行導線及び列導線の
アレイの交点によって画定される。
スクリーンの状態を周期的にリフレッシュするために時
分割技術を採用するならば、行及び列に印加する電圧を
制御しての画素のアドレシングは、必要はない。この技
術は、生理学的残像効果あるいはスクリーン素子内にお
いて得られる残像効果に基づく。
分割技術を採用するならば、行及び列に印加する電圧を
制御しての画素のアドレシングは、必要はない。この技
術は、生理学的残像効果あるいはスクリーン素子内にお
いて得られる残像効果に基づく。
１行づつスイッチ素子は連続してアドレシングされるの
で、このようにしてアドレシングされることが可能な行
の数は、用いられる液晶の電気光学的な効果の特性によ
り普通制限される。スクリーンの他の特性を犠牲にする
こと（コントラストの低下及び光散乱の方向性の劣化）
によってのみ非常に数多く （＞１００）の行に対しア
ドレシングすることが可能となる。これらのスクリーン
の性能を向上させるため、トランジスタまたは非線形素
子を（コンデンサーを構成する）一つ一つの画素と直列
して設けることが可能である。このような場合、アレイ
は記憶セルのように動作する。
で、このようにしてアドレシングされることが可能な行
の数は、用いられる液晶の電気光学的な効果の特性によ
り普通制限される。スクリーンの他の特性を犠牲にする
こと（コントラストの低下及び光散乱の方向性の劣化）
によってのみ非常に数多く （＞１００）の行に対しア
ドレシングすることが可能となる。これらのスクリーン
の性能を向上させるため、トランジスタまたは非線形素
子を（コンデンサーを構成する）一つ一つの画素と直列
して設けることが可能である。このような場合、アレイ
は記憶セルのように動作する。
本発明は、トランジスタのマトリックスアレイによって
制御されるスクリーンと該スクリーンの構成方法に関す
る。
制御されるスクリーンと該スクリーンの構成方法に関す
る。
ディスプレイスクリーンの分野において、現在の技術的
な要求の重点は、主として、より高度な画像解像力の達
成に向けられている。その結果、マトリックスディスプ
レイタイプのスクリーンの場合、５１２あるいは１（１
２４などの非常に数多くのアドレッシング行または列を
有するディスプレイ装置へと設計の方向が向けられてい
る。このことは、制御トランジスタ数が対応して増加す
ることを意味する。大規模生産のためには、特に、構成
要素の高い歩留りと高い再生産性と高い安定性とが必要
である。更に必要な要件は、構成要素の電気容量が、同
様に高い再生産性が求められる付属セルの電気容量と整
合しなければならないことである。
な要求の重点は、主として、より高度な画像解像力の達
成に向けられている。その結果、マトリックスディスプ
レイタイプのスクリーンの場合、５１２あるいは１（１
２４などの非常に数多くのアドレッシング行または列を
有するディスプレイ装置へと設計の方向が向けられてい
る。このことは、制御トランジスタ数が対応して増加す
ることを意味する。大規模生産のためには、特に、構成
要素の高い歩留りと高い再生産性と高い安定性とが必要
である。更に必要な要件は、構成要素の電気容量が、同
様に高い再生産性が求められる付属セルの電気容量と整
合しなければならないことである。
薄膜トランジスタ（ＴＰＴ）のマトリックスアレイの構
成は普通、高精度の位置決めを必要とする少なくとも４
回のフォトエツチング工程を必要とする。これらのトラ
ンジスタは普通、逆方向に重ねた多層構造に構成される
。
成は普通、高精度の位置決めを必要とする少なくとも４
回のフォトエツチング工程を必要とする。これらのトラ
ンジスタは普通、逆方向に重ねた多層構造に構成される
。
しかしながら、他の既知の構成においては、トランジス
タマトリックスアレイは、ジエー、リチャード（Ｊ 、
Ｒｉｃｈａｒｄ ）他によるｒ ３２０Ｘ３２０ Ｔ
ＦＴアレイでアドレスされる大型ＬＣＤパネル（Ｌａｒ
ｇｅしＣＤ ｐａｎｅｌ ａｄｄｒｅｓｓｅｄ
ｂｙ ３２０Ｘ３２０ ＴＦＴ ａｒｒａｙ
） Ｊニーロチ゛イスプレイ８４（巳ｕｒｏｄｉｓｐ
ｌａｙ ３４）パリ（Ｐａｒｉｓ ） １９８４に記述
されているような順方向に重ねた多層構造を有する。こ
の論文で記述されている技術により、製造プロセスのフ
ォトエツチング工程を２回に制限することが可能となる
。しかし、それにも拘らず、その技術は、抵抗率が金属
よりも高いＩＴＯの列を使用していることと、完全に酸
化された状態のＩＴＯのエツチングが困難であることな
どの欠点がある。
タマトリックスアレイは、ジエー、リチャード（Ｊ 、
Ｒｉｃｈａｒｄ ）他によるｒ ３２０Ｘ３２０ Ｔ
ＦＴアレイでアドレスされる大型ＬＣＤパネル（Ｌａｒ
ｇｅしＣＤ ｐａｎｅｌ ａｄｄｒｅｓｓｅｄ
ｂｙ ３２０Ｘ３２０ ＴＦＴ ａｒｒａｙ
） Ｊニーロチ゛イスプレイ８４（巳ｕｒｏｄｉｓｐ
ｌａｙ ３４）パリ（Ｐａｒｉｓ ） １９８４に記述
されているような順方向に重ねた多層構造を有する。こ
の論文で記述されている技術により、製造プロセスのフ
ォトエツチング工程を２回に制限することが可能となる
。しかし、それにも拘らず、その技術は、抵抗率が金属
よりも高いＩＴＯの列を使用していることと、完全に酸
化された状態のＩＴＯのエツチングが困難であることな
どの欠点がある。
これらの欠点のいくつかは、トシオ ヤナギサワ他によ
る「３１１インチミー３ｉＴＦＴアドレスカラーＬＣＤ
（Ａ ３ｌ−ｉｎｃｈ ａ−３ｉ ＴＦＴ ａｄｄｒｅ
ｓｓｅｄ ｃｏｌｏｒ ＬＣＤ ） Ｊエーロディ
スプレイ３４ （Ｅｕｒｏｄｉｓｐｌａｙ ８４）パ
リ（Ｐａｒｉｓ ） １９８４に記述されているように
フォトエツチング工程数を５へと増加することにより解
決されてきた。
る「３１１インチミー３ｉＴＦＴアドレスカラーＬＣＤ
（Ａ ３ｌ−ｉｎｃｈ ａ−３ｉ ＴＦＴ ａｄｄｒｅ
ｓｓｅｄ ｃｏｌｏｒ ＬＣＤ ） Ｊエーロディ
スプレイ３４ （Ｅｕｒｏｄｉｓｐｌａｙ ８４）パ
リ（Ｐａｒｉｓ ） １９８４に記述されているように
フォトエツチング工程数を５へと増加することにより解
決されてきた。
本発明は、微妙な位置決めを必要としない２つのフォト
エツチング工程によってトランジスタを製造する利点を
保持しつつ、スクリーンの製造工程に全体として３番目
のフォトエツチング工程を追加するだけで、上述の欠点
を解消し且つ生産上の制約を抑制することを可能にする
方法を提供せんとするものである。
エツチング工程によってトランジスタを製造する利点を
保持しつつ、スクリーンの製造工程に全体として３番目
のフォトエツチング工程を追加するだけで、上述の欠点
を解消し且つ生産上の制約を抑制することを可能にする
方法を提供せんとするものである。
問題点を解決するための手段
したがって、本発明は、基板の平板面上に設置された平
板パネルディスプレイ用の制御トランジスタの製造方法
に関し、特に以下の連続的な段階において行なわれる方
法に関する。
板パネルディスプレイ用の制御トランジスタの製造方法
に関し、特に以下の連続的な段階において行なわれる方
法に関する。
ａ）基板上に導電材料を堆積する第１段階、ｂ）導電材
料層をエツチングして少な（とも−つの制御電極を形成
する第２段階、 Ｃ）金属材料の第１の層を堆積する第３段階、ｄ）ｎ型
の不純物がドープされたアモルファス半導体−を堆積す
る第４段階、 ｅ）ｎ型不純物ドープアモルファス半導体層と金属材料
の第１の層とをエツチングして、前記電極と接続する部
分を有する少なくとも一つの接続素子及び該接続素子に
近接する列を形成する第５段階、 ｆ）ノンドープアモルファス半導体材料層を堆積する第
６段階、 ｇ）絶縁材料層を堆積する第７段階、 ｈ）金属材料の第２の層を堆積する第８段階、ｌ）前記
ノンドープアモルファス半導体材料層と前記金属材料の
第２の層をエツチングして、前記列及び前記接続素子と
重なる少なくとも一つの行を形成する第９段階、 更に、本発明はまた基板上に堆積された少なくとも一つ
の制御電極を備えた制御トランジスタに係わり、談判Ｑ
ｌｌ トランジスタは、制御電極に接触して基板上に堆
積した金属材料の第１の層初の層及び該層の上に重ねて
形成された不純物ドープアモルファス半導体材料の層と
を有する少なくとも一つの接続素子と、基板上に堆積し
た金属材料層及び該層の上に堆積した不純物ドープアモ
ルファス半導体の層を備え且つ接続素子と近接する場所
に位置する列と、列と接続素子に接触し且つ列と接続素
子とに重複するノンドープアモルファス半導体でできた
層を有する行と、絶縁層と、前記絶縁層上に重ね合わせ
られた金属材料でできた層とを具備することを特徴とす
る。
料層をエツチングして少な（とも−つの制御電極を形成
する第２段階、 Ｃ）金属材料の第１の層を堆積する第３段階、ｄ）ｎ型
の不純物がドープされたアモルファス半導体−を堆積す
る第４段階、 ｅ）ｎ型不純物ドープアモルファス半導体層と金属材料
の第１の層とをエツチングして、前記電極と接続する部
分を有する少なくとも一つの接続素子及び該接続素子に
近接する列を形成する第５段階、 ｆ）ノンドープアモルファス半導体材料層を堆積する第
６段階、 ｇ）絶縁材料層を堆積する第７段階、 ｈ）金属材料の第２の層を堆積する第８段階、ｌ）前記
ノンドープアモルファス半導体材料層と前記金属材料の
第２の層をエツチングして、前記列及び前記接続素子と
重なる少なくとも一つの行を形成する第９段階、 更に、本発明はまた基板上に堆積された少なくとも一つ
の制御電極を備えた制御トランジスタに係わり、談判Ｑ
ｌｌ トランジスタは、制御電極に接触して基板上に堆
積した金属材料の第１の層初の層及び該層の上に重ねて
形成された不純物ドープアモルファス半導体材料の層と
を有する少なくとも一つの接続素子と、基板上に堆積し
た金属材料層及び該層の上に堆積した不純物ドープアモ
ルファス半導体の層を備え且つ接続素子と近接する場所
に位置する列と、列と接続素子に接触し且つ列と接続素
子とに重複するノンドープアモルファス半導体でできた
層を有する行と、絶縁層と、前記絶縁層上に重ね合わせ
られた金属材料でできた層とを具備することを特徴とす
る。
本発明の他の特徴は、以下の説明及び添付図面より明確
になろう。
になろう。
実施例
次に第１図から第７図までを参照しながら、本発明に基
づく方法の相異なる段階について説明する。
づく方法の相異なる段階について説明する。
最初の段階においては、透明な状態で機能するディスプ
レイスクリーンにおいて使用される場合には透明材料で
構成される導電性材料で形成された層２が、倒えばガラ
ス板のような基板１の上に堆積される。その層２は、Ｉ
Ｔ○あるいは同等の材料（Ｉｎ２０．、ＳｎＯ□）でで
きた薄膜を堆積することにより形成可能である。この層
は５００〜１５００人の範囲内の厚さであり、例えばそ
の適切な１直は１２５０人である。部分的に酸化したＩ
ＴＯ層でおおわれたこのタイプのガラス基板は、例えば
「Ｂａ１ｔｒａｃｏｎｄｅ Ｂａ１ｚｅｒｓＪの商標名
で商業的に人手可能である。
レイスクリーンにおいて使用される場合には透明材料で
構成される導電性材料で形成された層２が、倒えばガラ
ス板のような基板１の上に堆積される。その層２は、Ｉ
Ｔ○あるいは同等の材料（Ｉｎ２０．、ＳｎＯ□）でで
きた薄膜を堆積することにより形成可能である。この層
は５００〜１５００人の範囲内の厚さであり、例えばそ
の適切な１直は１２５０人である。部分的に酸化したＩ
ＴＯ層でおおわれたこのタイプのガラス基板は、例えば
「Ｂａ１ｔｒａｃｏｎｄｅ Ｂａ１ｚｅｒｓＪの商標名
で商業的に人手可能である。
このタイプの基板の使用により、本発明による方法の前
記第１段階を省略できる。
記第１段階を省略できる。
第２段階においては、第１図で図示される電極２を基板
１の表面上に形成するために、導電材料の層２を冷間状
態で低濃度の酸でエツチングする。
１の表面上に形成するために、導電材料の層２を冷間状
態で低濃度の酸でエツチングする。
部分的に酸化したＩＴ○のような材料に対してエツチン
グすることの利点は、低濃度の酸を用いることができる
点にあり、反対に完全に酸化したＩＴ○は、高濃度の酸
を用して高温状態でエツチングする必要がある。
グすることの利点は、低濃度の酸を用いることができる
点にあり、反対に完全に酸化したＩＴ○は、高濃度の酸
を用して高温状態でエツチングする必要がある。
部分的に酸化したＩＴＯ層の場合、エツチング段階のあ
とに、その層を完全に酸化するために周囲大気下で熱処
理段階を行う。
とに、その層を完全に酸化するために周囲大気下で熱処
理段階を行う。
プロセスの第３段階においては、クロムのような金属の
層３が真空蒸着あるいはカソードスパッタリングにより
堆積される。層３の厚さは１００人台でなければならず
、そしてその適切な値は例えば６００人である。第２図
で示される構造はこのようにして得られる。
層３が真空蒸着あるいはカソードスパッタリングにより
堆積される。層３の厚さは１００人台でなければならず
、そしてその適切な値は例えば６００人である。第２図
で示される構造はこのようにして得られる。
第４段階は、アモルファスシリコンのような半導体材料
の高ドープｎ型層４を堆積する。この堆積は、グロー放
電法または反応性スパッタリングのような、アモルファ
スシリコンを堆積させる既知の方法によって行なわれる
。この層の厚さは約４００人である。第３図で示される
このクイズの構造はこのようにして得られる。
の高ドープｎ型層４を堆積する。この堆積は、グロー放
電法または反応性スパッタリングのような、アモルファ
スシリコンを堆積させる既知の方法によって行なわれる
。この層の厚さは約４００人である。第３図で示される
このクイズの構造はこのようにして得られる。
第５段階は、第１０図で示される接続素子ＣＸと列ＣＬ
を形成するため、それ以前に堆積した２眉（アモルファ
スシリコン層４と金属層３）をエツチングする。接続素
子ＣＸは、第３図の層３．４をエツチングして形成され
た層３１と４１によって構成される。同様に、列ＣＬは
、層３と層４をエツチングして形成された層３２と層４
２によって構成される。
を形成するため、それ以前に堆積した２眉（アモルファ
スシリコン層４と金属層３）をエツチングする。接続素
子ＣＸは、第３図の層３．４をエツチングして形成され
た層３１と４１によって構成される。同様に、列ＣＬは
、層３と層４をエツチングして形成された層３２と層４
２によって構成される。
第８図はこのようにして得られた構造の斜視図を与える
。接続素子ＣＸはほぼ” Ｌ″′′字形する。その“Ｌ
”字形の腕の一つは電極２と接触しており、また“Ｌ
”字形の他の腕は列ＣＬと平行している。
。接続素子ＣＸはほぼ” Ｌ″′′字形する。その“Ｌ
”字形の腕の一つは電極２と接触しており、また“Ｌ
”字形の他の腕は列ＣＬと平行している。
このエツチング工程はフォトリソグラフィ技術またはフ
ォトエツチングの技術によって行なわれ、その唯一の目
的はトランジスタの形状（トランジスタチャネルのサイ
ズ）を規定することである。
ォトエツチングの技術によって行なわれ、その唯一の目
的はトランジスタの形状（トランジスタチャネルのサイ
ズ）を規定することである。
第６段階は、ノンドープアモルファスシリコンのような
半導体材料でできた層５の堆積する。この堆積は、グロ
ー放電法あるいは反応性スパッタリングのような既知の
方法により行なわれる。得られた層の厚さは約３０００
Ａである。このようにして得られた構造は第６図に示
される。
半導体材料でできた層５の堆積する。この堆積は、グロ
ー放電法あるいは反応性スパッタリングのような既知の
方法により行なわれる。得られた層の厚さは約３０００
Ａである。このようにして得られた構造は第６図に示
される。
第７段階は、先行する第６段階と同様な方法によって、
絶縁材料でできた層（ゲート絶縁物）６を堆積する。絶
縁層６の厚さは約１５００人である。
絶縁材料でできた層（ゲート絶縁物）６を堆積する。絶
縁層６の厚さは約１５００人である。
用いられる絶縁材料は例えば窒化物である。
第８段階はアルミニウム及びその類似物のような金属材
料でできた層７を堆積する。この層の堆積の方法は層３
の堆積の第３段階における方法と類似している。層７の
厚さは約３０００人である。
料でできた層７を堆積する。この層の堆積の方法は層３
の堆積の第３段階における方法と類似している。層７の
厚さは約３０００人である。
第９段階は、行ＬＧを形成するために、第７図で示され
る金属層７と絶縁層６とシリコン層５をエツチングする
。列及び接続素子を構成する不純物がドープされたシリ
コンは、行との接合部においてのみ残存する。
る金属層７と絶縁層６とシリコン層５をエツチングする
。列及び接続素子を構成する不純物がドープされたシリ
コンは、行との接合部においてのみ残存する。
第９図の斜視図において、接続素子Ｃｘの一部分だけで
なく列ＣＬにも垂直な行ＬＧを見ることができる。この
エツチングはフォトリングラフィ・プロセスによって行
なわれる。
なく列ＣＬにも垂直な行ＬＧを見ることができる。この
エツチングはフォトリングラフィ・プロセスによって行
なわれる。
この段階において、集積化制御が第１０図にて示される
ように行なわれる。行ＬＧと列ＣＬと接続素子ＣＸのそ
れぞれの電極をそれぞれの交点で支持する基板ｌは、既
知の技術に従って液晶スクリーンの構成のため用いるこ
とができる。実際の経験によって既に示されているよう
に、以下のものを備えることは賢明である。
ように行なわれる。行ＬＧと列ＣＬと接続素子ＣＸのそ
れぞれの電極をそれぞれの交点で支持する基板ｌは、既
知の技術に従って液晶スクリーンの構成のため用いるこ
とができる。実際の経験によって既に示されているよう
に、以下のものを備えることは賢明である。
−固定層（ポリイミド系樹脂、Ｓｈｏなど）−液晶を入
れる空間を形成する機能を有するスペーサまたはシム −固定層により覆われた透明な反対電極液晶は電極２と
反対電極（図面において示されていない）との間に置か
れる。例えば、ツイストネマチック状態のセルの場合に
おいて、直交する偏光子間に液晶を配置することが可能
である。
れる空間を形成する機能を有するスペーサまたはシム −固定層により覆われた透明な反対電極液晶は電極２と
反対電極（図面において示されていない）との間に置か
れる。例えば、ツイストネマチック状態のセルの場合に
おいて、直交する偏光子間に液晶を配置することが可能
である。
本発明に従えば、ＩＴ○よりも高い導電性金属層３２か
らなる列ＣＬにより、大面積スクリーンでの遅延線効果
を回避することが可能となる。
らなる列ＣＬにより、大面積スクリーンでの遅延線効果
を回避することが可能となる。
列の破断の発生を回避するため、そして本発明に基づい
た方法を実行する際の歩留りを向上させるため、前述の
プロセスの第２段階は、制御トランジスタの位置する場
所を除く将来の列の全長に沿ってＩＴｏ材料でできた列
をまたエツチングする処理を含む。第１１図及び第１２
図で示されるように、列ＣＬは、第１２図においてハツ
チングで示される部分に対応する距離にわたってＩＴ○
の下部層を有する。
た方法を実行する際の歩留りを向上させるため、前述の
プロセスの第２段階は、制御トランジスタの位置する場
所を除く将来の列の全長に沿ってＩＴｏ材料でできた列
をまたエツチングする処理を含む。第１１図及び第１２
図で示されるように、列ＣＬは、第１２図においてハツ
チングで示される部分に対応する距離にわたってＩＴ○
の下部層を有する。
さらに、第１３図で図示されるように、一つ一つの行Ｌ
Ｇは、各交点（トランジスタ）のおのおのに拡張部分を
備えることができる。これにより、主要なトランジスタ
のトレインとそのあとに続く列の間において存在する可
能がある寄生トランジスタ効果を減少させることが可能
となる。
Ｇは、各交点（トランジスタ）のおのおのに拡張部分を
備えることができる。これにより、主要なトランジスタ
のトレインとそのあとに続く列の間において存在する可
能がある寄生トランジスタ効果を減少させることが可能
となる。
前述の第６及び第７段階で堆積されたアモルファスシリ
コン層５と絶縁材料層６は、基板１の周辺部をこれら堆
積層から分離する働きを有するマスクを通して堆積する
ことが可能である。こうして一つ一つの行ＬＧの周辺接
触部は、堆積された金属層７により基板上に直接形成さ
れる。
コン層５と絶縁材料層６は、基板１の周辺部をこれら堆
積層から分離する働きを有するマスクを通して堆積する
ことが可能である。こうして一つ一つの行ＬＧの周辺接
触部は、堆積された金属層７により基板上に直接形成さ
れる。
注意すべき最後の点は、光導電性を減少させ、そしてト
ランジスタ特性に対する光の影響を制限する目的で、第
６段階で堆積されたアモルファスシリコンを電気的に補
償するか、あるいはｐ型の不純物がわずかにドープする
ことさえ可能であるということである。
ランジスタ特性に対する光の影響を制限する目的で、第
６段階で堆積されたアモルファスシリコンを電気的に補
償するか、あるいはｐ型の不純物がわずかにドープする
ことさえ可能であるということである。
第１図から第７図、は、本発明に基づく方法の相異なる
段階を示す図であり、 第８図は、第４図で示される段階の終了後の構成要素の
斜視図であり、 第９図は、本発明に基づく方法により作成された構成要
素の斜視図であり、 第１０図は、本発明に基づく方法により得られた平板ス
クリーン制御マ） ＩＪソックス概観図であり、第１１
図及び第１２図は、本発明の別の実施例を図解する図で
あり、 第１３図は、本発明の更に別の実施例を図解する図であ
る。 （主な参照番号） １・・基板 ２・・電極 ３．３１．３２・・金属層 ４．４１．４２・・ｎ型の不純物が注入された半導体層
段階を示す図であり、 第８図は、第４図で示される段階の終了後の構成要素の
斜視図であり、 第９図は、本発明に基づく方法により作成された構成要
素の斜視図であり、 第１０図は、本発明に基づく方法により得られた平板ス
クリーン制御マ） ＩＪソックス概観図であり、第１１
図及び第１２図は、本発明の別の実施例を図解する図で
あり、 第１３図は、本発明の更に別の実施例を図解する図であ
る。 （主な参照番号） １・・基板 ２・・電極 ３．３１．３２・・金属層 ４．４１．４２・・ｎ型の不純物が注入された半導体層
Claims (12)
- （１）基板上に設けられた平板パネルディスプレイスク
リーンのための制御トランジスタの製造方法であって、 ａ）基板上に導電材料を堆積する第１段階、ｂ）導電材
料層をエッチングして少なくとも一つの制御電極を形成
する第２段階、 ｃ）金属材料の第１の層を堆積する第３段階、ｄ）ｎ型
の不純物がドープされたアモルファス半導体層を堆積す
る第４段階、 ｅ）ｎ型不純物ドープアモルファス半導体層と金属材料
の第１の層とをエッチングして、前記電極と接続する部
分を有する少なくとも一つの接続素子及び該接続素子に
近接する列を形成する第５段階、 ｆ）ノンドープアモルファス半導体材料層を堆積する第
６段階、 ｇ）絶縁材料層を堆積する第７段階、 ｈ）金属材料の第２の層を堆積する第８段階、ｉ）前記
ノンドープアモルファス半導体材料層と前記金属材料の
第２の層をエッチングして、前記列及び前記接続素子と
重なる少なくとも一つの行を形成する第９段階、 とを具備することを特徴とする方法。 - （２）第１段階において、基板上に、部分的に酸化され
た酸化金属を堆積し、第２段階のエッチング処理を、希
薄な酸によって行ない、その後、酸化金属層の完全酸化
を実現するために周囲大気下で熱処理することを特徴と
する特許請求の範囲第（１）項記載の方法。 - （３）少なくとも一つの制御電極のエッチングを含む第
二段階において、前記列の一部分のエッチングすること
を特徴とする特許請求の範囲第（１）項記載の方法。 - （４）第６、７段階における半導体層及び絶縁体層の堆
積は、後続する段階において堆積金属の行が基板上に直
接位置する接触部を形成するように、基板の周辺部を保
存するマスクを通して行なうことを特徴とする特許請求
の範囲第（１）項記載の方法。 - （５）第６段階において形成されるアモルファスシリコ
ンの堆積を、光導電性を減少させるために電気的に補償
することを特徴とする特許請求の範囲第（１）項記載の
方法。 - （６）第６段階において堆積したアモルファスシリコン
を、光導電性を減少させるためわずかにｐ型の不純物を
ドープすることを特徴とする特許請求の範囲第（１）項
記載の方法。 - （７）少なくとも一つの基板上に堆積した制御電極を有
し、特許請求の範囲第（１）項記載の方法により製造さ
れた制御トランジスタにして、前記制御電極に接触して
基板上に堆積した金属材料の第１の層初の層及び該層の
上に重ねて形成された不純物ドープアモルファス半導体
材料の層とを有する少なくとも一つの接続素子と、基板
上に堆積した金属材料層及び該層の上に堆積した不純物
ドープアモルファス半導体の層を備え且つ接続素子と近
接する場所に位置する列と、列と接続素子に接触し且つ
列と接続素子とに重複するノンドープアモルファス半導
体でできた層を有する行と、絶縁層と、前記絶縁層上に
重ね合わせられた金属材料でできた層とを具備すること
を特徴とする制御トランジスタ。 - （８）接続素子が２本の腕を有し、その腕の１本が制御
電極と接触し、もう１本の腕は行（ＬＧ）を介して再接
続されていることを特徴とする特許請求の範囲第（７）
項記載の制御トランジスタ。 - （９）接続線がほぼＬ字形を有することを特徴とする特
許請求の範囲第（７）項記載の制御トランジスタ。 - （１０）一つ一つの列が、制御電極と同様な合成を有し
且つ行との接合部の位置を除いて列の全体長に沿ってそ
れぞれの列における金属材料でできた層との間で形成さ
れる、伝導材料でできた層を備えていることを特徴とす
る特許請求の範囲第（７）項記載の制御トランジスタ。 - （１１）一つ一つの行が、列との接合部と接続素子との
接触部におけるそれぞれの点のレベルにおいて拡張部分
を有することを特徴とする特許請求の範囲第（７）項記
載の制御トランジスタ。 - （１２）一つ一つの行が、周辺部における列の金属材料
が直接基板上に堆積されることを確実にする目的で、基
板の周辺部においては半導体層と絶縁体層の材料を備え
ていないことを特徴とする特許請求の範囲第（７）項記
載の制御トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8512804 | 1985-08-27 | ||
| FR8512804A FR2586859B1 (fr) | 1985-08-27 | 1985-08-27 | Procede de fabrication d'un transistor de commande pour ecran plat de visualisation et element de commande realise selon ce procede |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6252970A true JPS6252970A (ja) | 1987-03-07 |
Family
ID=9322434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61201173A Pending JPS6252970A (ja) | 1985-08-27 | 1986-08-27 | パネルデイスプレイスクリ−ン用の制御トランジスタの製造方法と該方法に基づいて製造された制御素子 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4697331A (ja) |
| EP (1) | EP0216673B1 (ja) |
| JP (1) | JPS6252970A (ja) |
| DE (1) | DE3672729D1 (ja) |
| FR (1) | FR2586859B1 (ja) |
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