JPS62232619A - マトリクス型表示装置 - Google Patents
マトリクス型表示装置Info
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- JPS62232619A JPS62232619A JP61077981A JP7798186A JPS62232619A JP S62232619 A JPS62232619 A JP S62232619A JP 61077981 A JP61077981 A JP 61077981A JP 7798186 A JP7798186 A JP 7798186A JP S62232619 A JPS62232619 A JP S62232619A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタ（以下、ＴＰＴと称す）アレ
イを用いたマトリクス型表示装置に係り、特にそれに用
いるゲート配線とソース配線の短絡の減少、及びＴＰＴ
の性能向上を達成できる構造に関するものである。
イを用いたマトリクス型表示装置に係り、特にそれに用
いるゲート配線とソース配線の短絡の減少、及びＴＰＴ
の性能向上を達成できる構造に関するものである。
この種の表示装置は、通常、２枚の対向基板の間に液晶
等の表示材料を挾持し、この表示材料に電圧を印加する
方法で構成される。この際、少くとも、一方の基板に、
マトリクス状に配列した画素電極を設け、これらの画素
を選択的に動作させるために、各画素毎にＴＰＴ、また
はダイオード等の非線形を有する能動素子を設けている
。
等の表示材料を挾持し、この表示材料に電圧を印加する
方法で構成される。この際、少くとも、一方の基板に、
マトリクス状に配列した画素電極を設け、これらの画素
を選択的に動作させるために、各画素毎にＴＰＴ、また
はダイオード等の非線形を有する能動素子を設けている
。
第４図は従来のマトリクス型表示装置のＴＦＴアレイの
部分平面図、ｇＪｓ図は第４図のｖ−■線での断面図、
第６図は第４図の■−■線での断面図である。図におい
て、（１）は透明絶縁基板、（２）はゲート電極、（３
）はゲート配線、（４）はゲート絶縁膜、（５）は半導
体膜、（６）は画素電極、（７）はソース電極。
部分平面図、ｇＪｓ図は第４図のｖ−■線での断面図、
第６図は第４図の■−■線での断面図である。図におい
て、（１）は透明絶縁基板、（２）はゲート電極、（３
）はゲート配線、（４）はゲート絶縁膜、（５）は半導
体膜、（６）は画素電極、（７）はソース電極。
（３）はソース配線、（９）はドレイン電極、ＱＱはＴ
ＰＴである。
ＰＴである。
従来、ＴＰＴ（ＩＱを配置してなるＴＦＴアレイはまず
、透明絶縁基板（１）上にゲート電極（２）、ゲート配
置１１＋３）となる金属、例えばＣｒ等を成膜・パター
ニングし。
、透明絶縁基板（１）上にゲート電極（２）、ゲート配
置１１＋３）となる金属、例えばＣｒ等を成膜・パター
ニングし。
次いで、ゲート絶縁膜（４）１例えば窒化シリコン（以
下ＳｉＮと称す）等と半導体膜（５）２例えばアモルフ
ァスシリコン（以下ａ−８ｉと称す）等とを連続して成
膜し、上層の半導体膜（５）を能動部にのみ島状にパタ
ーニングし、引き続き、ゲート絶縁膜（４）をゲート配
線（３）のリードアウト端子部のみ露出する様にパター
ニングする。次いで画素電極（６）となる透明導電膜と
しＣ２例えば酸化インジウム・すす薄膜（以下ＩＴＯと
称す）を成膜・パターニングし、最後に、ソース電極（
７）、ソース配、Ｗ （８）、ドレイン電極（９）とな
る金属、例えばＡ、６等の成膜−パターニングを行ない
’ｆ’ＦＴアレイは完成する。この装置の動作は周知で
あるので説明を省略する。
下ＳｉＮと称す）等と半導体膜（５）２例えばアモルフ
ァスシリコン（以下ａ−８ｉと称す）等とを連続して成
膜し、上層の半導体膜（５）を能動部にのみ島状にパタ
ーニングし、引き続き、ゲート絶縁膜（４）をゲート配
線（３）のリードアウト端子部のみ露出する様にパター
ニングする。次いで画素電極（６）となる透明導電膜と
しＣ２例えば酸化インジウム・すす薄膜（以下ＩＴＯと
称す）を成膜・パターニングし、最後に、ソース電極（
７）、ソース配、Ｗ （８）、ドレイン電極（９）とな
る金属、例えばＡ、６等の成膜−パターニングを行ない
’ｆ’ＦＴアレイは完成する。この装置の動作は周知で
あるので説明を省略する。
上記のゲート絶縁膜（４）は良好なＴＦ’ｒαＱ特性を
得るためには薄い方が良（、ＳｉＮを用いる場合膜厚と
して通常２０００人〜ａｏｏｏ Ａが用いられており。
得るためには薄い方が良（、ＳｉＮを用いる場合膜厚と
して通常２０００人〜ａｏｏｏ Ａが用いられており。
５０００人程度が上限である。このゲート絶縁膜（４）
は、ゲート配線（３）とソース配線（８）のマトリクス
父差部の層間絶縁も兼ねているが、ＳＬＮのピンホール
欠陥を減少させこの層間絶縁を良好に保つにはＳｉＮの
場合最低でも７０００ Ａ程度以上の膜厚が必要である
。しかし前記の制約から５０００人程度以下の膜厚にし
かできないので、ピンホール欠陥やステップ力バレノジ
不良等の眉間絶縁不良によるゲート配線（３）とソース
配線（８）との短絡が多発し、線欠陥あるいは点欠陥が
多数発生し、表示装置としては致命的な欠陥に到るとい
う問題点があった。
は、ゲート配線（３）とソース配線（８）のマトリクス
父差部の層間絶縁も兼ねているが、ＳＬＮのピンホール
欠陥を減少させこの層間絶縁を良好に保つにはＳｉＮの
場合最低でも７０００ Ａ程度以上の膜厚が必要である
。しかし前記の制約から５０００人程度以下の膜厚にし
かできないので、ピンホール欠陥やステップ力バレノジ
不良等の眉間絶縁不良によるゲート配線（３）とソース
配線（８）との短絡が多発し、線欠陥あるいは点欠陥が
多数発生し、表示装置としては致命的な欠陥に到るとい
う問題点があった。
また、ゲート絶縁膜（４）の膜厚が５００ＯＡであると
ＴＦＴ ＱＱのオン電流の減少、しきい値電圧の上昇に
伴い、高い駆動電圧が必要となるが、駆動用ＩＣとの関
係から充分な電圧が供給できないのでＴＰＴαｑのＩ
ｏ ｎ／Ｉ ｏ ｆ ｆ比が小さくなり、表示画面のコ
ントラスト低′Ｆ：を引き起こぐといった問題があった
。
ＴＦＴ ＱＱのオン電流の減少、しきい値電圧の上昇に
伴い、高い駆動電圧が必要となるが、駆動用ＩＣとの関
係から充分な電圧が供給できないのでＴＰＴαｑのＩ
ｏ ｎ／Ｉ ｏ ｆ ｆ比が小さくなり、表示画面のコ
ントラスト低′Ｆ：を引き起こぐといった問題があった
。
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、ゲート配線とソース配線の眉間
絶縁性を良好ｌこし、Ｔｉ′Ｉ′特性を向上させること
のできるマトリクス型表示装置の構造を提供することを
目”的とする。
ためになされたもので、ゲート配線とソース配線の眉間
絶縁性を良好ｌこし、Ｔｉ′Ｉ′特性を向上させること
のできるマトリクス型表示装置の構造を提供することを
目”的とする。
この発明のマトリクス型表示装置はＴＦＴアレイ下
のソース配線のｌ、並びにＴＰＴのソース電極及びドレ
イン電極とゲート電極との間に半導体膜とゲート絶縁膜
との２層構造が構成されるようにしたものである。
イン電極とゲート電極との間に半導体膜とゲート絶縁膜
との２層構造が構成されるようにしたものである。
この発明では上述のような構成にしたので、ゲート配線
とソース配線との交差部の層間絶縁が上記２層構造で保
たれ、十分な厚さが確保でき、ゲート絶縁膜のピンホー
ル、スノプカバレンジ不良が発生しても半導体膜で層間
絶縁が保持できる。
とソース配線との交差部の層間絶縁が上記２層構造で保
たれ、十分な厚さが確保でき、ゲート絶縁膜のピンホー
ル、スノプカバレンジ不良が発生しても半導体膜で層間
絶縁が保持できる。
また、ゲート絶縁膜を適当な厚さにすること０こよって
、 ’Ｉ’ＦＴの特性が向上できる。
、 ’Ｉ’ＦＴの特性が向上できる。
〔実施例〕
第１図は本発明の一実施例における薄膜トランジスタア
レイの部分平面図、ｆＪ２図はそのト」編での断面図、
＠３図はｌｌｌ−１線での断面図である。第１図及び！
！３図において、ゲート絶縁膜（４）、半導体膜（５）
は、ソース配ｆｆｌ （８）の下部に同一パターンで形
成されゲート配線（３）と、ソース配線（８）との層間
絶縁となっていることを示している。
レイの部分平面図、ｆＪ２図はそのト」編での断面図、
＠３図はｌｌｌ−１線での断面図である。第１図及び！
！３図において、ゲート絶縁膜（４）、半導体膜（５）
は、ソース配ｆｆｌ （８）の下部に同一パターンで形
成されゲート配線（３）と、ソース配線（８）との層間
絶縁となっていることを示している。
以下、この実施例の具体的な構成方法を述べる。
まｒ、 ７！／ラス等の透明絶縁基板（１）上ｌこ１例
えばＣｒ等の金属を真空蒸着法等により成膜し、ホ）
ＩＪノグラフイー等により、パターニングを行なう。次
いで１例えばＳｔＮ等のゲート絶縁膜（４）と１例えば
ａ−８ｉ等の半導体膜（５）とをプラズマＣＶＤ等を用
いて連続して成膜し、この２層の膜を、この後形成され
るソース電極（７）、ソース配線（８）、ドレイン電極
（９）の下部にのみ形成されるように一括してパターニ
ングを行なう。次いで、画素電極（６）となるＩＴＯ等
の成膜、パターニングを行なう。最後に、ソース電極（
７）、ソース配線（８）及びドレイン電極（９）となる
例えば届等の金属を成膜、パターニングし、ＴＦＴ Ｑ
１３のアレイが完成する。この様にして形成されたＴＦ
ｖｒアレイと、他の透明電極及びカラーフィルタ等を有
ｒる対向基板（図示せず）との間に、液晶等の表示材料
（図示せず）を挾持し、表示装置が完成する。
えばＣｒ等の金属を真空蒸着法等により成膜し、ホ）
ＩＪノグラフイー等により、パターニングを行なう。次
いで１例えばＳｔＮ等のゲート絶縁膜（４）と１例えば
ａ−８ｉ等の半導体膜（５）とをプラズマＣＶＤ等を用
いて連続して成膜し、この２層の膜を、この後形成され
るソース電極（７）、ソース配線（８）、ドレイン電極
（９）の下部にのみ形成されるように一括してパターニ
ングを行なう。次いで、画素電極（６）となるＩＴＯ等
の成膜、パターニングを行なう。最後に、ソース電極（
７）、ソース配線（８）及びドレイン電極（９）となる
例えば届等の金属を成膜、パターニングし、ＴＦＴ Ｑ
１３のアレイが完成する。この様にして形成されたＴＦ
ｖｒアレイと、他の透明電極及びカラーフィルタ等を有
ｒる対向基板（図示せず）との間に、液晶等の表示材料
（図示せず）を挾持し、表示装置が完成する。
上記構成のＴＦＴアレイ及び表示装置は、ゲート配＠
（３）とソース配！ （８）との交差部の眉間絶縁部が
ゲート絶縁膜（４）と、半導体膜（５）との２層で保た
れているので、良好な眉間絶縁性を有している。例えば
ゲート電極、配ａ１２１ 、 ＋３）にＣｒ （３００
０Ａ ）、ゲート絶ａ膜Ｃ４）４ＣＳＥＮ （５０００
Ａ ） 、 半導体膜（Ｆｈ）ＧＣａ−８ｌ （３００
０Ａ ）を用いた場合、層間絶縁部分は３０００Ａの段
差に対し８０００ Ａの２層の眉間絶縁部カアリ、Ｓｉ
Ｎのピンホール、ステップカバレッジ不良等が発生して
も、上層のａ−ｆｆｌ１層で層間絶縁が保たれる。
（３）とソース配！ （８）との交差部の眉間絶縁部が
ゲート絶縁膜（４）と、半導体膜（５）との２層で保た
れているので、良好な眉間絶縁性を有している。例えば
ゲート電極、配ａ１２１ 、 ＋３）にＣｒ （３００
０Ａ ）、ゲート絶ａ膜Ｃ４）４ＣＳＥＮ （５０００
Ａ ） 、 半導体膜（Ｆｈ）ＧＣａ−８ｌ （３００
０Ａ ）を用いた場合、層間絶縁部分は３０００Ａの段
差に対し８０００ Ａの２層の眉間絶縁部カアリ、Ｓｉ
Ｎのピンホール、ステップカバレッジ不良等が発生して
も、上層のａ−ｆｆｌ１層で層間絶縁が保たれる。
ざらをこ、前記の理由により、本来のゲート絶縁膜とし
ての機能を重視した、ゲート絶縁膜（４）の膜厚の設定
も可能となり、ＴＰＴのオン電流の増加、しきい値電圧
の減少等の特性向上によるＴＦｒの最適駆動が可能とな
る。また、この様ｌこ１層間絶級部分を２層にし、同一
バメーンに形成することによって工程も簡略化される。
ての機能を重視した、ゲート絶縁膜（４）の膜厚の設定
も可能となり、ＴＰＴのオン電流の増加、しきい値電圧
の減少等の特性向上によるＴＦｒの最適駆動が可能とな
る。また、この様ｌこ１層間絶級部分を２層にし、同一
バメーンに形成することによって工程も簡略化される。
並びにＴＦ’ｒのソース電極及びドレイン電極とゲート
電極との間に半導体膜とゲート絶縁膜との２層構造を形
成するようｌこしたので、ゲート配線とソース配線との
交差部での層間絶縁が容易に確保でき、ゲート絶縁膜を
適当な厚さ番こすることによって、ＴＦ′Ｔの特性が向
上する。
電極との間に半導体膜とゲート絶縁膜との２層構造を形
成するようｌこしたので、ゲート配線とソース配線との
交差部での層間絶縁が容易に確保でき、ゲート絶縁膜を
適当な厚さ番こすることによって、ＴＦ′Ｔの特性が向
上する。
第１図はこの発明の一実施例における’ｒＦＴアレイの
部分平面図、第２図および第３図はそれぞれ第１図のｎ
−ｕｓおよびｍ−ｍ５での断面図、第４図は従来のマト
リクス型表示装置に、Ｆ６けるＴＦＴアレイの部分平面
図、＠５図および第６図はそれぞれ第４図のＶ−Ｖ＠お
よびＶｌ−ｖ＋ｓでの断面図である。 図にＢいて、【１）は透明絶縁基板、（２）はゲート電
極、（３）はケート配縁２（４）はゲート絶縁膜、（５
）は半導体膜、（６）は画素電極、（１）はソース電極
、（８）はソース配線、（９）はドレイン電極、αｑは
ＴＰＴである。 なお、図中同一符号は同一、または相補部分を示す。 代理人 早 ５ｙｉｔｉ − 第１図
部分平面図、第２図および第３図はそれぞれ第１図のｎ
−ｕｓおよびｍ−ｍ５での断面図、第４図は従来のマト
リクス型表示装置に、Ｆ６けるＴＦＴアレイの部分平面
図、＠５図および第６図はそれぞれ第４図のＶ−Ｖ＠お
よびＶｌ−ｖ＋ｓでの断面図である。 図にＢいて、【１）は透明絶縁基板、（２）はゲート電
極、（３）はケート配縁２（４）はゲート絶縁膜、（５
）は半導体膜、（６）は画素電極、（１）はソース電極
、（８）はソース配線、（９）はドレイン電極、αｑは
ＴＰＴである。 なお、図中同一符号は同一、または相補部分を示す。 代理人 早 ５ｙｉｔｉ − 第１図
Claims (2)
- （１）複数本の互いに平行なゲート配線、このゲート配
線と直交する複数本の互いに平行なソース配線、上記ゲ
ート配線と上記ソース配線とで囲まれる部分に形成され
た表示用画素電極、及び上記ゲート配線と上記ソース配
線との交点部に上記ゲート配線にゲート電極が接続され
、上記ソース配線にソース電極が接続されるように形成
された薄膜トランジスタを備えた薄膜トランジスタアレ
イ基板と、 透明導電膜電極を有する対向電極基板と、 上記薄膜トランジスタアレイ基板と上記対向電極基板と
の間に挾持された液晶等の表示材料とからなるマトリク
ス型表示装置において、 上記ソース配線の下、並びに上記薄膜トランジスタの上
記ソース電極及び上記ドレイン電極と上記ゲート電極と
の間に半導体膜とゲート絶縁膜との２層構造が形成され
たことを特徴とするマトリクス型表示装置。 - （２）半導体膜とゲート絶縁膜とは同一パターンに形成
されたことを特徴とする特許請求の範囲第１項記載のマ
トリクス型表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61077981A JPS62232619A (ja) | 1986-04-03 | 1986-04-03 | マトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61077981A JPS62232619A (ja) | 1986-04-03 | 1986-04-03 | マトリクス型表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62232619A true JPS62232619A (ja) | 1987-10-13 |
Family
ID=13649051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61077981A Pending JPS62232619A (ja) | 1986-04-03 | 1986-04-03 | マトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62232619A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0709718A3 (en) * | 1994-10-28 | 1997-03-19 | Hitachi Ltd | Liquid crystal display device and method of manufacturing the same |
| USRE39798E1 (en) | 1993-12-21 | 2007-08-28 | Hitachi, Ltd. | Active matrix LCD device with image signal lines having a multilayered structure |
-
1986
- 1986-04-03 JP JP61077981A patent/JPS62232619A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE39798E1 (en) | 1993-12-21 | 2007-08-28 | Hitachi, Ltd. | Active matrix LCD device with image signal lines having a multilayered structure |
| EP0709718A3 (en) * | 1994-10-28 | 1997-03-19 | Hitachi Ltd | Liquid crystal display device and method of manufacturing the same |
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