JP2527175B2 - 表示装置 - Google Patents
表示装置Info
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- JP2527175B2 JP2527175B2 JP62051137A JP5113787A JP2527175B2 JP 2527175 B2 JP2527175 B2 JP 2527175B2 JP 62051137 A JP62051137 A JP 62051137A JP 5113787 A JP5113787 A JP 5113787A JP 2527175 B2 JP2527175 B2 JP 2527175B2
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- JP
- Japan
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- wiring
- electrode
- display device
- source electrode
- source
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、薄膜トランジスタ（以下TFTと称す）アレ
イ等の非線形特性を有する能動素子を形成したアレイを
用いた表示装置に関し、特にその大面積化及び高解像度
化等を行う際のソース配線の断線欠陥の低減に関するも
のである。
イ等の非線形特性を有する能動素子を形成したアレイを
用いた表示装置に関し、特にその大面積化及び高解像度
化等を行う際のソース配線の断線欠陥の低減に関するも
のである。
薄膜トランジスタアレイ（TFTアレイ）等を用いた表
示装置は、通常２枚の対向基板の間に液晶等の表示材料
が挟持され、この表示材料に電圧を印加する方法で構成
される。この際、少なくとも一方の基板にマトリクス状
に配列した画素電極を設け、これらの画素を選択的に動
作させるために、各画素毎にFET（電界効果トランジス
タ）等の非線形特性を有する能動素子を設けている。
示装置は、通常２枚の対向基板の間に液晶等の表示材料
が挟持され、この表示材料に電圧を印加する方法で構成
される。この際、少なくとも一方の基板にマトリクス状
に配列した画素電極を設け、これらの画素を選択的に動
作させるために、各画素毎にFET（電界効果トランジス
タ）等の非線形特性を有する能動素子を設けている。
従来この種の装置のTFTアレイとしては、第３図及び
第４図に示すようなものがあった。第３図は従来法によ
り形成したTFTアレイの部分平面図、第４図は第３図の
Ｂ−Ｂ′部の断面図である。これらの図において、１は
透明絶縁基板、２はゲート電極及び配線、３はソース電
極及び配線、４はドレイン電極、５は画素電極、６はゲ
ート絶縁膜、７は半導体層、８はパッシベーション膜、
９は遮光膜である。
第４図に示すようなものがあった。第３図は従来法によ
り形成したTFTアレイの部分平面図、第４図は第３図の
Ｂ−Ｂ′部の断面図である。これらの図において、１は
透明絶縁基板、２はゲート電極及び配線、３はソース電
極及び配線、４はドレイン電極、５は画素電極、６はゲ
ート絶縁膜、７は半導体層、８はパッシベーション膜、
９は遮光膜である。
液晶表示装置等を用いて大面積で高解像度なカラー表
示を行う場合、通常640（ソース側）×480（ゲート側）
個程度のカラー画素数が必要である。この場合、１カラ
ー画素につき最低Ｒ（赤）,G（緑）,B（青）の三色の画
素が必要であり、例えばソース側にR,G,Bと並列に画素
を並べると、ソース電極配線３は1920本必要となってく
る。
示を行う場合、通常640（ソース側）×480（ゲート側）
個程度のカラー画素数が必要である。この場合、１カラ
ー画素につき最低Ｒ（赤）,G（緑）,B（青）の三色の画
素が必要であり、例えばソース側にR,G,Bと並列に画素
を並べると、ソース電極配線３は1920本必要となってく
る。
従来の表示装置は以上の様に構成されているので、大
面積で高解像度なカラー表示を行う場合、ゴミ等による
パターニング不良、またはゲート配線とのクロス部のカ
バレッジ不良等に起因するソース電極配線の断線欠陥の
発生確率の増大により歩留りが低下し、また、その断線
についてリペアー等を行う場合、レーザCVD装置等の高
価な装置が必要となり、しかもスループットが低下する
等の欠点があった。
面積で高解像度なカラー表示を行う場合、ゴミ等による
パターニング不良、またはゲート配線とのクロス部のカ
バレッジ不良等に起因するソース電極配線の断線欠陥の
発生確率の増大により歩留りが低下し、また、その断線
についてリペアー等を行う場合、レーザCVD装置等の高
価な装置が必要となり、しかもスループットが低下する
等の欠点があった。
本発明は上記のような欠点を無くすためになされたも
ので、ソース配線の断線欠陥を飛躍的に低減させること
のできる表示装置を得ることを目的とする。
ので、ソース配線の断線欠陥を飛躍的に低減させること
のできる表示装置を得ることを目的とする。
この発明に係る表示装置は、画素電極形成時に同時に
画素電極材料で第１のソース電極配線を形成し、次いで
第２のソース電極配線を形成し、ソース電極線を二層構
造としたものである。
画素電極材料で第１のソース電極配線を形成し、次いで
第２のソース電極配線を形成し、ソース電極線を二層構
造としたものである。
この発明においては、画素電極形成時に同じ材料で第
１のソース配線を形成し、その上に第２のソース配線を
形成してソース配線を二層構造とすることにより、いず
れか一方のソース配線に不良が発生してももう一方の配
線で接続され、従来と同じ工程数でソース配線の断線欠
陥を低減することができる。
１のソース配線を形成し、その上に第２のソース配線を
形成してソース配線を二層構造とすることにより、いず
れか一方のソース配線に不良が発生してももう一方の配
線で接続され、従来と同じ工程数でソース配線の断線欠
陥を低減することができる。
以下、本発明の一実施例を第１図、第２図について説
明する。
明する。
第１図は本実施例により形成したTFTアレイの部分平
面図、第２図は第１図のＡ−Ａ′部の断面図を示してい
る。これらの図において、第３図及び第４図と同一番号
は同一部分を示している。また、10は画素電極５と同時
形成したソース配線である。
面図、第２図は第１図のＡ−Ａ′部の断面図を示してい
る。これらの図において、第３図及び第４図と同一番号
は同一部分を示している。また、10は画素電極５と同時
形成したソース配線である。
次に、本実施例の具体的な構成方法を述べる。
まず、ガラス等の透明絶縁基板１上に、Cr等の金属を
EB蒸着法等で堆積する。この後、ホトリソグラフィー等
の方法でゲート電極及び配線２を形成する。次にＰ−CV
D方法等でゲート絶縁膜６となるSi3N4あるいはSiO2等及
び半導体層７となる水素化アモルファス・シリコン（ａ
−Si:H）等を連続して堆積する。この後、半導体層７を
アイランド状に形成する。
EB蒸着法等で堆積する。この後、ホトリソグラフィー等
の方法でゲート電極及び配線２を形成する。次にＰ−CV
D方法等でゲート絶縁膜６となるSi3N4あるいはSiO2等及
び半導体層７となる水素化アモルファス・シリコン（ａ
−Si:H）等を連続して堆積する。この後、半導体層７を
アイランド状に形成する。
次に、ITO（Indium Tin Oxide）等の透明導電膜によ
り画素電極５及びライン状のソース配線10を形成する。
次にAlあるいはAl合金等を堆積し、ソース電極及び配線
３とドレイン電極４の形成を行なう。さらに、Si3N4あ
るいはSiO2等のパッシベーション膜８の形成を行ない、
AlまたはCr等の金属による遮光膜９の形成を行なう。
り画素電極５及びライン状のソース配線10を形成する。
次にAlあるいはAl合金等を堆積し、ソース電極及び配線
３とドレイン電極４の形成を行なう。さらに、Si3N4あ
るいはSiO2等のパッシベーション膜８の形成を行ない、
AlまたはCr等の金属による遮光膜９の形成を行なう。
この様にして形成されたTFTアレイ基板と、透明導電
電極及びカラーフィルタ等を有する対向基板との間に液
晶等の表示材料が挟持され、表示装置が完成する。
電極及びカラーフィルタ等を有する対向基板との間に液
晶等の表示材料が挟持され、表示装置が完成する。
上記の様な構成のTFTアレイを用いた表示装置では、
ソース配線が２層構造3,10となっており、しかもそのパ
ターニングが別々になっているため、どちらかの配線層
にクラック，カバレッジ不良及びゴミ等によるパターニ
ング不良等が発生しても、もう一方の層で接続されてい
るため、断線欠陥とならない。また、同一場所でパター
ン欠陥等の起こる確率は非常に低い。しかも下層のソー
ス配線層10は画素電極５と同時に形成されるので、装置
を製造する際の工程数は従来と全く変わらない。従っ
て、本発明による方法を用いて大面積で高解像度の表示
装置を形成すれば、極めて表示欠陥の少ない表示装置が
歩留り良く低コストで得られる。
ソース配線が２層構造3,10となっており、しかもそのパ
ターニングが別々になっているため、どちらかの配線層
にクラック，カバレッジ不良及びゴミ等によるパターニ
ング不良等が発生しても、もう一方の層で接続されてい
るため、断線欠陥とならない。また、同一場所でパター
ン欠陥等の起こる確率は非常に低い。しかも下層のソー
ス配線層10は画素電極５と同時に形成されるので、装置
を製造する際の工程数は従来と全く変わらない。従っ
て、本発明による方法を用いて大面積で高解像度の表示
装置を形成すれば、極めて表示欠陥の少ない表示装置が
歩留り良く低コストで得られる。
以上の様に、この発明に係る表示装置によれば、画素
電極形成時に同じ材料で第１のソース電極配線を形成
し、その上に第２のソース電極配線を形成して、ソース
電極線を二層構造としたので、ソース電極配線の断線欠
陥を低減でき、極めて表示欠陥が少なく、また歩留りの
良い低コストのものが得られる効果がある。
電極形成時に同じ材料で第１のソース電極配線を形成
し、その上に第２のソース電極配線を形成して、ソース
電極線を二層構造としたので、ソース電極配線の断線欠
陥を低減でき、極めて表示欠陥が少なく、また歩留りの
良い低コストのものが得られる効果がある。
第１図は本発明の一実施例による表示装置のTFTアレイ
を示す部分平面図、第２図は第１図のＡ−Ａ′部の断面
図、第３図は従来の表示装置のTFTアレイを示す部分平
面図、第４図は第３図のＢ−Ｂ′部の断面図である。 １は透明絶縁基板、２はゲート電極及び配線、３はソー
ス電極及び配線、４はドレイン電極、５は画素電極、６
はゲート絶縁膜、７は半導体層、８はパッシベーション
膜、９は遮光膜、10は画素電極と同時形成したソース配
線である。 なお、図中同一符号は同一又は相当部分を示す。
を示す部分平面図、第２図は第１図のＡ−Ａ′部の断面
図、第３図は従来の表示装置のTFTアレイを示す部分平
面図、第４図は第３図のＢ−Ｂ′部の断面図である。 １は透明絶縁基板、２はゲート電極及び配線、３はソー
ス電極及び配線、４はドレイン電極、５は画素電極、６
はゲート絶縁膜、７は半導体層、８はパッシベーション
膜、９は遮光膜、10は画素電極と同時形成したソース配
線である。 なお、図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】透明絶縁基板上に複数のゲート電極線及び
該ゲート電極線と直交する複数のソース電極線とを有
し、該交点に非線形特性を有するスイッチング用の能動
素子及び画素電極を形成したアレイ基板と、透明導電膜
電極を有する対向電極基板との間に、表示材料を挟持し
てなるマトリクス型の表示装置において、 上記ソース電極線は上記画素電極を形成する際に該画素
電極と同じ材料を用いて形成された第１のソース電極配
線と、その上部に形成された第２のソース電極配線との
二層配線からなることを特徴とするマトリクス型の表示
装置。 - 【請求項２】上記第１のソース電極配線はITO（酸化イ
ンジウム錫）の透明導電膜からなるものであることを特
徴とする特許請求の範囲第１項記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051137A JP2527175B2 (ja) | 1987-03-05 | 1987-03-05 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62051137A JP2527175B2 (ja) | 1987-03-05 | 1987-03-05 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63216031A JPS63216031A (ja) | 1988-09-08 |
| JP2527175B2 true JP2527175B2 (ja) | 1996-08-21 |
Family
ID=12878432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62051137A Expired - Lifetime JP2527175B2 (ja) | 1987-03-05 | 1987-03-05 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527175B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182U (ja) * | 1984-06-05 | 1986-01-06 | 三洋電機株式会社 | 表示装置 |
| JPS6180188A (ja) * | 1984-09-27 | 1986-04-23 | 株式会社東芝 | 表示装置用駆動回路基板及びその製造方法 |
| JPS61179486A (ja) * | 1985-02-04 | 1986-08-12 | 三菱電機株式会社 | 半導体装置 |
| JPH0612780B2 (ja) * | 1985-03-29 | 1994-02-16 | 松下電器産業株式会社 | 薄膜トランジスタアレイの製造法 |
-
1987
- 1987-03-05 JP JP62051137A patent/JP2527175B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63216031A (ja) | 1988-09-08 |
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