JPH0519298A - フラツトパネルバツクプレーンおよびその製造方法 - Google Patents
フラツトパネルバツクプレーンおよびその製造方法Info
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- JPH0519298A JPH0519298A JP3317363A JP31736391A JPH0519298A JP H0519298 A JPH0519298 A JP H0519298A JP 3317363 A JP3317363 A JP 3317363A JP 31736391 A JP31736391 A JP 31736391A JP H0519298 A JPH0519298 A JP H0519298A
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
Abstract
(57)【要約】
【目的】 表示面積が大きく且つ動作特性を改善したフ
ラットパネル表示装置のバックプレーンおよびその製造
方法を提供する。 【構成】 致命的な欠陥を減らすために、フラットパネ
ル表示装置は上方に位置する、相互接続されたバス線、
すなわち、冗長バス線を具備している。冗長線、一般
に、行バス線は１本の線に沿った少なくとも２つの場所
で相互に接続しており、それを画素ごとに接続して、さ
らに欠陥を減らすことができる。冗長行（ゲート）線
は、好ましくは低い抵抗率を有し、表示装置の動作を向
上させる上方に位置する光シールド線により形成され
る。表示装置は細分された部分画素を含むことができ、
１つの部分画素に欠陥が起こっても、残りの部分画素は
依然として動作状態にあるので、通常、許容しうる致命
的ではない表示欠陥である。部分画素を共通バス線又は
冗長共通バス線を伴って形成することができる。
ラットパネル表示装置のバックプレーンおよびその製造
方法を提供する。 【構成】 致命的な欠陥を減らすために、フラットパネ
ル表示装置は上方に位置する、相互接続されたバス線、
すなわち、冗長バス線を具備している。冗長線、一般
に、行バス線は１本の線に沿った少なくとも２つの場所
で相互に接続しており、それを画素ごとに接続して、さ
らに欠陥を減らすことができる。冗長行（ゲート）線
は、好ましくは低い抵抗率を有し、表示装置の動作を向
上させる上方に位置する光シールド線により形成され
る。表示装置は細分された部分画素を含むことができ、
１つの部分画素に欠陥が起こっても、残りの部分画素は
依然として動作状態にあるので、通常、許容しうる致命
的ではない表示欠陥である。部分画素を共通バス線又は
冗長共通バス線を伴って形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、改良されたフラットパ
ネル表示装置及び表示装置に冗長ゲート線を組込んで製
造する方法に関し、特に、表示面積を維持し且つ動作特
性を改善しつつ、フラットパネル表示装置バックプレー
ンの製造歩どまりを高める方法及びその方法によって製
造される表示装置に関する。
ネル表示装置及び表示装置に冗長ゲート線を組込んで製
造する方法に関し、特に、表示面積を維持し且つ動作特
性を改善しつつ、フラットパネル表示装置バックプレー
ンの製造歩どまりを高める方法及びその方法によって製
造される表示装置に関する。
【０００２】
【従来の技術】近年、従来の陰極線管（ＣＲＴ）に代わ
るものとして、液晶、エレクトロクロミックまたはエレ
クトロルミネセンスを採用するフラットパネル表示装置
に対する関心が深まっている。フラットパネル表示装置
はＣＲＴより軽量小型であり且つかなり消費電力が少な
くなると期待される。また、動作モードの都合上、ＣＲ
Ｔはほぼ例外なく何らかのひずみを生じる。ＣＲＴはリ
ンで被覆してある画面に対して電子ビームを投射するこ
とによって機能する。ビームは、そのビームが集束され
た点を、ビームの強さに比例する強さで発光させる。表
示は、ビームを常に動かして、画面上の様々に異なる点
を様々に異なる強さで発光させることにより形成され
る。電子ビームはその静止放射源から画面の縁へ向かう
とき、中央へ向かうときより長い距離を進むことになる
ので、ビームは画面上の様々な点に様々に異なる角度で
当たり、その結果、点の大きさと形状にばらつき（ひず
み）を生じる。
るものとして、液晶、エレクトロクロミックまたはエレ
クトロルミネセンスを採用するフラットパネル表示装置
に対する関心が深まっている。フラットパネル表示装置
はＣＲＴより軽量小型であり且つかなり消費電力が少な
くなると期待される。また、動作モードの都合上、ＣＲ
Ｔはほぼ例外なく何らかのひずみを生じる。ＣＲＴはリ
ンで被覆してある画面に対して電子ビームを投射するこ
とによって機能する。ビームは、そのビームが集束され
た点を、ビームの強さに比例する強さで発光させる。表
示は、ビームを常に動かして、画面上の様々に異なる点
を様々に異なる強さで発光させることにより形成され
る。電子ビームはその静止放射源から画面の縁へ向かう
とき、中央へ向かうときより長い距離を進むことになる
ので、ビームは画面上の様々な点に様々に異なる角度で
当たり、その結果、点の大きさと形状にばらつき（ひず
み）を生じる。
【０００３】フラットパネル表示装置はそのようなひず
みをほぼ生じないように製造される。フラットパネル表
示装置を製造するときには、ガラスなどの基板の上に、
一般にはフォトリトグラフィ技術により、回路素子を蒸
着し、パターン通りにそれらを残す。互いに垂直の行と
列を成す回路制御線のマトリクスを有し、制御線の行の
間及び列の間には画素接点・制御素子を含むデバイスを
形成するために、素子を複数の段階に分けて蒸着し、エ
ッチングする。画素接点の上には、媒体制御素子に閾値
電圧が印加されたときに発光する（能動）か、又は周囲
光に対する応答を変える（受動）物質である媒体があ
る。この媒体は液晶、電気発光材料、もしくは、硫化亜
鉛のようなエレクトロクロミック材料、たとえば、ネオ
ン及びアルゴンのガスプラズマ、２色染料、又は電圧の
印加に応答して発光するか又はその他の方法により光学
的特性を変化させるような他の適切な材料や装置であれ
ば良い。適正な電圧が印加されると、媒体中に光が発生
するか又は別の光学的変化が起こる。光学的に活性の媒
体を、一般に、画像要素、すなわち、「画素」と呼ぶ。
みをほぼ生じないように製造される。フラットパネル表
示装置を製造するときには、ガラスなどの基板の上に、
一般にはフォトリトグラフィ技術により、回路素子を蒸
着し、パターン通りにそれらを残す。互いに垂直の行と
列を成す回路制御線のマトリクスを有し、制御線の行の
間及び列の間には画素接点・制御素子を含むデバイスを
形成するために、素子を複数の段階に分けて蒸着し、エ
ッチングする。画素接点の上には、媒体制御素子に閾値
電圧が印加されたときに発光する（能動）か、又は周囲
光に対する応答を変える（受動）物質である媒体があ
る。この媒体は液晶、電気発光材料、もしくは、硫化亜
鉛のようなエレクトロクロミック材料、たとえば、ネオ
ン及びアルゴンのガスプラズマ、２色染料、又は電圧の
印加に応答して発光するか又はその他の方法により光学
的特性を変化させるような他の適切な材料や装置であれ
ば良い。適正な電圧が印加されると、媒体中に光が発生
するか又は別の光学的変化が起こる。光学的に活性の媒
体を、一般に、画像要素、すなわち、「画素」と呼ぶ。
【０００４】フラットパネル表示装置の回路は、通常、
一度に１本の行制御線と、１本の列制御線に含まれる画
素に信号を供給するために、フラットパネルがデジタル
回路を時分割又は多重化するように設計される。一般
に、行制御線又は列制御線ごとに１つの駆動回路を使用
する。このように、無数の画素を含む１つの行全体に準
閾値電圧を供給して、それらの画素を全て暗い状態、す
なわち、非動作状態に保持することができる。次に、わ
ずかな追加電圧を特定の列に選択的に供給すると、選択
された画素は発光するか又は光学的特性を変える。持続
時間の長い電圧パルスまたは電流パルスから成るさらに
大きい電圧または電流を印加することにより、画素をよ
り明るく輝かせることができる。ねじれネマチック活性
材料と共に液晶表示装置（ＬＣＤ）を利用すると、表示
装置は活性化されないときにはほぼ透明であり、活性化
されると光を吸収するようになる。従って、表示装置に
沿って行ごとに画素を順次活性化することにより、表示
装置上に画像は形成される。ＣＲＴに関して先に述べた
幾何学的なひずみは、フラットパネル表示装置において
は各画素がほぼ等しい電圧又は電流を受けるので、重大
な問題とはならない。
一度に１本の行制御線と、１本の列制御線に含まれる画
素に信号を供給するために、フラットパネルがデジタル
回路を時分割又は多重化するように設計される。一般
に、行制御線又は列制御線ごとに１つの駆動回路を使用
する。このように、無数の画素を含む１つの行全体に準
閾値電圧を供給して、それらの画素を全て暗い状態、す
なわち、非動作状態に保持することができる。次に、わ
ずかな追加電圧を特定の列に選択的に供給すると、選択
された画素は発光するか又は光学的特性を変える。持続
時間の長い電圧パルスまたは電流パルスから成るさらに
大きい電圧または電流を印加することにより、画素をよ
り明るく輝かせることができる。ねじれネマチック活性
材料と共に液晶表示装置（ＬＣＤ）を利用すると、表示
装置は活性化されないときにはほぼ透明であり、活性化
されると光を吸収するようになる。従って、表示装置に
沿って行ごとに画素を順次活性化することにより、表示
装置上に画像は形成される。ＣＲＴに関して先に述べた
幾何学的なひずみは、フラットパネル表示装置において
は各画素がほぼ等しい電圧又は電流を受けるので、重大
な問題とはならない。
【０００５】活性マトリクス表示装置のバックプレーン
（たとえば、画素ごとに薄膜トランジスタを採用するも
の）を製造する従来の方法に関して発生する大きな問題
の１つは、集積回路の場合と同じように、一般的な生産
歩どまりの問題が起こることである。すなわち、生産さ
れるバックプレーンの歩どまりは一般に１００％にはな
らず、最悪の場合には歩どまり（欠陥の全くないバック
プレーンの割合）は０％になることもある。高品質の表
示装置では、画素トランジスタ又は他の素子の欠陥はい
ずれも許されない。また、実用に際しては、一般に小型
表示装置より大型表示装置のほうが望ましい。そこで、
メーカーは、大型表示装置を製造しようとするが、１つ
でも画素に欠陥があれば製品全体を廃棄しなければなら
ないというジレンマに直面することになる。言いかえれ
ば、使用可能な製品の歩どまりの低下が原因となって、
装置１台当たりの製造コストが著しく高くなるという被
害を被るのである。
（たとえば、画素ごとに薄膜トランジスタを採用するも
の）を製造する従来の方法に関して発生する大きな問題
の１つは、集積回路の場合と同じように、一般的な生産
歩どまりの問題が起こることである。すなわち、生産さ
れるバックプレーンの歩どまりは一般に１００％にはな
らず、最悪の場合には歩どまり（欠陥の全くないバック
プレーンの割合）は０％になることもある。高品質の表
示装置では、画素トランジスタ又は他の素子の欠陥はい
ずれも許されない。また、実用に際しては、一般に小型
表示装置より大型表示装置のほうが望ましい。そこで、
メーカーは、大型表示装置を製造しようとするが、１つ
でも画素に欠陥があれば製品全体を廃棄しなければなら
ないというジレンマに直面することになる。言いかえれ
ば、使用可能な製品の歩どまりの低下が原因となって、
装置１台当たりの製造コストが著しく高くなるという被
害を被るのである。
【０００６】歩どまりが低いという問題を解決する方法
の１つは、本出願人の所有になり且つ本明細書中にも参
考として取入れられている名称「Ｍｅｔｈｏｄ ｏｆ
Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｆｌａｔ Ｐａｎｅｌ
Ｂａｃｋｐｌａｎｅｓ Ｉｎｃｌｕｄｉｎｇ Ｉｍｐｒ
ｏｖｅｄ Ｔｅｓｔｉｎｇ ａｎｄ ＹｉｅｌｄｓＴｈ
ｅｒｅｏｆ ａｎｄ Ｄｉｓｐｌａｙｓ Ｍａｄｅ Ｔ
ｈｅｒｅｂｙ」の米国特許第４，８２０，２２２号に記
載されている。
の１つは、本出願人の所有になり且つ本明細書中にも参
考として取入れられている名称「Ｍｅｔｈｏｄ ｏｆ
Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｆｌａｔ Ｐａｎｅｌ
Ｂａｃｋｐｌａｎｅｓ Ｉｎｃｌｕｄｉｎｇ Ｉｍｐｒ
ｏｖｅｄ Ｔｅｓｔｉｎｇ ａｎｄ ＹｉｅｌｄｓＴｈ
ｅｒｅｏｆ ａｎｄ Ｄｉｓｐｌａｙｓ Ｍａｄｅ Ｔ
ｈｅｒｅｂｙ」の米国特許第４，８２０，２２２号に記
載されている。
【０００７】本発明によれば、上記のコストアップ、歩
どまり低下という問題は、活性表示領域の広さを維持し
且つ表示動作を向上させつつ、致命的な欠陥の数を大幅
に減少させる冗長ゲート線を含めて表示装置バックプレ
ーンを製造する方法及びその結果として得られる表示装
置を提供することにより改善される。
どまり低下という問題は、活性表示領域の広さを維持し
且つ表示動作を向上させつつ、致命的な欠陥の数を大幅
に減少させる冗長ゲート線を含めて表示装置バックプレ
ーンを製造する方法及びその結果として得られる表示装
置を提供することにより改善される。
【０００８】
【発明の概要】製造歩どまりを向上させ、製造コストを
削減し且つ致命的な表示欠陥を減らす一方、活性表示領
域の広さを維持し且つ表示性能を改善するために、バッ
クプレーンを製造する改良された方法及びその結果とし
て得られるフラットパネル表示装置を提供する。
削減し且つ致命的な表示欠陥を減らす一方、活性表示領
域の広さを維持し且つ表示性能を改善するために、バッ
クプレーンを製造する改良された方法及びその結果とし
て得られるフラットパネル表示装置を提供する。
【０００９】このような改良は、主として、各行（ゲー
ト）線の上方にそれに重なる光シールド線を形成するこ
とにより垂直方向に形成される冗長ゲート線によって達
成される。上方に位置するゲート線はそれぞれの行線に
沿って少なくとも２つの場所で接続している。従って、
ゲート線はトランジスタの活性半導体材料の両側にあっ
て、絶縁層により分離されており、これにより、トラン
ジスタのオン・オフ特性の向上が保証される。この冗長
ゲート線を構成するに当たり、得られる表示装置の活動
観察領域が縮小されることはない。ゲート線の抵抗を低
下させるという利点をも有するアルミニウム合金から光
シールドを形成することができる。
ト）線の上方にそれに重なる光シールド線を形成するこ
とにより垂直方向に形成される冗長ゲート線によって達
成される。上方に位置するゲート線はそれぞれの行線に
沿って少なくとも２つの場所で接続している。従って、
ゲート線はトランジスタの活性半導体材料の両側にあっ
て、絶縁層により分離されており、これにより、トラン
ジスタのオン・オフ特性の向上が保証される。この冗長
ゲート線を構成するに当たり、得られる表示装置の活動
観察領域が縮小されることはない。ゲート線の抵抗を低
下させるという利点をも有するアルミニウム合金から光
シールドを形成することができる。
【００１０】それぞれのバックプレーン、従って、それ
ぞれの表示画素を２個以上の部分画素に細分することも
可能である。各部分画素は独自の列（ソース）バス線を
もつように形成できるが、行（ゲート）線は１本で共通
している。各部分画素の１対の列バス線を表示装置の両
側で接続して、冗長列バス線を構成することは必要に応
じて可能である。従って、列バス線に中断が生じても、
画素はその列バス線の反対側の相互接続端部から電流を
受取るので、表示装置の動作に影響を及ぼすことはな
い。さらに、部分画素を設けることにより、１つの部分
画素で活性デバイスに欠陥が起こっても、画素全体が欠
陥となるような結果には至らず、それは許容しうる致命
的でない欠陥であるので、表示装置の歩どまりは向上す
る。また、必要に応じて、部分画素が共通の１本の列バ
ス線を有するように形成することもできる。最初に行バ
ス線ではなく、列バス線を蒸着して構造を形成する場合
には、冗長線は列バス線であっても良いであろう。
ぞれの表示画素を２個以上の部分画素に細分することも
可能である。各部分画素は独自の列（ソース）バス線を
もつように形成できるが、行（ゲート）線は１本で共通
している。各部分画素の１対の列バス線を表示装置の両
側で接続して、冗長列バス線を構成することは必要に応
じて可能である。従って、列バス線に中断が生じても、
画素はその列バス線の反対側の相互接続端部から電流を
受取るので、表示装置の動作に影響を及ぼすことはな
い。さらに、部分画素を設けることにより、１つの部分
画素で活性デバイスに欠陥が起こっても、画素全体が欠
陥となるような結果には至らず、それは許容しうる致命
的でない欠陥であるので、表示装置の歩どまりは向上す
る。また、必要に応じて、部分画素が共通の１本の列バ
ス線を有するように形成することもできる。最初に行バ
ス線ではなく、列バス線を蒸着して構造を形成する場合
には、冗長線は列バス線であっても良いであろう。
【００１１】
【実施例】そこで、図１に関してさらに詳細に説明する
と、図１には、従来のフォトリトグラフィ技法に従って
製造した活性マトリクスフラットパネル表示装置１０の
概略図が示されている。そのような装置１０の１例及び
その製造方法は、Ａ．Ｊ．Ｓｎｅｌｌ他の「Ａｐｐｌｉ
ｃａｔｉｏｎ ｏｆ ＡｍｏｒｐｈｏｕｓＳｉｌｉｃｏ
ｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ
ｓ ｉｎ Ａｄｄｒｅｓｓａｂｌｅ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｐａｎｅｌｓ」（Ａｐ
ｐｌｉｅｄ Ｐｈｙｓｉｃｓ第２４号（１９８１年
刊）、３５７ページ）の中にさらに詳細に記載されてい
る。表示装置１０は基板１２と、複数組の接点パッド１
４及び１６と、複数組の制御線又はバス線１８及び２０
と、この特定の従来例ではトランジスタ２２及び画素バ
ック接点２４とを含む。
と、図１には、従来のフォトリトグラフィ技法に従って
製造した活性マトリクスフラットパネル表示装置１０の
概略図が示されている。そのような装置１０の１例及び
その製造方法は、Ａ．Ｊ．Ｓｎｅｌｌ他の「Ａｐｐｌｉ
ｃａｔｉｏｎ ｏｆ ＡｍｏｒｐｈｏｕｓＳｉｌｉｃｏ
ｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ
ｓ ｉｎ Ａｄｄｒｅｓｓａｂｌｅ Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｐａｎｅｌｓ」（Ａｐ
ｐｌｉｅｄ Ｐｈｙｓｉｃｓ第２４号（１９８１年
刊）、３５７ページ）の中にさらに詳細に記載されてい
る。表示装置１０は基板１２と、複数組の接点パッド１
４及び１６と、複数組の制御線又はバス線１８及び２０
と、この特定の従来例ではトランジスタ２２及び画素バ
ック接点２４とを含む。
【００１２】このような装置で一般に採用する基板１２
はガラスから形成されている。制御線１８及び２０は行
１８と列２０から成るマトリクスの形に編成されてい
る。この表示装置１０の行制御線１８はゲート電極とし
て機能し、列制御線２０はソース接続部として機能す
る。それぞれの行制御線１８の一端には１つの接点パッ
ド１４が接続し、それぞれの列制御線２０の一端には１
つの接点パッド１６が接続している。表示駆動制御装置
（図示せず）は接点パッド１４及び１６の組に接続して
いる。
はガラスから形成されている。制御線１８及び２０は行
１８と列２０から成るマトリクスの形に編成されてい
る。この表示装置１０の行制御線１８はゲート電極とし
て機能し、列制御線２０はソース接続部として機能す
る。それぞれの行制御線１８の一端には１つの接点パッ
ド１４が接続し、それぞれの列制御線２０の一端には１
つの接点パッド１６が接続している。表示駆動制御装置
（図示せず）は接点パッド１４及び１６の組に接続して
いる。
【００１３】１本の行制御線１８と１本の列制御線２０
とが交差するそれぞれのマトリクス交差点２６には、行
制御線１８と列制御線２０を画素バック接点２４に接続
するために、スイッチング素子であるトランジスタ２２
が形成されている。活性媒体は、少なくとも、行制御線
１８と、列制御線２０とにより形成される各交差点２６
における組合せ電圧又は組合せ電流に応答して光学的に
特性を変化させる画素バック接点２４を覆っている。あ
る１つの交差点２６における活性媒体は、全体としては
チェッカー盤形の表示装置１０のマトリクスの中で１つ
の正方形又はドットとして現れる。トランジスタ２２と
画素バック接点２４の実際の大きさを一定の比率で拡大
して図示しているのではなく、例示のために概略的にそ
れらを示したにすぎない。
とが交差するそれぞれのマトリクス交差点２６には、行
制御線１８と列制御線２０を画素バック接点２４に接続
するために、スイッチング素子であるトランジスタ２２
が形成されている。活性媒体は、少なくとも、行制御線
１８と、列制御線２０とにより形成される各交差点２６
における組合せ電圧又は組合せ電流に応答して光学的に
特性を変化させる画素バック接点２４を覆っている。あ
る１つの交差点２６における活性媒体は、全体としては
チェッカー盤形の表示装置１０のマトリクスの中で１つ
の正方形又はドットとして現れる。トランジスタ２２と
画素バック接点２４の実際の大きさを一定の比率で拡大
して図示しているのではなく、例示のために概略的にそ
れらを示したにすぎない。
【００１４】尚、採用できる行制御線１８と列制御線２
０の本数には論理上は制限がなく、図１にはそのごく一
部のみが示されていることに注意すべきである。従っ
て、このような表示装置１０の外寸にも論理上の制限は
ない。ところが、現在のリトグラフィ技術のレベルで
は、表示装置の外寸に実質的な制限が課されるのであ
る。現在の整合方法によれば、高分解能の表示装置を一
辺約５インチの大きさで製造できるが、その方法を改良
すると、一辺１４インチまでは可能であることが実証さ
れている。
０の本数には論理上は制限がなく、図１にはそのごく一
部のみが示されていることに注意すべきである。従っ
て、このような表示装置１０の外寸にも論理上の制限は
ない。ところが、現在のリトグラフィ技術のレベルで
は、表示装置の外寸に実質的な制限が課されるのであ
る。現在の整合方法によれば、高分解能の表示装置を一
辺約５インチの大きさで製造できるが、その方法を改良
すると、一辺１４インチまでは可能であることが実証さ
れている。
【００１５】従来の製造方法において起こる問題は、表
示装置１０のアレイが欠陥のある画素トランジスタ２２
又は画素を非動作状態にしてしまう他の回路素子を含ん
でいる場合に、そのアレイを廃棄しなければならないこ
とである。
示装置１０のアレイが欠陥のある画素トランジスタ２２
又は画素を非動作状態にしてしまう他の回路素子を含ん
でいる場合に、そのアレイを廃棄しなければならないこ
とである。
【００１６】図２を参照して、スイッチング素子である
トランジスタ２２を製造するときに起こるいくつかの問
題点を詳細に説明する。基板１２はバックプレーンにか
かるコストの大半を占める部分であるので、安価なソー
ダ石灰ガラスを一般に利用している。液晶表示装置メー
カーによれば、ナトリウムの濃度が高いと、ナトリウム
が上方に位置するＩＴＯ層を通って拡散することにより
液晶材料を毒する可能性があり、そのため、一般に基板
１２の上にＳiＯ2抑制層３０を形成しているとのことで
ある。ナトリウム濃度の低い種類の高品質基板もいくつ
か利用でき、そのような基板は抑制層３０を必要としな
いと考えられる。ＩＴＯ層３２を形成し、それをエッチ
ングしてＩＴＯなし領域を形成し、その上にゲート（行
制御線）１８を蒸着する。ゲート１８の蒸着に続いて、
ゲート絶縁体層３４を蒸着する。図には、ゲート１８が
ゲート絶縁体層３４により一様になめらかに被覆される
ものとして示してあるが、製造中、ゲートの縁部で絶縁
体層３４のピンホール又は肉薄化を招くような鋭くとが
った縁部を生じるか又は生じるかもしれない。そこで、
ソース及びドレインを成す金属はゲート１８に短絡して
しまう。肉薄部分又はピンホールは、動作状態となった
場合に均一な動作特性を示さないようなトランジスタ２
２を形成し、そのために、バックプレーンは価値のない
ものとなる。
トランジスタ２２を製造するときに起こるいくつかの問
題点を詳細に説明する。基板１２はバックプレーンにか
かるコストの大半を占める部分であるので、安価なソー
ダ石灰ガラスを一般に利用している。液晶表示装置メー
カーによれば、ナトリウムの濃度が高いと、ナトリウム
が上方に位置するＩＴＯ層を通って拡散することにより
液晶材料を毒する可能性があり、そのため、一般に基板
１２の上にＳiＯ2抑制層３０を形成しているとのことで
ある。ナトリウム濃度の低い種類の高品質基板もいくつ
か利用でき、そのような基板は抑制層３０を必要としな
いと考えられる。ＩＴＯ層３２を形成し、それをエッチ
ングしてＩＴＯなし領域を形成し、その上にゲート（行
制御線）１８を蒸着する。ゲート１８の蒸着に続いて、
ゲート絶縁体層３４を蒸着する。図には、ゲート１８が
ゲート絶縁体層３４により一様になめらかに被覆される
ものとして示してあるが、製造中、ゲートの縁部で絶縁
体層３４のピンホール又は肉薄化を招くような鋭くとが
った縁部を生じるか又は生じるかもしれない。そこで、
ソース及びドレインを成す金属はゲート１８に短絡して
しまう。肉薄部分又はピンホールは、動作状態となった
場合に均一な動作特性を示さないようなトランジスタ２
２を形成し、そのために、バックプレーンは価値のない
ものとなる。
【００１７】この問題を解決するための方法の１つによ
れば、ゲート１８を非常に薄く形成する。ところが、そ
のようにすると、抵抗率が高くなりすぎて、バックプレ
ーンに必要な大型アレイを製造できない。この問題を解
決しようとする第２の試みはゲート絶縁体層３４を非常
に厚くするが、これはトランジスタ２２の利得を低下さ
せるので、同様に自ら失敗を招く。
れば、ゲート１８を非常に薄く形成する。ところが、そ
のようにすると、抵抗率が高くなりすぎて、バックプレ
ーンに必要な大型アレイを製造できない。この問題を解
決しようとする第２の試みはゲート絶縁体層３４を非常
に厚くするが、これはトランジスタ２２の利得を低下さ
せるので、同様に自ら失敗を招く。
【００１８】その後、アモルファスシリコン層３６を蒸
着し、その上にソース（列制御線）２０と、ドレイン３
８を蒸着する。完成した構成の上にパッシベーション層
（図示せず）を蒸着して、トランジスタ２２は完成する
であろう。動作中、ソース２０とゲート１８が活性化し
て、電力をアモルファスシリコン層３６を通してドレイ
ンに結合し、さらには、ＩＴＯ層３２により形成される
画素バック接点２４に結合する。
着し、その上にソース（列制御線）２０と、ドレイン３
８を蒸着する。完成した構成の上にパッシベーション層
（図示せず）を蒸着して、トランジスタ２２は完成する
であろう。動作中、ソース２０とゲート１８が活性化し
て、電力をアモルファスシリコン層３６を通してドレイ
ンに結合し、さらには、ＩＴＯ層３２により形成される
画素バック接点２４に結合する。
【００１９】次に図３を参照すると、図３には、本発明
と共に利用することができるトランジスタ４０の一実施
例の横断面が示されている。このトランジスタは、本明
細書の中にも参考として取入れてある米国特許第４，５
４５，１１２号及び第４，７３６，２２９号にさらに詳
細に記載されている。
と共に利用することができるトランジスタ４０の一実施
例の横断面が示されている。このトランジスタは、本明
細書の中にも参考として取入れてある米国特許第４，５
４５，１１２号及び第４，７３６，２２９号にさらに詳
細に記載されている。
【００２０】ガラス基板４２はその上に位置する障壁Ｓ
iＯ2層４４を含む。先に述べた通り、Ｃｏｒｎｉｎｇ７
０５９ガラスなどのナトリウム濃度の低いガラス基板を
利用できると考えられ、そのときには、障壁層４４を除
くことが可能である。詳細な蒸着工程は上に挙げた特許
に記載されている。まず、ＩＴＯ層４６を蒸着し、次
に、そのＩＴＯ層４６の上に耐火金属層４８を蒸着す
る。
iＯ2層４４を含む。先に述べた通り、Ｃｏｒｎｉｎｇ７
０５９ガラスなどのナトリウム濃度の低いガラス基板を
利用できると考えられ、そのときには、障壁層４４を除
くことが可能である。詳細な蒸着工程は上に挙げた特許
に記載されている。まず、ＩＴＯ層４６を蒸着し、次
に、そのＩＴＯ層４６の上に耐火金属層４８を蒸着す
る。
【００２１】これら２つの層４６及び４８をエッチング
して、ゲート電極５２を形成する。続いて、ゲート電極
５０の上にゲート絶縁体５２と、半導体材料５４を蒸着
する。半導体材料５４はアモルファスシリコン合金であ
るのが好ましい。ゲート電極の縁部５６でゲートからソ
ース又はドレインへの短絡が起こる可能性を全くなくす
ために、ゲート電極５０と、ゲート絶縁体５２と、半導
体材料５４との上に誘電体５８を蒸着する。この誘電体
５８は、ゲート電極５０の縁部５６と、その上に蒸着さ
れたソース６０及びドレイン６２との間に短絡又は肉薄
箇所が全く形成されないように十分な厚さに蒸着され
る。
して、ゲート電極５２を形成する。続いて、ゲート電極
５０の上にゲート絶縁体５２と、半導体材料５４を蒸着
する。半導体材料５４はアモルファスシリコン合金であ
るのが好ましい。ゲート電極の縁部５６でゲートからソ
ース又はドレインへの短絡が起こる可能性を全くなくす
ために、ゲート電極５０と、ゲート絶縁体５２と、半導
体材料５４との上に誘電体５８を蒸着する。この誘電体
５８は、ゲート電極５０の縁部５６と、その上に蒸着さ
れたソース６０及びドレイン６２との間に短絡又は肉薄
箇所が全く形成されないように十分な厚さに蒸着され
る。
【００２２】半導体材料５４のほぼ平坦な中心領域６４
でのみ、誘電体５８をエッチングにより除去する。これ
により、バックプレーンアレイにおけるトランジスタ４
０の一様な動作特性が保証される。構造全体の上にパッ
シベーション層６６を蒸着して、トランジスタ４０の構
造を完成する。
でのみ、誘電体５８をエッチングにより除去する。これ
により、バックプレーンアレイにおけるトランジスタ４
０の一様な動作特性が保証される。構造全体の上にパッ
シベーション層６６を蒸着して、トランジスタ４０の構
造を完成する。
【００２３】あらゆるトランジスタ処理工程を通して、
耐火金属層４８は、画素の活性媒体が上面に形成される
ことのない画素接点パッド６８の上に残っている。最終
工程として、表示装置を完成するために活性媒体（図示
せず）をバックプレーンに追加する前に、画素接点パッ
ト６８の場所から耐火金属をエッチングして、全ての処
理が完了した後にＩＴＯ層４６を露出状態のままに残
す。
耐火金属層４８は、画素の活性媒体が上面に形成される
ことのない画素接点パッド６８の上に残っている。最終
工程として、表示装置を完成するために活性媒体（図示
せず）をバックプレーンに追加する前に、画素接点パッ
ト６８の場所から耐火金属をエッチングして、全ての処
理が完了した後にＩＴＯ層４６を露出状態のままに残
す。
【００２４】次に、図４を参照して説明する。図中、７
０は上記米国特許第４，８２０，２２２号の部分画素マ
トリクス表示装置である。図示するように、部分画素マ
トリクス表示装置７０の各画素は４個の部分画素に細分
されているが、部分画素２個、２×４個又は２×６個な
どの数多くの他の構成、あるいはカラー用の部分画素３
個の構成となるように画素を細分することも可能であ
る。各画素７２は４個の部分画素７４，７６，７８及び
８０に細分されている（図示の都合上、１つの画素７２
についてのみ図中符号を付した）。前述のように、画素
の数は単に例として示しただけであり、この表示装置７
０は所望のどのような数と、形状（正方形又は矩形）の
画素を含むことができるであろう。
０は上記米国特許第４，８２０，２２２号の部分画素マ
トリクス表示装置である。図示するように、部分画素マ
トリクス表示装置７０の各画素は４個の部分画素に細分
されているが、部分画素２個、２×４個又は２×６個な
どの数多くの他の構成、あるいはカラー用の部分画素３
個の構成となるように画素を細分することも可能であ
る。各画素７２は４個の部分画素７４，７６，７８及び
８０に細分されている（図示の都合上、１つの画素７２
についてのみ図中符号を付した）。前述のように、画素
の数は単に例として示しただけであり、この表示装置７
０は所望のどのような数と、形状（正方形又は矩形）の
画素を含むことができるであろう。
【００２５】列（ソース）制御線又はバス８２は部分画
素７４及び７８と、画素７２以外のそれぞれの画素の二
分の一に当たる１対の列部分画素の全てとを表示装置７
０の一方の縁部にある列（ソース）接点パッド８４に接
続する。第２の列（ソース）制御線又はバス８６は部分
画素７６及び８０と、画素７２以外のそれぞれの画素の
もう一方の半分に当たる１対の列部分画素の全てとを列
（ソース）接点パッド８４に接続する。バス８２及び８
６は接点パッド８４の位置又はその前方で相互に接続
（短絡）すると共に、反対側の端部では短絡線８８によ
り相互に接続（短絡）している。
素７４及び７８と、画素７２以外のそれぞれの画素の二
分の一に当たる１対の列部分画素の全てとを表示装置７
０の一方の縁部にある列（ソース）接点パッド８４に接
続する。第２の列（ソース）制御線又はバス８６は部分
画素７６及び８０と、画素７２以外のそれぞれの画素の
もう一方の半分に当たる１対の列部分画素の全てとを列
（ソース）接点パッド８４に接続する。バス８２及び８
６は接点パッド８４の位置又はその前方で相互に接続
（短絡）すると共に、反対側の端部では短絡線８８によ
り相互に接続（短絡）している。
【００２６】行（ゲート）制御線又はバス９０は部分画
素７４及び７６と、画素７２以外のそれぞれの画素の二
分の一に当たる１対の行部分画素の全てとを行（ゲー
ト）接点パッド９２に接続する。第２の行（ゲート）制
御線又はバス９４は部分画素７８及び８０と、画素７２
以外のそれぞれの画素のもう一方の半分に当たる１対の
行部分画素の全てとを行接点パッド９２に接続する。バ
ス９０及び９４は接点パッド９２の場所で又はその前方
で相互に接続（短絡）すると共に、反対側の端部では、
短絡線９６により相互に接続（短絡）している。
素７４及び７６と、画素７２以外のそれぞれの画素の二
分の一に当たる１対の行部分画素の全てとを行（ゲー
ト）接点パッド９２に接続する。第２の行（ゲート）制
御線又はバス９４は部分画素７８及び８０と、画素７２
以外のそれぞれの画素のもう一方の半分に当たる１対の
行部分画素の全てとを行接点パッド９２に接続する。バ
ス９０及び９４は接点パッド９２の場所で又はその前方
で相互に接続（短絡）すると共に、反対側の端部では、
短絡線９６により相互に接続（短絡）している。
【００２７】同じように、その他の対の列部分画素はそ
れぞれ対応する列（ソース）接点パッド９８，１００等
々に接続している。接点パッド８４，９８及び１００
は、図４では、接点パッドの追加接続を行うためのスペ
ースを設けるために表示装置の両側に位置しているが、
表示装置１０の場合のように一方の側にあっても良い。
その他の対の行部分画素もそれぞれ対応する行（ゲー
ト）接点パッド１０２，１０４等々に接続している。
れぞれ対応する列（ソース）接点パッド９８，１００等
々に接続している。接点パッド８４，９８及び１００
は、図４では、接点パッドの追加接続を行うためのスペ
ースを設けるために表示装置の両側に位置しているが、
表示装置１０の場合のように一方の側にあっても良い。
その他の対の行部分画素もそれぞれ対応する行（ゲー
ト）接点パッド１０２，１０４等々に接続している。
【００２８】そこで、画素７２を４個の部分画素７４，
７６，７８及び８０に分割すると、部分画素７４などの
いずれか１つの部分画素に欠陥が生じたときでも、残る
３つの部分画素７６，７８及び８０は動作状態のままで
あるので、致命的な欠陥には至らない。従来の装置で
は、画素７２の全体が故障してしまい、そのために、表
示装置７０は動作できなくなるであろう。
７６，７８及び８０に分割すると、部分画素７４などの
いずれか１つの部分画素に欠陥が生じたときでも、残る
３つの部分画素７６，７８及び８０は動作状態のままで
あるので、致命的な欠陥には至らない。従来の装置で
は、画素７２の全体が故障してしまい、そのために、表
示装置７０は動作できなくなるであろう。
【００２９】さらに、行バス線又は列バス線の１つに欠
陥又は中断箇所が現れると、その行又は列全体が故障
し、その結果、この場合にも表示装置７０は動作できな
くなるので、これも、致命的といえる表示欠陥の１つで
ある。ところが、それぞれ１対ずつの部分画素を相互接
続するか又は行バス線と列バス線を相互接続すると、１
本のバス線に中断箇所があっても、せいぜい１つの部分
画素が動作しなくなるだけである。部分画素間にある１
本又は２本以上のバス線に中断箇所がある場合にも、そ
の行バス線又は列バス線の反対側の短絡端部から電流が
供給されるので、欠陥は起こらない。従って、この表示
装置７０は実質的には冗長行バス線と、冗長列バス線と
を有することになる。
陥又は中断箇所が現れると、その行又は列全体が故障
し、その結果、この場合にも表示装置７０は動作できな
くなるので、これも、致命的といえる表示欠陥の１つで
ある。ところが、それぞれ１対ずつの部分画素を相互接
続するか又は行バス線と列バス線を相互接続すると、１
本のバス線に中断箇所があっても、せいぜい１つの部分
画素が動作しなくなるだけである。部分画素間にある１
本又は２本以上のバス線に中断箇所がある場合にも、そ
の行バス線又は列バス線の反対側の短絡端部から電流が
供給されるので、欠陥は起こらない。従って、この表示
装置７０は実質的には冗長行バス線と、冗長列バス線と
を有することになる。
【００３０】米国特許第４，８２０，２２２号にも記載
されているように、複数のバス線の中断による致命的な
欠陥を回避するために、冗長行バス線と冗長列バス線を
各部分画素においてさらに相互接続することができる。
各対の列バス線８２及び８６をそれぞれの部分画素７
４，７８等々の間でそれぞれ対応する短絡線によりさら
に相互接続する。同様に、各対の行バス線９０及び９４
をそれぞれの部分画素７４，７６等々の間でそれぞれ対
応する短絡線によりさらに相互接続する。さらに、各部
分画素の間で行バス線と列バス線の双方を相互接続する
ことは可能であるが、活性画素表示領域の損失を制限す
るために、１組の行バス線又は列バス線のみを短絡して
も良いであろう。
されているように、複数のバス線の中断による致命的な
欠陥を回避するために、冗長行バス線と冗長列バス線を
各部分画素においてさらに相互接続することができる。
各対の列バス線８２及び８６をそれぞれの部分画素７
４，７８等々の間でそれぞれ対応する短絡線によりさら
に相互接続する。同様に、各対の行バス線９０及び９４
をそれぞれの部分画素７４，７６等々の間でそれぞれ対
応する短絡線によりさらに相互接続する。さらに、各部
分画素の間で行バス線と列バス線の双方を相互接続する
ことは可能であるが、活性画素表示領域の損失を制限す
るために、１組の行バス線又は列バス線のみを短絡して
も良いであろう。
【００３１】そこで、図５を参照すると、１１０は本発
明の部分画素マトリクス表示装置である。この場合に
も、部分画素マトリクス表示装置１１０の各画素１１２
は４個の部分画素１１４，１１６，１１８及び１２０を
有するものとして示されている（図示の都合上、１つの
画素を図中符号１１２により示し、別の画素（一部の
み）を１１２′により示す）。ただし、画素を細分しな
くとも良いし、部分画素２個、部分画素２×４個又は２
×６個、あるいはカラー表示のための部分画素３個など
の他の数多くの構成をとるように画素を細分することも
可能である。また、部分画素マトリクス表示装置７０に
ついて先に述べたように、画素の数はどのような数であ
っての良く、その形状も正方形又は矩形などの任意の形
状であっても良い。前述のように、最も重要な点とし
て、本発明の冗長バス線は部分画素の有無にかかわら
ず、従来のどのような型の画素表示装置と組合わせても
利用可能であるということが挙げられる。列（ソース）
線又はバス１２２は部分画素１１４及び１１８と、同じ
列にある他の全ての部分画素の対とを表示装置１１０の
一方の縁部で列（ソース）接点線１２４に接続してい
る。第２の列（ソース）線又はバス１２６は部分画素１
１６及び１２０と、同じ列にある他の全ての部分画素の
対とを接点線１２４に接続している。バス線１２２及び
１２６は接点線１２４の箇所で又はその前方で相互に接
続（短絡）されると共に、反対側の端部で短絡線１２８
により相互に接続（短絡）されて、冗長列バス線を構成
している。
明の部分画素マトリクス表示装置である。この場合に
も、部分画素マトリクス表示装置１１０の各画素１１２
は４個の部分画素１１４，１１６，１１８及び１２０を
有するものとして示されている（図示の都合上、１つの
画素を図中符号１１２により示し、別の画素（一部の
み）を１１２′により示す）。ただし、画素を細分しな
くとも良いし、部分画素２個、部分画素２×４個又は２
×６個、あるいはカラー表示のための部分画素３個など
の他の数多くの構成をとるように画素を細分することも
可能である。また、部分画素マトリクス表示装置７０に
ついて先に述べたように、画素の数はどのような数であ
っての良く、その形状も正方形又は矩形などの任意の形
状であっても良い。前述のように、最も重要な点とし
て、本発明の冗長バス線は部分画素の有無にかかわら
ず、従来のどのような型の画素表示装置と組合わせても
利用可能であるということが挙げられる。列（ソース）
線又はバス１２２は部分画素１１４及び１１８と、同じ
列にある他の全ての部分画素の対とを表示装置１１０の
一方の縁部で列（ソース）接点線１２４に接続してい
る。第２の列（ソース）線又はバス１２６は部分画素１
１６及び１２０と、同じ列にある他の全ての部分画素の
対とを接点線１２４に接続している。バス線１２２及び
１２６は接点線１２４の箇所で又はその前方で相互に接
続（短絡）されると共に、反対側の端部で短絡線１２８
により相互に接続（短絡）されて、冗長列バス線を構成
している。
【００３２】部分画素マトリクス表示装置１１０は、こ
の場合にも、行（ゲート）線１３０について冗長構造を
具備しており、本発明のこの実施例では、冗長構造は４
つの部分画素１１４，１１６，１１８及び１２０の全て
と、同じ行にある他の全ての部分画素とをゲート線１３
０に接続する。この実施例は、二重の行バス線が側方に
離間して位置する部分画素マトリクス表示装置７０が利
用しているような、部分画素マトリクス表示装置１１０
のできる限りの活性観察領域を利用することを回避して
いる。冗長ゲート線構造を構成しているのは、ゲート線
１３０の上方に垂直に形成される上方の光シールド１３
２である。この光シールドは図５に概略的に示されてお
り、図６及び図７には最も明瞭に示されている。
の場合にも、行（ゲート）線１３０について冗長構造を
具備しており、本発明のこの実施例では、冗長構造は４
つの部分画素１１４，１１６，１１８及び１２０の全て
と、同じ行にある他の全ての部分画素とをゲート線１３
０に接続する。この実施例は、二重の行バス線が側方に
離間して位置する部分画素マトリクス表示装置７０が利
用しているような、部分画素マトリクス表示装置１１０
のできる限りの活性観察領域を利用することを回避して
いる。冗長ゲート線構造を構成しているのは、ゲート線
１３０の上方に垂直に形成される上方の光シールド１３
２である。この光シールドは図５に概略的に示されてお
り、図６及び図７には最も明瞭に示されている。
【００３３】光シールド、すなわち、冗長ゲート線１３
２はゲート線１３０に沿った少なくとも２箇所に、好ま
しくは画素１１２ごとに相互接続短絡部１３４を含む。
図示するように、この短絡部１３４を必要に応じてトラ
ンジスタ１３６ごとに設けることができる。冗長ゲート
線１３２は、ゲート線の抵抗を著しく低下させるアルミ
ニウム合金から形成されているのが好ましい。たいてい
の場合、ゲート線１３０は２０〜３００００オームの高
い抵抗を有するNiCr合金から形成される。アルミニウム
合金の冗長線を追加すると、抵抗は１０００オーム程度
に低下する。
２はゲート線１３０に沿った少なくとも２箇所に、好ま
しくは画素１１２ごとに相互接続短絡部１３４を含む。
図示するように、この短絡部１３４を必要に応じてトラ
ンジスタ１３６ごとに設けることができる。冗長ゲート
線１３２は、ゲート線の抵抗を著しく低下させるアルミ
ニウム合金から形成されているのが好ましい。たいてい
の場合、ゲート線１３０は２０〜３００００オームの高
い抵抗を有するNiCr合金から形成される。アルミニウム
合金の冗長線を追加すると、抵抗は１０００オーム程度
に低下する。
【００３４】それぞれの部分画素１１４，１１６，１１
８及び１２０を駆動するために、複数のトランジスタ１
３６は、個々に、たとえば、部分画素１１４を部分画素
１１８と同じトランジスタ１３６にもさらに接続する第
２のドレイン接続線１３８を含む。従って、この構成は
ゲート線１３０の両側にある対の部分画素１１４，１１
８及び１１６，１２０を各トランジスタ１３６に接続す
る。部分画素１１４及び１１６は追加のトランジスタ構
造に備えて縮小されてはいない。さらに、隣接する画素
１１２及び１１２′は隣接する部分画素１１８，１１
４′及び１２０，１１６′の間にゲート線を有していな
い。従って、このゲート線構造は所望の冗長性を与え、
ゲート線１本の表示装置よりも広い活性領域を利用せ
ず、表示動作を向上させると共に、図６及び図７に最も
良く示されているように、トランジスタの活性領域に対
する光シールドを形成する。また、先に述べた通り、逆
の形の構造によってソース線でも冗長性を得ることがで
きる。
８及び１２０を駆動するために、複数のトランジスタ１
３６は、個々に、たとえば、部分画素１１４を部分画素
１１８と同じトランジスタ１３６にもさらに接続する第
２のドレイン接続線１３８を含む。従って、この構成は
ゲート線１３０の両側にある対の部分画素１１４，１１
８及び１１６，１２０を各トランジスタ１３６に接続す
る。部分画素１１４及び１１６は追加のトランジスタ構
造に備えて縮小されてはいない。さらに、隣接する画素
１１２及び１１２′は隣接する部分画素１１８，１１
４′及び１２０，１１６′の間にゲート線を有していな
い。従って、このゲート線構造は所望の冗長性を与え、
ゲート線１本の表示装置よりも広い活性領域を利用せ
ず、表示動作を向上させると共に、図６及び図７に最も
良く示されているように、トランジスタの活性領域に対
する光シールドを形成する。また、先に述べた通り、逆
の形の構造によってソース線でも冗長性を得ることがで
きる。
【００３５】まず、図６を参照すると、図６には、部分
画素１１４，１１６，１１８及び１２０を含む画素１１
２の実施例のレイアウトを示す全体平面図が最も明瞭に
示されている。ゲート線１３０はトランジスタ１３６相
互間の光シールド１３２より広く、一方、それぞれのト
ランジスタ１３６の構造の上方では光シールド１３２は
ゲート線１３０となっており、そのため、感光アモルフ
ァスシリコン活性領域はあらゆる入射光から確実に遮蔽
される。トランジスタ１３６のドレイン線は１対の部分
画素、たとえば、部分画素１１４及び１１６に接続して
いる。相互接続短絡部１３４は、図７から最も明瞭にわ
かるように、トランジスタ１３６の誘電体６６を垂直方
向に切削又はエッチングすることにより形成される。
画素１１４，１１６，１１８及び１２０を含む画素１１
２の実施例のレイアウトを示す全体平面図が最も明瞭に
示されている。ゲート線１３０はトランジスタ１３６相
互間の光シールド１３２より広く、一方、それぞれのト
ランジスタ１３６の構造の上方では光シールド１３２は
ゲート線１３０となっており、そのため、感光アモルフ
ァスシリコン活性領域はあらゆる入射光から確実に遮蔽
される。トランジスタ１３６のドレイン線は１対の部分
画素、たとえば、部分画素１１４及び１１６に接続して
いる。相互接続短絡部１３４は、図７から最も明瞭にわ
かるように、トランジスタ１３６の誘電体６６を垂直方
向に切削又はエッチングすることにより形成される。
【００３６】トランジスタ１３６はトランジスタ４０と
ほぼ同じであり、同一の素子は同じ図中符号により指示
してある。トランジスタ１３６は誘電体５８を含まない
が、必要に応じて、誘電体５８を含む構成としても良
い。パッシベーション層（誘電体）６６を領域１４０に
おいてゲート線１３０（５０）までエッチングし、次
に、光シールド１３２を蒸着すると、領域１４０にある
部分は短絡部１３４を形成する。
ほぼ同じであり、同一の素子は同じ図中符号により指示
してある。トランジスタ１３６は誘電体５８を含まない
が、必要に応じて、誘電体５８を含む構成としても良
い。パッシベーション層（誘電体）６６を領域１４０に
おいてゲート線１３０（５０）までエッチングし、次
に、光シールド１３２を蒸着すると、領域１４０にある
部分は短絡部１３４を形成する。
【００３７】図７に示すように、光シールドを成す上方
の冗長ゲート線１３２はゲート線１３０及び活性半導体
領域５４と重なり合う。これにより、半導体領域５４の
両側に等しい電界が有効に印加されることになり、その
結果、トランジスタ１３６がオンしたときの導通量は増
加し、トランジスタ１３６がオフしたときの漏れ電流は
起こりにくくなる。このように、光シールドを設けるこ
とにより、アモルファスシリコン材料は感光性であって
も、トランジスタのターンオン特性とターンオフ特性を
向上させるので、冗長ゲート線１３２もその結果得られ
る表示装置の動作を向上させる。
の冗長ゲート線１３２はゲート線１３０及び活性半導体
領域５４と重なり合う。これにより、半導体領域５４の
両側に等しい電界が有効に印加されることになり、その
結果、トランジスタ１３６がオンしたときの導通量は増
加し、トランジスタ１３６がオフしたときの漏れ電流は
起こりにくくなる。このように、光シールドを設けるこ
とにより、アモルファスシリコン材料は感光性であって
も、トランジスタのターンオン特性とターンオフ特性を
向上させるので、冗長ゲート線１３２もその結果得られ
る表示装置の動作を向上させる。
【００３８】できる限り高い製造歩どまりを実現するこ
とが望ましい。さらに改善した冗長ゲート線構造を図８
〜図１３に示す。図５及び図６に示すトランジスタ１３
６は、それぞれ、各トランジスタから２つの部分画素、
たとえば、部分画素１１４及び１１８などを動作させる
ために、第２のドレイン線１３８を含む。修正すること
が可能な製造上の欠陥の１つは、ソース線１２２からゲ
ート線１３０への短絡である。トランジスタ１３６の構
造では、２つの部分画素１１４及び１１８は、トランジ
スタ１３６が開成したとき、トランジスタ１３６の両側
にレーザーを当てることによりゲート線１３０及び１３
２を開成するなどの方法によって開成される。従って、
ゲートからソースへの短絡が起こった場合に部分画素の
損失は１つのみで済むように、トランジスタ構造を形成
することが望ましい。
とが望ましい。さらに改善した冗長ゲート線構造を図８
〜図１３に示す。図５及び図６に示すトランジスタ１３
６は、それぞれ、各トランジスタから２つの部分画素、
たとえば、部分画素１１４及び１１８などを動作させる
ために、第２のドレイン線１３８を含む。修正すること
が可能な製造上の欠陥の１つは、ソース線１２２からゲ
ート線１３０への短絡である。トランジスタ１３６の構
造では、２つの部分画素１１４及び１１８は、トランジ
スタ１３６が開成したとき、トランジスタ１３６の両側
にレーザーを当てることによりゲート線１３０及び１３
２を開成するなどの方法によって開成される。従って、
ゲートからソースへの短絡が起こった場合に部分画素の
損失は１つのみで済むように、トランジスタ構造を形成
することが望ましい。
【００３９】図８を参照すると、構造１４２は、ＩＴＯ
層４６と、NiCr合金層４８とにより形成することができ
る底面ゲート線１３０を含む。ゲート線１３０は１つの
画素についてのみ示されているが、表示装置の幅に沿っ
て続いていると考えられる。部分画素１１４，１１６，
１１８及び１２０の底面層、すなわち、パッドを形成す
る金属もゲート線金属と共に形成される。次に、図９に
示すように、窒化シリコンから形成されるようなゲート
絶縁体層５２と、アモルファスシリコン合金層５４とを
ゲート線１３０の上に形成する。ゲート線１３０に対す
る接点領域を設けるために、これらの層５２及び５４を
通して開口１４４をエッチング又はその他の方法によっ
て形成する。
層４６と、NiCr合金層４８とにより形成することができ
る底面ゲート線１３０を含む。ゲート線１３０は１つの
画素についてのみ示されているが、表示装置の幅に沿っ
て続いていると考えられる。部分画素１１４，１１６，
１１８及び１２０の底面層、すなわち、パッドを形成す
る金属もゲート線金属と共に形成される。次に、図９に
示すように、窒化シリコンから形成されるようなゲート
絶縁体層５２と、アモルファスシリコン合金層５４とを
ゲート線１３０の上に形成する。ゲート線１３０に対す
る接点領域を設けるために、これらの層５２及び５４を
通して開口１４４をエッチング又はその他の方法によっ
て形成する。
【００４０】次に、図１０に示すように、二酸化シリコ
ンなどの誘電体層５８を蒸着し、ゲート線１３０に対す
るアクセス開口１４６を形成するために、再び誘電体層
５８をエッチングする。誘電体層５８を通して半導体層
５４まで４つの活性トランジスタ領域１４８をエッチン
グにより形成する。部分画素１１４，１１６，１１８及
び１２０もその金属底面層までエッチングする。
ンなどの誘電体層５８を蒸着し、ゲート線１３０に対す
るアクセス開口１４６を形成するために、再び誘電体層
５８をエッチングする。誘電体層５８を通して半導体層
５４まで４つの活性トランジスタ領域１４８をエッチン
グにより形成する。部分画素１１４，１１６，１１８及
び１２０もその金属底面層までエッチングする。
【００４１】図１１に示す状態では、活性領域５４に接
触するようにソース金属１２２′と、ドレイン金属１３
８′を蒸着してある。各ソース線１２２′と、各ドレイ
ン線１３８′は、４つの部分画素１１４，１１６，１１
８及び１２０のそれぞれについて別個の活性領域５４に
接続している。この場合、活性領域５４には４つの別々
のトランジスタ１３６′が形成される。この構造には、
ソースからゲートへの短絡が起こった場合に、他の部分
画素のいずれをも非動作状態とすることなく各トランジ
スタ、すなわち、各部分画素が開成するという利点があ
る。
触するようにソース金属１２２′と、ドレイン金属１３
８′を蒸着してある。各ソース線１２２′と、各ドレイ
ン線１３８′は、４つの部分画素１１４，１１６，１１
８及び１２０のそれぞれについて別個の活性領域５４に
接続している。この場合、活性領域５４には４つの別々
のトランジスタ１３６′が形成される。この構造には、
ソースからゲートへの短絡が起こった場合に、他の部分
画素のいずれをも非動作状態とすることなく各トランジ
スタ、すなわち、各部分画素が開成するという利点があ
る。
【００４２】図１２を参照すると、構造の上にパッシベ
ーション層６６を形成した後に、ゲート線１３０に至る
別のアクセス開口１５０が設けられている。最終的に
は、図１３に示すように、好ましくは、９８％のアルミ
ニウムと、２％の銅とから成る合金などの抵抗率の低い
アルミニウム合金により上方に位置する光シールド／ゲ
ート線１３２を形成する。ゲート線１３２とソース線１
２２との間のキャパシタンスをできる限る少なくするた
めに、ゲート線１３２は幅の狭い領域１５２を含んでい
るのが好ましい。
ーション層６６を形成した後に、ゲート線１３０に至る
別のアクセス開口１５０が設けられている。最終的に
は、図１３に示すように、好ましくは、９８％のアルミ
ニウムと、２％の銅とから成る合金などの抵抗率の低い
アルミニウム合金により上方に位置する光シールド／ゲ
ート線１３２を形成する。ゲート線１３２とソース線１
２２との間のキャパシタンスをできる限る少なくするた
めに、ゲート線１３２は幅の狭い領域１５２を含んでい
るのが好ましい。
【００４３】以上の教示に照らして、本発明の変形及び
変更は可能である。本発明と共にトランジスタ２２又は
他の種類の２つ又は３つの端子切換えデバイスを利用す
ることができる。アモルファスシリコン合金半導体材料
５４はCdSe又はGaAs材料などの数多くの種類の材料の中
のいずれかであっても良いであろう。ゲート線１３０及
び１３２は画素ごと又は部分画素ごとに相互接続、すな
わち、短絡されるものとして図示したが、表示装置の端
部でのみ接続することや、１つおきの画素ごとなどの別
のパターンで接続することも可能である。従って、特許
請求の範囲に示す範囲の中で、先に特定して説明した方
法以外の方法により本発明を実施しうると理解すべきで
ある。
変更は可能である。本発明と共にトランジスタ２２又は
他の種類の２つ又は３つの端子切換えデバイスを利用す
ることができる。アモルファスシリコン合金半導体材料
５４はCdSe又はGaAs材料などの数多くの種類の材料の中
のいずれかであっても良いであろう。ゲート線１３０及
び１３２は画素ごと又は部分画素ごとに相互接続、すな
わち、短絡されるものとして図示したが、表示装置の端
部でのみ接続することや、１つおきの画素ごとなどの別
のパターンで接続することも可能である。従って、特許
請求の範囲に示す範囲の中で、先に特定して説明した方
法以外の方法により本発明を実施しうると理解すべきで
ある。
【図１】従来の方法により製造した活性マトリクス表示
装置バックプレーンを概略的に示す平面図。
装置バックプレーンを概略的に示す平面図。
【図２】本発明と共に利用可能であると思われる、まず
最初に上面にパッシベーション層が形成される従来のバ
ックプレーンのトランジスタの１つを示す横断面図。
最初に上面にパッシベーション層が形成される従来のバ
ックプレーンのトランジスタの１つを示す横断面図。
【図３】本発明と共に利用可能であると思われる１つの
トランジスタの横断面図。
トランジスタの横断面図。
【図４】部分画素マトリクス表示装置の従来の１例を概
略的に示す平面図。
略的に示す平面図。
【図５】本発明の部分画素マトリクス表示装置の１実施
例を概略的に示す平面図。
例を概略的に示す平面図。
【図６】本発明に従った部分画素行バス線及び部分画素
列バス線を示す部分画素マトリクス表示装置の１実施例
の一部の平面図。
列バス線を示す部分画素マトリクス表示装置の１実施例
の一部の平面図。
【図７】本発明の冗長行バス線を示すトランジスタの横
断面図。
断面図。
【図８】〜
【図１３】本発明の部分画素マトリクス表示装置の第２
の実施例の素子の平面図。
の実施例の素子の平面図。
４２ ガラス基板
４４ 障壁層
４６ ＩＴＯ層
４８ 耐火金属層
５２ ゲート絶縁体層
５４ 半導体（アモルファスシリコン合金）材料
６６ パッシベーション層
１１０ 部分画素マトリクス表示装置
１１２，１１２′ 画素
１１４，１１４′，１１６，１１６′，１１８，１２０
部分画素 １２２ 列（ソース）バス線 １２４ 列（ソース）接点線 １２６ 列（ソース）バス線 １２８ 短絡線 １３０ 行（ゲート）バス線 １３２ 光シールド（冗長ゲート線） １３４ 短絡部 １３６ トランジスタ １３８ ドレイン線
部分画素 １２２ 列（ソース）バス線 １２４ 列（ソース）接点線 １２６ 列（ソース）バス線 １２８ 短絡線 １３０ 行（ゲート）バス線 １３２ 光シールド（冗長ゲート線） １３４ 短絡部 １３６ トランジスタ １３８ ドレイン線
Claims (2)
- 【請求項１】 基板と；前記基板上に形成される画素の
パターンと；前記基板上に形成され、１対の冗長行又は
列活性化バス線を含み、前記対の冗長活性化バス線は互
いに重なり合うように形成され、各対のバス線に沿って
少なくとも２つの場所で互いに接続されており、前記画
素のそれぞれが前記交差する行バス線の中の少なくとも
１本及び前記交差する列バス線の中の少なくとも１本に
結合して、各画素に１組の活性化バス線を与えている複
数の交差する行及び列活性化バス線とを具備することを
特徴としたフラットパネルバックプレーン。 - 【請求項２】 マトリクス表示バックプレーンの製造法
であって、 基板を準備する工程と；前記基板の上に画素のパターン
を形成する工程と；１対の冗長行又は列活性化バス線を
形成することを含み、互いに重なり合う位置にあり、各
対のバス線に沿って少なくとも２回、互いに相互に接続
する前記対の冗長活性化バス線を形成し、前記画素のそ
れぞれを交差する行バス線の中の少なくとも１本及び交
差する列バス線の中の少なくとも１本に結合して、各画
素に１組の活性化バス線を与えることを含み、複数の交
差する行及び列活性化バス線を形成する工程とから成る
ことを特徴とするバックプレーンの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/609,576 US5162931A (en) | 1990-11-06 | 1990-11-06 | Method of manufacturing flat panel backplanes including redundant gate lines and displays made thereby |
| US609,576 | 1990-11-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0519298A true JPH0519298A (ja) | 1993-01-29 |
| JP3243617B2 JP3243617B2 (ja) | 2002-01-07 |
Family
ID=24441371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31736391A Expired - Lifetime JP3243617B2 (ja) | 1990-11-06 | 1991-11-06 | フラットパネルバックプレーンおよびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5162931A (ja) |
| EP (1) | EP0484842B1 (ja) |
| JP (1) | JP3243617B2 (ja) |
| CA (1) | CA2054935C (ja) |
| DE (1) | DE69126000T2 (ja) |
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| JP2004038165A (ja) * | 2002-06-28 | 2004-02-05 | Samsung Electronics Co Ltd | 液晶表示装置及びそれに用いられる薄膜トランジスタ基板 |
| JP2006098622A (ja) * | 2004-09-29 | 2006-04-13 | Casio Comput Co Ltd | ディスプレイパネル |
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| KR100925473B1 (ko) * | 2008-05-06 | 2009-11-06 | 삼성전자주식회사 | 액정 표시 장치 |
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| US7768615B2 (en) | 1997-05-29 | 2010-08-03 | Samsung Electronics Co., Ltd. | Liquid crystal display having wide viewing angle |
| US7787086B2 (en) | 1998-05-19 | 2010-08-31 | Samsung Electronics Co., Ltd. | Liquid crystal display having wide viewing angle |
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- 1991-11-05 CA CA002054935A patent/CA2054935C/en not_active Expired - Lifetime
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