JPH01281772A - トップスタガー型非晶質シリコン薄膜トランジスタ - Google Patents
トップスタガー型非晶質シリコン薄膜トランジスタInfo
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- JPH01281772A JPH01281772A JP63110690A JP11069088A JPH01281772A JP H01281772 A JPH01281772 A JP H01281772A JP 63110690 A JP63110690 A JP 63110690A JP 11069088 A JP11069088 A JP 11069088A JP H01281772 A JPH01281772 A JP H01281772A
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- Japan
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- electrode
- amorphous silicon
- thin film
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- Pending
Links
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- 239000010409 thin film Substances 0.000 title claims description 8
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アクティブマトリクス型液晶表示器等に用い
られるトップスタガー型非晶質シリコン薄膜トランジス
タに関するものである。
られるトップスタガー型非晶質シリコン薄膜トランジス
タに関するものである。
［従来の技術］
近年、アクティブマトリクス型液晶表示器等への応用を
目指して、非晶質シリコン（以下、ａ−８ｉという）薄
膜トランジスタ（以下、ＴＦＴという）の研究開発が各
所で行われている。
目指して、非晶質シリコン（以下、ａ−８ｉという）薄
膜トランジスタ（以下、ＴＦＴという）の研究開発が各
所で行われている。
第４図は上記ａ−８ｉＴＦＴの一例を示したものである
。同図において、１はガラス等を用いた絶縁性基板、２
．３はそれぞれＩＴＯ（インジウム・ティン・オキサイ
ド）により形成されたソース配線と画素電極、４，５は
それぞれｎ型シリコン層により形成されたソース電極と
ドレイン電極、７は非晶質シリコン層、８はゲート絶縁
層、９はゲート電極である。同図に示されるように、ソ
ース電極４およびドレイン電極５とゲート電極９が、非
晶質シリコン層７およびゲート絶縁層８を挟んで形成さ
れ、しかもソース電極４およびドレイン電極５がゲート
電極９よりも絶縁性基板１側に形成された構造を有する
ａ−５ｉＴＦＴを、トップスタガー型ａ−３ｉＴＦＴと
呼んでいる。
。同図において、１はガラス等を用いた絶縁性基板、２
．３はそれぞれＩＴＯ（インジウム・ティン・オキサイ
ド）により形成されたソース配線と画素電極、４，５は
それぞれｎ型シリコン層により形成されたソース電極と
ドレイン電極、７は非晶質シリコン層、８はゲート絶縁
層、９はゲート電極である。同図に示されるように、ソ
ース電極４およびドレイン電極５とゲート電極９が、非
晶質シリコン層７およびゲート絶縁層８を挟んで形成さ
れ、しかもソース電極４およびドレイン電極５がゲート
電極９よりも絶縁性基板１側に形成された構造を有する
ａ−５ｉＴＦＴを、トップスタガー型ａ−３ｉＴＦＴと
呼んでいる。
ソース電極４およびドレイン電極５を形成するｎ型シリ
コン層は、ソース配線２および画素電極３を形成するＩ
ＴＯとオーミックコンタクトを形成するために必須のも
のであり、同図に示されるように、非晶質シリコン層７
とＩＴＯの間に形成されている。
コン層は、ソース配線２および画素電極３を形成するＩ
ＴＯとオーミックコンタクトを形成するために必須のも
のであり、同図に示されるように、非晶質シリコン層７
とＩＴＯの間に形成されている。
［解決しようとする課題］
ＩＴＯ上のｎ型シリコン層は密着力が弱いため、ソース
配線２上のソース電極４あるいは画素電極３上のドレイ
ン電極５は剥がれやすく、そのため上記構造を有するａ
−５ｉＴＦＴは歩留りが低かった。また、上記構造では
ＩＴＯとｎ型シリコン層が直接接しているため、ＩＴＯ
中のＩｎ（インジウム）がｎ型シリコン層中を拡散して
非晶質シリコン層に達し、その結果ａ−３ｉＴＰＴのオ
フ電流を増大させるという問題もあった。
配線２上のソース電極４あるいは画素電極３上のドレイ
ン電極５は剥がれやすく、そのため上記構造を有するａ
−５ｉＴＦＴは歩留りが低かった。また、上記構造では
ＩＴＯとｎ型シリコン層が直接接しているため、ＩＴＯ
中のＩｎ（インジウム）がｎ型シリコン層中を拡散して
非晶質シリコン層に達し、その結果ａ−３ｉＴＰＴのオ
フ電流を増大させるという問題もあった。
本発明は上記従来の課題に対してなされたものであり、
ソース電極およびドレイン電極の膜はがれをなくし、ａ
−ＳｉＴＦＴのオフ電流を増加させないトップスタガー
型ａ−８ｉＴＦＴを提供することを目的としている。
ソース電極およびドレイン電極の膜はがれをなくし、ａ
−ＳｉＴＦＴのオフ電流を増加させないトップスタガー
型ａ−８ｉＴＦＴを提供することを目的としている。
〔課題を解決するための手段］
本発明は、ソース配線および画素電極がＩＴＯにより形
成され、ソース電極およびドレイン電極がｎ型シリコン
層により形成されたトップスタガー型非晶質シリコン薄
膜トランジスタにおいて、上記ソース配線と上記ソース
電極間および上記画素電極と上記ドレイン電極間をそれ
ぞれＣｒ層を介して接続することにより、上記課題を解
決するものである。
成され、ソース電極およびドレイン電極がｎ型シリコン
層により形成されたトップスタガー型非晶質シリコン薄
膜トランジスタにおいて、上記ソース配線と上記ソース
電極間および上記画素電極と上記ドレイン電極間をそれ
ぞれＣｒ層を介して接続することにより、上記課題を解
決するものである。
また上記構造において、上記ソース電極の端部と上記Ｃ
ｒ層の端部が一致し、かつ上記ドレイン電極の端部と上
記Ｃｒ層の端部が一致していることが好ましい。
ｒ層の端部が一致し、かつ上記ドレイン電極の端部と上
記Ｃｒ層の端部が一致していることが好ましい。
さらに、上記ソース電極と上記Ｃｒ層が、上記ソース配
線よりも幅広に形成されていることが好ましい。
線よりも幅広に形成されていることが好ましい。
［実施例］
以下、本発明における一実施例を図面に基いて説明する
。
。
第１図において、１はガラス等を用いた絶縁性基板、２
，３はそれぞれＩＴＯにより形成されたソース配線と画
素電極、４，５はそれぞれｎ型シリコン層により形成さ
れたソース電極とドレイン電極であり、上記ソース配線
２とソース電極４問および画素電極３とドレイン電極５
間はそれぞれ、Ｃｒ（クロム）層６を介して接続されて
いる。７は非晶質シリコン層、８はゲート絶縁層、９は
ゲート電極である。
，３はそれぞれＩＴＯにより形成されたソース配線と画
素電極、４，５はそれぞれｎ型シリコン層により形成さ
れたソース電極とドレイン電極であり、上記ソース配線
２とソース電極４問および画素電極３とドレイン電極５
間はそれぞれ、Ｃｒ（クロム）層６を介して接続されて
いる。７は非晶質シリコン層、８はゲート絶縁層、９は
ゲート電極である。
ＩＴＯとＣｒ、Ｃｒとｎ型シリコン層は、どちらも良好
な接着性を示すため、本例のように０１層６を介してソ
ース配線２とソース電ｔＪｉｉ４、および画素電極３と
ドレイン電極５が接続されたちのでは、膜剥がれが生じ
ることはない。
な接着性を示すため、本例のように０１層６を介してソ
ース配線２とソース電ｔＪｉｉ４、および画素電極３と
ドレイン電極５が接続されたちのでは、膜剥がれが生じ
ることはない。
また、上記構成ではＩＴＯとｎ型シリコン層が直接、接
していないためＩＴＯ中のＩｎがｎ型シリコン層を拡散
することがない。
していないためＩＴＯ中のＩｎがｎ型シリコン層を拡散
することがない。
第２図は、本発明における第２の実施例を示したもので
ある。同図に示されるように、本例は、ソース電極４の
端部と０１層６の端部が一致し、かつドレイン電極５の
端部と０１層６の端部が一致したものである。
ある。同図に示されるように、本例は、ソース電極４の
端部と０１層６の端部が一致し、かつドレイン電極５の
端部と０１層６の端部が一致したものである。
上記構造は、ソース電極４、ドレイン電極５およびＣｒ
層６が同一のマスク工程により形成可能なため、上記第
１の実施例に対しマスク枚数を１枚減らすことができる
。
層６が同一のマスク工程により形成可能なため、上記第
１の実施例に対しマスク枚数を１枚減らすことができる
。
ところでａ−８ＬＴＰＴでは、光照射時のオフ電流の増
加が大きな問題となっているが、この光オフ電流は非晶
質シリコン層とｎ型シリコン層界面における発生再結合
電流が主なものとなっている。本構成では、０１層６が
絶縁性基板１側から入射する光を遮断するため、非晶質
シリコン層７とソース電極４およびドレイン電極５を形
成するｎ型シリコン層の界面には光は殆ど到達しない。
加が大きな問題となっているが、この光オフ電流は非晶
質シリコン層とｎ型シリコン層界面における発生再結合
電流が主なものとなっている。本構成では、０１層６が
絶縁性基板１側から入射する光を遮断するため、非晶質
シリコン層７とソース電極４およびドレイン電極５を形
成するｎ型シリコン層の界面には光は殆ど到達しない。
従って光オフ電流を大幅に減少させることができる。
第３図は、本発明における第３の実施例を示したもので
ある。同図に示されるように、本例は、ソース電極４と
Ｃｒ層６がソース配線２よりも幅広になるようにしたも
のである。
第３図は、本発明における第３の実施例を示したもので
ある。同図に示されるように、本例は、ソース電極４と
Ｃｒ層６がソース配線２よりも幅広になるようにしたも
のである。
通常ゲート電極９はＡＩ（アルミニウム）により形成さ
れているが、上記ゲート電極をエツチングするときに、
ピンホール等によりエツチング液が染込みソース配線２
が冒されることがある。本例では、ソース電極４とＣｒ
層６がソース配線２を覆っているため、エツチング液の
染込みに対し、ソース電極４とＣｒ層６がソース配線を
保護し、ソース配線が冒される心配がない。
れているが、上記ゲート電極をエツチングするときに、
ピンホール等によりエツチング液が染込みソース配線２
が冒されることがある。本例では、ソース電極４とＣｒ
層６がソース配線２を覆っているため、エツチング液の
染込みに対し、ソース電極４とＣｒ層６がソース配線を
保護し、ソース配線が冒される心配がない。
［発明の効果コ
本発明によれば、Ｃｒ層を介してソース配線とソース電
極間および画素電極とドレイン電極間が接続されている
ため、従来みられた膜剥がれが皆無となり歩留りが大幅
に向上する。
極間および画素電極とドレイン電極間が接続されている
ため、従来みられた膜剥がれが皆無となり歩留りが大幅
に向上する。
また、ＩＴＯとｎ型９３２層が直接、接していないため
、ＩＴＯ中のＩｎがｎ型シリコン層を拡散する事がなく
ａ−ＳｉＴＦＴの信頼性が向上する。
、ＩＴＯ中のＩｎがｎ型シリコン層を拡散する事がなく
ａ−ＳｉＴＦＴの信頼性が向上する。
ソース電極の端部とＣｒ層の端部が一致し、かつドレイ
ン電極の端部とＣｒ層の端部が一致した構造を有するａ
−５ｉＴＦＴでは、マスク枚数を減らすことができるた
め、スルーブツトの向上が期待できると共に、Ｃｒ層が
非晶質シリコン層とｎ型シリコン層の界面に到達する光
を殆ど遮断するため、光照射時の発生再結合電流に基く
オフ電流を大幅に減少させることができ、特性の向上が
図れる。
ン電極の端部とＣｒ層の端部が一致した構造を有するａ
−５ｉＴＦＴでは、マスク枚数を減らすことができるた
め、スルーブツトの向上が期待できると共に、Ｃｒ層が
非晶質シリコン層とｎ型シリコン層の界面に到達する光
を殆ど遮断するため、光照射時の発生再結合電流に基く
オフ電流を大幅に減少させることができ、特性の向上が
図れる。
さらに、ソース電極とＣｒ層がソース配線よりも幅広に
形成されたものでは、上記ソース電極とＣｒ層がソース
配線をゲート電極のエツチング液から保護する役目を果
すため、ソース配線が冒されることがなく歩留り向上に
寄与する。
形成されたものでは、上記ソース電極とＣｒ層がソース
配線をゲート電極のエツチング液から保護する役目を果
すため、ソース配線が冒されることがなく歩留り向上に
寄与する。
第１図は本発明における第１の実施例を示した断面図、
第２図は本発明における第２の実施例を示した断面図、
第３図は本発明における第３の実施例を示した断面図、
第４図は従来例を示した断面図である。 ２・・・ソース配線 ３・・・画素電極 ４・・・ソース電極 ５・・・ドレイン電極 ６・・・Ｃｒ層 以 上 出願人 株式会社 精 工 舎
第２図は本発明における第２の実施例を示した断面図、
第３図は本発明における第３の実施例を示した断面図、
第４図は従来例を示した断面図である。 ２・・・ソース配線 ３・・・画素電極 ４・・・ソース電極 ５・・・ドレイン電極 ６・・・Ｃｒ層 以 上 出願人 株式会社 精 工 舎
Claims (3)
- （１）ソース配線および画素電極がＩＴＯ（インジウム
・ティン・オキサイド）により形成され、ソース電極お
よびドレイン電極がｎ型シリコン層により形成されたト
ップスタガー型非晶質シリコン薄膜トランジスタにおい
て、上記ソース配線と上記ソース電極間および上記画素
電極と上記ドレイン電極間がそれぞれＣｒ（クロム）層
を介して接続されていることを特徴とするトップスタガ
ー型非晶質シリコン薄膜トランジスタ。 - （２）上記ソース電極の端部と、上記Ｃｒ層の端部が一
致し、かつ上記ドレイン電極の端部と上記Ｃｒ層の端部
が一致していることを特徴とする請求項１記載のトップ
スタガー型非晶質シリコン薄膜トランジスタ。 - （３）上記ソース電極と上記Ｃｒ層が、上記ソース配線
よりも幅広に形成されていることを特徴とする請求項１
または２記載のトップスタガー型非晶質シリコン薄膜ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110690A JPH01281772A (ja) | 1988-05-07 | 1988-05-07 | トップスタガー型非晶質シリコン薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110690A JPH01281772A (ja) | 1988-05-07 | 1988-05-07 | トップスタガー型非晶質シリコン薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01281772A true JPH01281772A (ja) | 1989-11-13 |
Family
ID=14541980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110690A Pending JPH01281772A (ja) | 1988-05-07 | 1988-05-07 | トップスタガー型非晶質シリコン薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01281772A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258256A (ja) * | 2002-02-27 | 2003-09-12 | Konica Corp | 有機ｔｆｔ装置及びその製造方法 |
| JP2003324202A (ja) * | 2002-02-27 | 2003-11-14 | Konica Minolta Holdings Inc | 有機薄膜トランジスタ及びその製造方法 |
| WO2011111522A1 (en) * | 2010-03-08 | 2011-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1988
- 1988-05-07 JP JP63110690A patent/JPH01281772A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003258256A (ja) * | 2002-02-27 | 2003-09-12 | Konica Corp | 有機ｔｆｔ装置及びその製造方法 |
| JP2003324202A (ja) * | 2002-02-27 | 2003-11-14 | Konica Minolta Holdings Inc | 有機薄膜トランジスタ及びその製造方法 |
| WO2011111522A1 (en) * | 2010-03-08 | 2011-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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