JP3475588B2 - 薄膜トランジスタパネル - Google Patents
薄膜トランジスタパネルInfo
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Description
【０００１】
【産業上の利用分野】この発明は薄膜トランジスタパネ
ルに関する。
ルに関する。
【０００２】
【従来の技術】例えば画素用スイッチング素子として薄
膜トランジスタを備えたアクティブマトリクス型液晶表
示装置を製造する場合、生産性の向上を図るために、ア
クティブマトリクスパネルを構成する薄膜トランジスタ
パネルのベースとなるガラス等からなる透明基板とし
て、薄膜トランジスタパネル複数個分に対応する大きさ
のものを用意し、そして所定の工程までは複数個分を一
括して製造し、その後各単体に分断して製造することが
ある。また、このような薄膜トランジスタパネルを製造
する場合、各単体に分断する前においては例えば配向膜
をラビング処理するときに発生する静電気により、各単
体に分断した後においては例えば静電気等の高電圧を帯
びた他の物体と接触することにより、画素用薄膜トラン
ジスタに絶縁破壊が生じたり、画素用薄膜トランジスタ
の電圧−電流特性が変化したりすることがあり、したが
ってこのようなことを防止するために静電気対策を行っ
ている。
膜トランジスタを備えたアクティブマトリクス型液晶表
示装置を製造する場合、生産性の向上を図るために、ア
クティブマトリクスパネルを構成する薄膜トランジスタ
パネルのベースとなるガラス等からなる透明基板とし
て、薄膜トランジスタパネル複数個分に対応する大きさ
のものを用意し、そして所定の工程までは複数個分を一
括して製造し、その後各単体に分断して製造することが
ある。また、このような薄膜トランジスタパネルを製造
する場合、各単体に分断する前においては例えば配向膜
をラビング処理するときに発生する静電気により、各単
体に分断した後においては例えば静電気等の高電圧を帯
びた他の物体と接触することにより、画素用薄膜トラン
ジスタに絶縁破壊が生じたり、画素用薄膜トランジスタ
の電圧−電流特性が変化したりすることがあり、したが
ってこのようなことを防止するために静電気対策を行っ
ている。
【０００３】図７は薄膜トランジスタパネル複数個分に
対応する大きさのガラス基板上に画素用薄膜トランジス
タ等が形成された状態における等価回路的平面図を示し
たものである。薄膜トランジスタパネル複数個分に対応
する大きさのガラス基板１は、最終的には一点鎖線で示
すカットライン２に沿って切断されることにより、各単
体に分断されるようになっている。この場合、カットラ
イン２で囲まれた領域はパネル形成領域３となってお
り、その周囲は余剰部４となっている。
対応する大きさのガラス基板上に画素用薄膜トランジス
タ等が形成された状態における等価回路的平面図を示し
たものである。薄膜トランジスタパネル複数個分に対応
する大きさのガラス基板１は、最終的には一点鎖線で示
すカットライン２に沿って切断されることにより、各単
体に分断されるようになっている。この場合、カットラ
イン２で囲まれた領域はパネル形成領域３となってお
り、その周囲は余剰部４となっている。
【０００４】パネル形成領域３には、マトリクス状に配
置された複数の画素電極５と、これらの画素電極５にそ
れぞれ接続された複数の画素用薄膜トランジスタ６と、
行方向に配置され、画素用薄膜トランジスタ６にゲート
信号を供給する複数のゲートライン７と、列方向に配置
され、画素用薄膜トランジスタ６にデータ信号を供給す
る複数のデータライン８と、行方向に配置され、画素電
極５との間で補助容量部Ｃｓを形成する複数の補助容量
ライン９と、複数の画素電極５の周囲に配置された保護
リング１０と、保護リング１０の外側において保護リン
グ１０と各ゲートライン７にそれぞれ接続された２つず
つの保護用薄膜トランジスタ１１ａ、１１ｂからなる複
数のゲートライン側保護素子１１と、保護リング１０の
外側において保護リング１０と各データライン８にそれ
ぞれ接続された２つずつの保護用薄膜トランジスタ１２
ａ、１２ｂからなる複数のデータライン側保護素子１２
とが設けられている。余剰部４にはショートライン１３
が格子状に設けられている。
置された複数の画素電極５と、これらの画素電極５にそ
れぞれ接続された複数の画素用薄膜トランジスタ６と、
行方向に配置され、画素用薄膜トランジスタ６にゲート
信号を供給する複数のゲートライン７と、列方向に配置
され、画素用薄膜トランジスタ６にデータ信号を供給す
る複数のデータライン８と、行方向に配置され、画素電
極５との間で補助容量部Ｃｓを形成する複数の補助容量
ライン９と、複数の画素電極５の周囲に配置された保護
リング１０と、保護リング１０の外側において保護リン
グ１０と各ゲートライン７にそれぞれ接続された２つず
つの保護用薄膜トランジスタ１１ａ、１１ｂからなる複
数のゲートライン側保護素子１１と、保護リング１０の
外側において保護リング１０と各データライン８にそれ
ぞれ接続された２つずつの保護用薄膜トランジスタ１２
ａ、１２ｂからなる複数のデータライン側保護素子１２
とが設けられている。余剰部４にはショートライン１３
が格子状に設けられている。
【０００５】そして、各ゲートライン７の右端部および
各データライン８の上端部はショートライン１３に接続
されている。各補助容量ライン９の左端部は、保護リン
グ１０の右辺部に平行して配置された共通ライン９ａお
よびこの共通ライン９ａから延びる接続ライン９ｂを介
してショートライン１３に接続されている。ゲートライ
ン側保護素子１１は、それぞれのゲート電極Ｇとソース
電極Ｓとを互いに接続された２つの保護用薄膜トランジ
スタ１１ａ、１１ｂが、それぞれのソース電極Ｓとドレ
イン電極Ｄとを互いに逆向きとされた状態で、ゲートラ
イン７と保護リング１０との間に並列接続された構造と
なっている。データライン側保護素子１２は、それぞれ
のゲート電極Ｇとソース電極Ｓとを互いに接続された２
つの保護用薄膜トランジスタ１２ａ、１２ｂが、それぞ
れのソース電極Ｓとドレイン電極Ｄとを互いに逆向きと
された状態で、データライン８と保護リング１０との間
に並列接続された構造となっている。
各データライン８の上端部はショートライン１３に接続
されている。各補助容量ライン９の左端部は、保護リン
グ１０の右辺部に平行して配置された共通ライン９ａお
よびこの共通ライン９ａから延びる接続ライン９ｂを介
してショートライン１３に接続されている。ゲートライ
ン側保護素子１１は、それぞれのゲート電極Ｇとソース
電極Ｓとを互いに接続された２つの保護用薄膜トランジ
スタ１１ａ、１１ｂが、それぞれのソース電極Ｓとドレ
イン電極Ｄとを互いに逆向きとされた状態で、ゲートラ
イン７と保護リング１０との間に並列接続された構造と
なっている。データライン側保護素子１２は、それぞれ
のゲート電極Ｇとソース電極Ｓとを互いに接続された２
つの保護用薄膜トランジスタ１２ａ、１２ｂが、それぞ
れのソース電極Ｓとドレイン電極Ｄとを互いに逆向きと
された状態で、データライン８と保護リング１０との間
に並列接続された構造となっている。
【０００６】次に、この薄膜トランジスタパネルの各薄
膜トランジスタの部分の具体的な構造について図８を参
照しながら説明する。ただし、保護用薄膜トランジスタ
１１ａ、１１ｂ、１２ａ、１２ｂの構造はほぼ同じであ
るので、代表としてゲートライン側保護素子１１の一方
の保護用薄膜トランジスタ１１ａの構造について説明す
る。ガラス基板１の上面には、画素用薄膜トランジスタ
６および保護用薄膜トランジスタ１１ａの各ゲート電極
Ｇが形成されている。ゲート電極Ｇ等を含むガラス基板
１の上面全体にはゲート絶縁膜２１が形成されている。
各ゲート電極Ｇにそれぞれ対応する部分におけるゲート
絶縁膜２１の上面にはアモルファスシリコン等からなる
半導体薄膜２２が形成されている。各半導体薄膜２２の
上面中央部にはチャネル保護膜２３が形成されている。
半導体薄膜２２のチャネル保護膜２３下の部分は真性領
域からなるチャネル領域２２ａとされ、その両側はイオ
ン注入領域からなるソース領域２２ｂおよびドレイン領
域２２ｃとされている。各ソース領域２２ｂおよび各ド
レイン領域２２ｃの上面にはソース側シリサイド層２４
およびドレイン側シリサイド層２５が形成されている。
各チャネル保護膜２３からある程度離れた部分における
各ソース側シリサイド層２４の上面にはソース側コンタ
クト用メタル層２６を介してソース電極Ｓが形成され、
各チャネル保護膜２３からある程度離れた部分における
各ドレイン側シリサイド層２５の上面にはドレイン側コ
ンタクト用メタル層２７を介してドレイン電極Ｄが形成
されている。なお、画素用薄膜トランジスタ６の近傍に
おけるゲート絶縁膜２１の上面には、ソース電極Ｓおよ
びドレイン電極Ｄの形成前に、ＩＴＯからなる画素電極
５が形成され、この画素電極５にソース電極Ｓが接続さ
れている。
膜トランジスタの部分の具体的な構造について図８を参
照しながら説明する。ただし、保護用薄膜トランジスタ
１１ａ、１１ｂ、１２ａ、１２ｂの構造はほぼ同じであ
るので、代表としてゲートライン側保護素子１１の一方
の保護用薄膜トランジスタ１１ａの構造について説明す
る。ガラス基板１の上面には、画素用薄膜トランジスタ
６および保護用薄膜トランジスタ１１ａの各ゲート電極
Ｇが形成されている。ゲート電極Ｇ等を含むガラス基板
１の上面全体にはゲート絶縁膜２１が形成されている。
各ゲート電極Ｇにそれぞれ対応する部分におけるゲート
絶縁膜２１の上面にはアモルファスシリコン等からなる
半導体薄膜２２が形成されている。各半導体薄膜２２の
上面中央部にはチャネル保護膜２３が形成されている。
半導体薄膜２２のチャネル保護膜２３下の部分は真性領
域からなるチャネル領域２２ａとされ、その両側はイオ
ン注入領域からなるソース領域２２ｂおよびドレイン領
域２２ｃとされている。各ソース領域２２ｂおよび各ド
レイン領域２２ｃの上面にはソース側シリサイド層２４
およびドレイン側シリサイド層２５が形成されている。
各チャネル保護膜２３からある程度離れた部分における
各ソース側シリサイド層２４の上面にはソース側コンタ
クト用メタル層２６を介してソース電極Ｓが形成され、
各チャネル保護膜２３からある程度離れた部分における
各ドレイン側シリサイド層２５の上面にはドレイン側コ
ンタクト用メタル層２７を介してドレイン電極Ｄが形成
されている。なお、画素用薄膜トランジスタ６の近傍に
おけるゲート絶縁膜２１の上面には、ソース電極Ｓおよ
びドレイン電極Ｄの形成前に、ＩＴＯからなる画素電極
５が形成され、この画素電極５にソース電極Ｓが接続さ
れている。
【０００７】次に、この薄膜トランジスタパネルを製造
する際に、カットライン２に沿って切断する前の状態に
おいて例えば配向膜をラビング処理するときに静電気が
発生した場合について説明する。この場合には、バネル
形成領域３内のすべての配線が余剰部４のショートライ
ン１３に接続されているので、ショートライン１３を接
地しておくと、発生した静電気を速やかに除去すること
ができる。したがって、画素用薄膜トランジスタ６に絶
縁破壊が生じたり、画素用薄膜トランジスタ６の電圧−
電流特性が変化したりしないようにすることができる。
する際に、カットライン２に沿って切断する前の状態に
おいて例えば配向膜をラビング処理するときに静電気が
発生した場合について説明する。この場合には、バネル
形成領域３内のすべての配線が余剰部４のショートライ
ン１３に接続されているので、ショートライン１３を接
地しておくと、発生した静電気を速やかに除去すること
ができる。したがって、画素用薄膜トランジスタ６に絶
縁破壊が生じたり、画素用薄膜トランジスタ６の電圧−
電流特性が変化したりしないようにすることができる。
【０００８】次に、この薄膜トランジスタパネルを製造
する際に、カットライン２に沿って切断した後において
例えば静電気を帯びた他の物体と接触した場合について
説明する。一例として、１行目のゲートライン７が静電
気により高電位になったとする。すると、１行目のゲー
トライン７に対応するゲートライン側保護素子１１の一
方の保護用薄膜トランジスタ１１ａがオン状態となり、
保護リング１０が１行目のゲートライン７と同電位とな
る。次に、例えば２行目のゲートライン７に対応するゲ
ートライン側保護素子１１について見ると、他方の保護
用薄膜トランジスタ１１ｂがオン状態となり、２行目の
ゲートライン７が保護リング１０と同電位となる。かく
して、保護リング１０、すべてのゲートライン７および
すべてのデータライン８が同電位となる。したがって、
この場合も、画素用薄膜トランジスタ６に絶縁破壊が生
じたり、画素用薄膜トランジスタ６の電圧−電流特性が
変化したりしないようにすることができる。
する際に、カットライン２に沿って切断した後において
例えば静電気を帯びた他の物体と接触した場合について
説明する。一例として、１行目のゲートライン７が静電
気により高電位になったとする。すると、１行目のゲー
トライン７に対応するゲートライン側保護素子１１の一
方の保護用薄膜トランジスタ１１ａがオン状態となり、
保護リング１０が１行目のゲートライン７と同電位とな
る。次に、例えば２行目のゲートライン７に対応するゲ
ートライン側保護素子１１について見ると、他方の保護
用薄膜トランジスタ１１ｂがオン状態となり、２行目の
ゲートライン７が保護リング１０と同電位となる。かく
して、保護リング１０、すべてのゲートライン７および
すべてのデータライン８が同電位となる。したがって、
この場合も、画素用薄膜トランジスタ６に絶縁破壊が生
じたり、画素用薄膜トランジスタ６の電圧−電流特性が
変化したりしないようにすることができる。
【０００９】なお、この薄膜トランジスタパネルでは、
カットライン２に沿って切断した後においても、保護ラ
イン１０、ゲートライン側保護素子１１の２つの保護用
薄膜トランジスタ１１ａ、１１ｂおよびデータライン側
保護素子１２の２つの保護用薄膜トランジスタ１２ａ、
１２ｂが残存することになる。しかしながら、各ゲート
ライン７に順次ゲート信号を供給し、それに同期させて
各データライン８にデータ信号を供給して表示駆動する
場合、一方の保護用薄膜トランジスタ１１ａ、１２ａの
ゲート電極Ｇとソース電極Ｓとが互いに接続されている
ので、これら一方の保護用薄膜トランジスタ１１ａ、１
２ａがゲート信号やデータ信号の電圧程度ではオン状態
とならず、したがって表示駆動に影響を及ぼすことはな
い。
カットライン２に沿って切断した後においても、保護ラ
イン１０、ゲートライン側保護素子１１の２つの保護用
薄膜トランジスタ１１ａ、１１ｂおよびデータライン側
保護素子１２の２つの保護用薄膜トランジスタ１２ａ、
１２ｂが残存することになる。しかしながら、各ゲート
ライン７に順次ゲート信号を供給し、それに同期させて
各データライン８にデータ信号を供給して表示駆動する
場合、一方の保護用薄膜トランジスタ１１ａ、１２ａの
ゲート電極Ｇとソース電極Ｓとが互いに接続されている
ので、これら一方の保護用薄膜トランジスタ１１ａ、１
２ａがゲート信号やデータ信号の電圧程度ではオン状態
とならず、したがって表示駆動に影響を及ぼすことはな
い。
【００１０】ところで、すでに説明したが、図７に示す
ように、画素用薄膜トランジスタ６においては、チャネ
ル保護膜２３からある程度離れた部分におけるソース側
シリサイド層２４上にソース電極Ｓを形成し、チャネル
保護膜２３からある程度離れた部分におけるドレイン側
シリサイド層２５上にドレイン電極Ｄを形成している。
すなわち、ソース電極Ｓおよびドレイン電極Ｄをチャネ
ル保護膜２３上には形成していない。このようにするの
は開口率を高めるためである。すなわち、ソース電極Ｓ
およびドレイン電極Ｄを形成する場合、全面にアルミニ
ウム等からなる金属膜を成膜し、この金属膜の不要な部
分をエッチングして除去することにより、ソース電極Ｓ
およびドレイン電極Ｄを形成している。この場合、ソー
ス電極Ｓとドレイン電極Ｄとを分離する必要があるの
で、この分離のためのエッチングスペースが必要とな
る。しかるに、ソース電極Ｓおよびドレイン電極Ｄをチ
ャネル保護膜２３上に形成すると、ソース電極Ｓとドレ
イン電極Ｄとを分離するためのエッチングスペースに応
じてチャネル保護膜２３のチャネル長方向の長さが大き
くなり、これに伴いチャネル領域２２ａのチャネル長方
向の長さが大きくなり、つまりデバイス領域が大きくな
り、ひいては開口率が低下することになる。そこで、こ
のようなことを避けるために、ソース電極Ｓおよびドレ
イン電極Ｄをチャネル保護膜２３上に形成していないの
である。なお、例えば保護用薄膜トランジスタ１１ａ
は、開口率に関係ないが、画素用薄膜トランジスタ６と
同様の構造とすることにより、デバイス領域が大きくな
らないようにしている。
ように、画素用薄膜トランジスタ６においては、チャネ
ル保護膜２３からある程度離れた部分におけるソース側
シリサイド層２４上にソース電極Ｓを形成し、チャネル
保護膜２３からある程度離れた部分におけるドレイン側
シリサイド層２５上にドレイン電極Ｄを形成している。
すなわち、ソース電極Ｓおよびドレイン電極Ｄをチャネ
ル保護膜２３上には形成していない。このようにするの
は開口率を高めるためである。すなわち、ソース電極Ｓ
およびドレイン電極Ｄを形成する場合、全面にアルミニ
ウム等からなる金属膜を成膜し、この金属膜の不要な部
分をエッチングして除去することにより、ソース電極Ｓ
およびドレイン電極Ｄを形成している。この場合、ソー
ス電極Ｓとドレイン電極Ｄとを分離する必要があるの
で、この分離のためのエッチングスペースが必要とな
る。しかるに、ソース電極Ｓおよびドレイン電極Ｄをチ
ャネル保護膜２３上に形成すると、ソース電極Ｓとドレ
イン電極Ｄとを分離するためのエッチングスペースに応
じてチャネル保護膜２３のチャネル長方向の長さが大き
くなり、これに伴いチャネル領域２２ａのチャネル長方
向の長さが大きくなり、つまりデバイス領域が大きくな
り、ひいては開口率が低下することになる。そこで、こ
のようなことを避けるために、ソース電極Ｓおよびドレ
イン電極Ｄをチャネル保護膜２３上に形成していないの
である。なお、例えば保護用薄膜トランジスタ１１ａ
は、開口率に関係ないが、画素用薄膜トランジスタ６と
同様の構造とすることにより、デバイス領域が大きくな
らないようにしている。
【００１１】
【発明が解決しようとする課題】しかしながら、薄膜ト
ランジスタに対する光照射を考慮したところ、画素用薄
膜トランジスタ６の場合には別に問題はないが、保護用
薄膜トランジスタ１１ａ、１１ｂ、１２ａ、１２ｂの場
合には問題があった。すなわち、半導体薄膜２２のソー
ス領域２２ｂおよびドレイン領域２２ｃの各一部はソー
ス電極Ｓおよびドレイン電極Ｄによって覆われていない
ので、上面側からの光照射によりリーク電流が増加する
ことになる。しかるに、画素用薄膜トランジスタ６の場
合には、リーク電流が増加しても、別に問題はない。一
方、保護用薄膜トランジスタ１１ａ、１１ｂ、１２ａ、
１２ｂの場合には、通常の表示駆動時におけるリーク電
流が増加すると、保護リング１０に流れる電流が増加
し、保護リング１０が腐食する原因となり、静電気対策
の信頼性が低下するという問題があった。この発明の目
的は、保護用薄膜トランジスタの光照射によるリーク電
流を低減することができる薄膜トランジスタパネルを提
供することにある。
ランジスタに対する光照射を考慮したところ、画素用薄
膜トランジスタ６の場合には別に問題はないが、保護用
薄膜トランジスタ１１ａ、１１ｂ、１２ａ、１２ｂの場
合には問題があった。すなわち、半導体薄膜２２のソー
ス領域２２ｂおよびドレイン領域２２ｃの各一部はソー
ス電極Ｓおよびドレイン電極Ｄによって覆われていない
ので、上面側からの光照射によりリーク電流が増加する
ことになる。しかるに、画素用薄膜トランジスタ６の場
合には、リーク電流が増加しても、別に問題はない。一
方、保護用薄膜トランジスタ１１ａ、１１ｂ、１２ａ、
１２ｂの場合には、通常の表示駆動時におけるリーク電
流が増加すると、保護リング１０に流れる電流が増加
し、保護リング１０が腐食する原因となり、静電気対策
の信頼性が低下するという問題があった。この発明の目
的は、保護用薄膜トランジスタの光照射によるリーク電
流を低減することができる薄膜トランジスタパネルを提
供することにある。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
マトリクス状に配置された画素用薄膜トランジスタと、
該画素用薄膜トランジスタが接続されたゲートライン
と、前記ゲートラインを短絡する保護リングと、前記各
ゲートラインと前記保護リングとに接続された２つの保
護用薄膜トランジスタからなる保護素子を備えた薄膜ト
ランジスタパネルにおいて、前記画素用薄膜トランジス
タはチャネル保護膜とソース電極およびドレイン電極と
が離れたものからなり、前記保護用薄膜トランジスタは
チャネル保護膜上にソース電極およびドレイン電極の各
一部が配置されたものからなることを特徴とするもので
ある。請求項２記載の発明は、前記保護素子は、それぞ
れのゲート電極とソース電極とが前記ゲートラインに接
続された第１の保護用薄膜トランジスタと、それぞれの
ゲート電極とソース電極とが前記保護リングに接続さ
れ、前記第１の保護用薄膜トランジスタに直列に接続さ
れた第２の薄膜トランジスタとからなることを特徴とす
るものである。
マトリクス状に配置された画素用薄膜トランジスタと、
該画素用薄膜トランジスタが接続されたゲートライン
と、前記ゲートラインを短絡する保護リングと、前記各
ゲートラインと前記保護リングとに接続された２つの保
護用薄膜トランジスタからなる保護素子を備えた薄膜ト
ランジスタパネルにおいて、前記画素用薄膜トランジス
タはチャネル保護膜とソース電極およびドレイン電極と
が離れたものからなり、前記保護用薄膜トランジスタは
チャネル保護膜上にソース電極およびドレイン電極の各
一部が配置されたものからなることを特徴とするもので
ある。請求項２記載の発明は、前記保護素子は、それぞ
れのゲート電極とソース電極とが前記ゲートラインに接
続された第１の保護用薄膜トランジスタと、それぞれの
ゲート電極とソース電極とが前記保護リングに接続さ
れ、前記第１の保護用薄膜トランジスタに直列に接続さ
れた第２の薄膜トランジスタとからなることを特徴とす
るものである。
【００１３】
【作用】請求項１記載の発明によれば、保護用薄膜トラ
ンジスタはチャネル保護膜上にソース電極およびドレイ
ン電極の各一部が配置されたものからなるので、保護用
薄膜トランジスタの半導体薄膜のソース領域およびドレ
イン領域がすべてソース電極およびドレイン電極によっ
て覆われることとなり、したがって保護用薄膜トランジ
スタの光照射によるリーク電流を低減することができる
ものであり、また、画素用薄膜トランジスタはチャネル
保護膜とソース電極およびドレイン電極とが離れたもの
からなるので、画素用薄膜トランジスタのデバイス領域
が大きくならないようにすることができ、したがって開
口率が低下しないようにすることができる。
ンジスタはチャネル保護膜上にソース電極およびドレイ
ン電極の各一部が配置されたものからなるので、保護用
薄膜トランジスタの半導体薄膜のソース領域およびドレ
イン領域がすべてソース電極およびドレイン電極によっ
て覆われることとなり、したがって保護用薄膜トランジ
スタの光照射によるリーク電流を低減することができる
ものであり、また、画素用薄膜トランジスタはチャネル
保護膜とソース電極およびドレイン電極とが離れたもの
からなるので、画素用薄膜トランジスタのデバイス領域
が大きくならないようにすることができ、したがって開
口率が低下しないようにすることができる。
【００１４】
【実施例】図１はこの発明の一実施例における薄膜トラ
ンジスタパネルの一部を示したものである。この図にお
いて、図８と同一名称部分には同一の符号を付し、その
説明を適宜省略する。この実施例において、図８に示す
従来例と異なる点は、保護用薄膜トランジスタ１１ａの
構造をチャネル保護膜２３上にソース電極Ｓおよびドレ
イン電極Ｄの各一部が配置された構造とした点である。
このようにすると、保護用薄膜トランジスタ１１ａの半
導体薄膜２２のソース領域２２ｂおよびドレイン領域２
２ｃがすべてソース電極Ｓおよびドレイン電極Ｄによっ
て覆われることとなり、したがって保護用薄膜トランジ
スタ１１ａの光照射によるリーク電流を低減することが
できる。
ンジスタパネルの一部を示したものである。この図にお
いて、図８と同一名称部分には同一の符号を付し、その
説明を適宜省略する。この実施例において、図８に示す
従来例と異なる点は、保護用薄膜トランジスタ１１ａの
構造をチャネル保護膜２３上にソース電極Ｓおよびドレ
イン電極Ｄの各一部が配置された構造とした点である。
このようにすると、保護用薄膜トランジスタ１１ａの半
導体薄膜２２のソース領域２２ｂおよびドレイン領域２
２ｃがすべてソース電極Ｓおよびドレイン電極Ｄによっ
て覆われることとなり、したがって保護用薄膜トランジ
スタ１１ａの光照射によるリーク電流を低減することが
できる。
【００１５】次に、光照射によるリーク電流の低減につ
いて具体的に説明する。図１に示す保護用薄膜トランジ
スタ１１ａ（以下、実施例保護用薄膜トランジスタとい
う）単体と図８に示す保護用薄膜トランジスタ１１ａ
（以下、従来例保護用薄膜トランジスタという）単体と
について、上面側からの光照射がない場合のＶG−Ｉ
D（ゲート電圧−ドレイン電流）特性を調べたところ、
両者は同じであって、図２において実線で示す結果が得
られた。次に、上面側からの光照射を１０００ルックス
としたところ、実施例保護用薄膜トランジスタの場合に
は図２において点線で示す結果が得られ、従来例保護用
薄膜トランジスタの場合には図２において一点鎖線で示
す結果が得られた。この図２から明らかなように、両薄
膜トランジスタのリーク電流は光照射により共に増加す
るが、点線で示す実施例保護用薄膜トランジスタの場合
には一点鎖線で示す従来例保護用薄膜トランジスタの場
合よりも、光照射によるリーク電流を低減することがで
きることが分かる。
いて具体的に説明する。図１に示す保護用薄膜トランジ
スタ１１ａ（以下、実施例保護用薄膜トランジスタとい
う）単体と図８に示す保護用薄膜トランジスタ１１ａ
（以下、従来例保護用薄膜トランジスタという）単体と
について、上面側からの光照射がない場合のＶG−Ｉ
D（ゲート電圧−ドレイン電流）特性を調べたところ、
両者は同じであって、図２において実線で示す結果が得
られた。次に、上面側からの光照射を１０００ルックス
としたところ、実施例保護用薄膜トランジスタの場合に
は図２において点線で示す結果が得られ、従来例保護用
薄膜トランジスタの場合には図２において一点鎖線で示
す結果が得られた。この図２から明らかなように、両薄
膜トランジスタのリーク電流は光照射により共に増加す
るが、点線で示す実施例保護用薄膜トランジスタの場合
には一点鎖線で示す従来例保護用薄膜トランジスタの場
合よりも、光照射によるリーク電流を低減することがで
きることが分かる。
【００１６】次に、２つの実施例保護用薄膜トランジス
タによって形成した例えば図７に示すような保護素子
（以下、実施例保護素子という）と図７に示す２つの従
来例保護用薄膜トランジスタによって形成した保護素子
（以下、従来例保護素子という）とについて、上面側か
らの光照射がない場合のＶG−ＩD特性を測定したとこ
ろ、両者は同じであって、図３において実線で示す結果
が得られた。次に、上面側からの光照射を１０００ルッ
クスとしたところ、実施例保護素子の場合には図３にお
いて点線で示す結果が得られ、従来例保護素子の場合に
は図３において一点鎖線で示す結果が得られた。この図
３から明らかなように、両保護素子のリーク電流は光照
射により共に増加するが、点線で示す実施例保護素子の
場合には一点鎖線で示す従来例保護素子の場合よりも、
光照射によるリーク電流を低減することができることが
分かる。
タによって形成した例えば図７に示すような保護素子
（以下、実施例保護素子という）と図７に示す２つの従
来例保護用薄膜トランジスタによって形成した保護素子
（以下、従来例保護素子という）とについて、上面側か
らの光照射がない場合のＶG−ＩD特性を測定したとこ
ろ、両者は同じであって、図３において実線で示す結果
が得られた。次に、上面側からの光照射を１０００ルッ
クスとしたところ、実施例保護素子の場合には図３にお
いて点線で示す結果が得られ、従来例保護素子の場合に
は図３において一点鎖線で示す結果が得られた。この図
３から明らかなように、両保護素子のリーク電流は光照
射により共に増加するが、点線で示す実施例保護素子の
場合には一点鎖線で示す従来例保護素子の場合よりも、
光照射によるリーク電流を低減することができることが
分かる。
【００１７】ところで、図１に示すように、保護用薄膜
トランジスタ１１ａにおいては、ソース電極Ｓおよびド
レイン電極Ｄをチャネル保護膜２３上に形成しているの
で、ソース電極Ｓとドレイン電極Ｄとを分離するための
エッチングスペースに応じてチャネル保護膜２３のチャ
ネル長方向の長さが大きくなり、これに伴いチャネル領
域２２ａのチャネル長方向の長さが大きくなり、つまり
デバイス領域が大きくなるが、開口率に関係ないので別
に問題はない。これに対して、画素用薄膜トランジスタ
６においては、ソース電極Ｓおよびドレイン電極Ｄをチ
ャネル保護膜２３上に形成していない（つまりソース電
極Ｓおよびドレイン電極Ｄとチャネル領域２２ａとを離
している）ので、デバイス領域が大きくならないように
することができ、したがって開口率が低下しないように
することができる。また、両薄膜トランジスタ６、１１
ａのチャネル保護膜２３のチャネル長方向の長さがゲー
ト電極Ｇの同方向の長さと同じとなるようにしている。
これは、ゲート電極Ｇをマスクとした裏面露光（ガラス
基板１の下面側からの露光）によりチャネル保護膜２３
を形成しているからである。このように、両薄膜トラン
ジスタ６、１１ａをセルフアライメント構造にすると、
ゲート電極Ｇとソース電極Ｓとの間の寄生容量を低減す
ることができる。
トランジスタ１１ａにおいては、ソース電極Ｓおよびド
レイン電極Ｄをチャネル保護膜２３上に形成しているの
で、ソース電極Ｓとドレイン電極Ｄとを分離するための
エッチングスペースに応じてチャネル保護膜２３のチャ
ネル長方向の長さが大きくなり、これに伴いチャネル領
域２２ａのチャネル長方向の長さが大きくなり、つまり
デバイス領域が大きくなるが、開口率に関係ないので別
に問題はない。これに対して、画素用薄膜トランジスタ
６においては、ソース電極Ｓおよびドレイン電極Ｄをチ
ャネル保護膜２３上に形成していない（つまりソース電
極Ｓおよびドレイン電極Ｄとチャネル領域２２ａとを離
している）ので、デバイス領域が大きくならないように
することができ、したがって開口率が低下しないように
することができる。また、両薄膜トランジスタ６、１１
ａのチャネル保護膜２３のチャネル長方向の長さがゲー
ト電極Ｇの同方向の長さと同じとなるようにしている。
これは、ゲート電極Ｇをマスクとした裏面露光（ガラス
基板１の下面側からの露光）によりチャネル保護膜２３
を形成しているからである。このように、両薄膜トラン
ジスタ６、１１ａをセルフアライメント構造にすると、
ゲート電極Ｇとソース電極Ｓとの間の寄生容量を低減す
ることができる。
【００１８】なお、上記実施例では、２つの保護用薄膜
トランジスタからなる保護素子を、例えば図７において
符号１１で示すように、それぞれのゲート電極Ｇとソー
ス電極Ｓとを互いに接続された２つの保護用薄膜トラン
ジスタ１１ａ、１１ｂが、それぞれのソース電極Ｓとド
レイン電極Ｄとを互いに逆向きとされた状態で、ゲート
ライン７と保護リング１０との間に並列接続された構造
とした場合について説明したが、これに限定されるもの
ではない。例えば、図４において符号１１で示すよう
に、それぞれのゲート電極Ｇとソース電極Ｓとを接続さ
れた２つの保護用薄膜トランジスタ１１ａ、１１ｂが、
その各ドレイン電極Ｄを互いに接続された状態で、ゲー
トライン７と保護リング１０との間に直列接続された構
造としてもよい。
トランジスタからなる保護素子を、例えば図７において
符号１１で示すように、それぞれのゲート電極Ｇとソー
ス電極Ｓとを互いに接続された２つの保護用薄膜トラン
ジスタ１１ａ、１１ｂが、それぞれのソース電極Ｓとド
レイン電極Ｄとを互いに逆向きとされた状態で、ゲート
ライン７と保護リング１０との間に並列接続された構造
とした場合について説明したが、これに限定されるもの
ではない。例えば、図４において符号１１で示すよう
に、それぞれのゲート電極Ｇとソース電極Ｓとを接続さ
れた２つの保護用薄膜トランジスタ１１ａ、１１ｂが、
その各ドレイン電極Ｄを互いに接続された状態で、ゲー
トライン７と保護リング１０との間に直列接続された構
造としてもよい。
【００１９】この場合の静電気対策は、カットライン２
に沿って切断する前の状態においては図７に示す場合と
同じであるが、カットライン２に沿って切断した後にお
いては図７に示す場合と異なるので、次にこの異なる場
合について説明する。一例として、１行目のゲートライ
ン７が静電気により高電位になったとする。すると、１
行目のゲートライン７に対応するゲートライン側保護素
子１１の一方の保護用薄膜トランジスタ１１ａがオン状
態となり、次いで他方の保護用薄膜トランジスタ１１ｂ
が降伏特性により導通し、保護リング１０が１行目のゲ
ートライン７と同電位となる。次に、例えば２行目のゲ
ートライン７に対応するゲートライン側保護素子１１に
ついて見ると、他方の保護用薄膜トランジスタ１１ｂが
オン状態となり、次いで一方の保護用薄膜トランジスタ
１１ａが降伏特性により導通し、２行目のゲートライン
７が保護リング１０と同電位となる。かくして、保護リ
ング１０、すべてのゲートライン７およびすべてのデー
タライン８が同電位となる。したがって、この場合も、
画素用薄膜トランジスタ６に絶縁破壊が生じたり、画素
用薄膜トランジスタ６の電圧−電流特性が変化したりし
ないようにすることができる。
に沿って切断する前の状態においては図７に示す場合と
同じであるが、カットライン２に沿って切断した後にお
いては図７に示す場合と異なるので、次にこの異なる場
合について説明する。一例として、１行目のゲートライ
ン７が静電気により高電位になったとする。すると、１
行目のゲートライン７に対応するゲートライン側保護素
子１１の一方の保護用薄膜トランジスタ１１ａがオン状
態となり、次いで他方の保護用薄膜トランジスタ１１ｂ
が降伏特性により導通し、保護リング１０が１行目のゲ
ートライン７と同電位となる。次に、例えば２行目のゲ
ートライン７に対応するゲートライン側保護素子１１に
ついて見ると、他方の保護用薄膜トランジスタ１１ｂが
オン状態となり、次いで一方の保護用薄膜トランジスタ
１１ａが降伏特性により導通し、２行目のゲートライン
７が保護リング１０と同電位となる。かくして、保護リ
ング１０、すべてのゲートライン７およびすべてのデー
タライン８が同電位となる。したがって、この場合も、
画素用薄膜トランジスタ６に絶縁破壊が生じたり、画素
用薄膜トランジスタ６の電圧−電流特性が変化したりし
ないようにすることができる。
【００２０】なお、図４に示す実施例においても、保護
用薄膜トランジスタの構造を図１に示すようにすること
は当然である。そして、図４に示す回路構成において、
実施例保護素子と従来例保護素子とについて、上面側か
らの光照射がない場合のＶG−ＩD特性を測定したとこ
ろ、両者は同じであって、図５において実線で示す結果
が得られた。次に、上面側からの光照射を１０００ルッ
クスとしたところ、実施例保護素子の場合には図５にお
いて点線で示す結果が得られ、従来例保護素子の場合に
は図５において一点鎖線で示す結果が得られた。この図
６から明らかなように、両保護素子のリーク電流は光照
射により共に増加するが、点線で示す実施例保護素子の
場合には一点鎖線で示す従来例保護素子の場合よりも、
光照射によるリーク電流を低減することができることが
分かる。
用薄膜トランジスタの構造を図１に示すようにすること
は当然である。そして、図４に示す回路構成において、
実施例保護素子と従来例保護素子とについて、上面側か
らの光照射がない場合のＶG−ＩD特性を測定したとこ
ろ、両者は同じであって、図５において実線で示す結果
が得られた。次に、上面側からの光照射を１０００ルッ
クスとしたところ、実施例保護素子の場合には図５にお
いて点線で示す結果が得られ、従来例保護素子の場合に
は図５において一点鎖線で示す結果が得られた。この図
６から明らかなように、両保護素子のリーク電流は光照
射により共に増加するが、点線で示す実施例保護素子の
場合には一点鎖線で示す従来例保護素子の場合よりも、
光照射によるリーク電流を低減することができることが
分かる。
【００２１】また、上記実施例では、図１に示すよう
に、特に保護用薄膜トランジスタ１１ａのチャネル保護
膜２３のチャネル長方向の長さがゲート電極Ｇの同方向
の長さと同じとなるようにしているが、これに限定され
るものではない。例えば、図６に示すように、ゲート電
極Ｇをマスクとした裏面露光後に、フォトマスクを用い
た表面露光（ガラス基板１の上面側からの露光）を行う
ことにより、保護用薄膜トランジスタ１１ａのみにおい
て、そのチャネル保護膜２３の平面形状がゲート電極Ｇ
の平面形状よりもやや小さくなるようにしてもよい。こ
のように、保護用薄膜トランジスタ１１ａのみを非セル
フアライメント構造にすると、下面側からの光照射によ
るリーク電流をも低減することができることになる。
に、特に保護用薄膜トランジスタ１１ａのチャネル保護
膜２３のチャネル長方向の長さがゲート電極Ｇの同方向
の長さと同じとなるようにしているが、これに限定され
るものではない。例えば、図６に示すように、ゲート電
極Ｇをマスクとした裏面露光後に、フォトマスクを用い
た表面露光（ガラス基板１の上面側からの露光）を行う
ことにより、保護用薄膜トランジスタ１１ａのみにおい
て、そのチャネル保護膜２３の平面形状がゲート電極Ｇ
の平面形状よりもやや小さくなるようにしてもよい。こ
のように、保護用薄膜トランジスタ１１ａのみを非セル
フアライメント構造にすると、下面側からの光照射によ
るリーク電流をも低減することができることになる。
【００２２】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、保護用薄膜トランジスタはチャネル保護膜
上にソース電極およびドレイン電極の各一部が配置され
たものからなるので、保護用薄膜トランジスタの半導体
薄膜のソース領域およびドレイン領域がすべてソース電
極およびドレイン電極によって覆われることとなり、し
たがって保護用薄膜トランジスタの光照射によるリーク
電流を低減することができるものであり、また、画素用
薄膜トランジスタはチャネル保護膜とソース電極および
ドレイン電極とが離れたものからなるので、画素用薄膜
トランジスタのデバイス領域が大きくならないようにす
ることができ、したがって開口率が低下しないようにす
ることができる。
明によれば、保護用薄膜トランジスタはチャネル保護膜
上にソース電極およびドレイン電極の各一部が配置され
たものからなるので、保護用薄膜トランジスタの半導体
薄膜のソース領域およびドレイン領域がすべてソース電
極およびドレイン電極によって覆われることとなり、し
たがって保護用薄膜トランジスタの光照射によるリーク
電流を低減することができるものであり、また、画素用
薄膜トランジスタはチャネル保護膜とソース電極および
ドレイン電極とが離れたものからなるので、画素用薄膜
トランジスタのデバイス領域が大きくならないようにす
ることができ、したがって開口率が低下しないようにす
ることができる。
【図１】この発明の一実施例における薄膜トランジスタ
パネルの一部の断面図。
パネルの一部の断面図。
【図２】図１に示す保護用薄膜トランジスタ単体のＶG
−ＩD特性を説明するために示す図。
−ＩD特性を説明するために示す図。
【図３】図１に示す２つの保護用薄膜トランジスタから
なる保護素子のＶG−ＩD特性を説明するために示す図。
なる保護素子のＶG−ＩD特性を説明するために示す図。
【図４】この発明の他の実施例を説明するために示すも
ので、薄膜トランジスタパネル複数個分に対応する大き
さのガラス基板上に画素用薄膜トランジスタ等が形成さ
れた状態における等価回路的平面図。
ので、薄膜トランジスタパネル複数個分に対応する大き
さのガラス基板上に画素用薄膜トランジスタ等が形成さ
れた状態における等価回路的平面図。
【図５】図５に示す２つの保護用薄膜トランジスタから
なる保護素子のＶG−ＩD特性を説明するために示す図。
なる保護素子のＶG−ＩD特性を説明するために示す図。
【図６】この発明のさらに他の実施例における薄膜トラ
ンジスタパネルの一部の断面図。
ンジスタパネルの一部の断面図。
【図７】従来例を説明するために示すもので、薄膜トラ
ンジスタパネル複数個分に対応する大きさのガラス基板
上に画素用薄膜トランジスタ等が形成された状態におけ
る等価回路的平面図。
ンジスタパネル複数個分に対応する大きさのガラス基板
上に画素用薄膜トランジスタ等が形成された状態におけ
る等価回路的平面図。
【図８】図７に示す薄膜トランジスタパネルの具体的な
構造の一部の断面図。
構造の一部の断面図。
６ 画素用薄膜トランジスタ
１１ａ 保護用薄膜トランジスタ
２２ 半導体薄膜
２３ チャネル領域
Ｇ ゲート電極
Ｓ ソース電極
Ｄ ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/1368
H01L 27/12
H01L 29/786
Claims (2)
- 【請求項１】 マトリクス状に配置された画素用薄膜ト
ランジスタと、該画素用薄膜トランジスタが接続された
ゲートラインと、前記ゲートラインを短絡する保護リン
グと、前記各ゲートラインと前記保護リングとに接続さ
れた２つの保護用薄膜トランジスタからなる保護素子を
備えた薄膜トランジスタパネルにおいて、前記画素用薄膜トランジスタはチャネル保護膜とソース
電極およびドレイン電極とが離れたものからなり、 前記保護用薄膜トランジスタはチャネル保護膜上にソー
ス電極およびドレイン電極の各一部が配置されたものか
らなることを特徴とする薄膜トランジスタパネル。 - 【請求項２】 前記保護素子は、それぞれのゲート電極
とソース電極とが前記ゲートラインに接続された第１の
保護用薄膜トランジスタと、それぞれのゲート電極とソ
ース電極とが前記保護リングに接続され、前記第１の保
護用薄膜トランジスタに直列に接続された第２の薄膜ト
ランジスタとからなることを特徴とする請求項１記載の
薄膜トランジスタパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18506095A JP3475588B2 (ja) | 1995-06-29 | 1995-06-29 | 薄膜トランジスタパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18506095A JP3475588B2 (ja) | 1995-06-29 | 1995-06-29 | 薄膜トランジスタパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0915647A JPH0915647A (ja) | 1997-01-17 |
| JP3475588B2 true JP3475588B2 (ja) | 2003-12-08 |
Family
ID=16164112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18506095A Expired - Fee Related JP3475588B2 (ja) | 1995-06-29 | 1995-06-29 | 薄膜トランジスタパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3475588B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4057127B2 (ja) | 1998-02-19 | 2008-03-05 | セイコーエプソン株式会社 | アクティブマトリックス基板及びアクティブマトリックス基板の製造方法並びに液晶装置 |
| JP2008122959A (ja) * | 2007-11-06 | 2008-05-29 | Seiko Epson Corp | アクティブマトリックス基板とその製造方法及び液晶装置 |
| JP2011165749A (ja) * | 2010-02-05 | 2011-08-25 | Panasonic Corp | 半導体装置 |
-
1995
- 1995-06-29 JP JP18506095A patent/JP3475588B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0915647A (ja) | 1997-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |