JPH09127545A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 液晶表示装置において、サージ吸収用配線の
構造を改善することにより、絶縁膜のコンタクトホール
形成を省略してマスク枚数を減らし、製造コストを削減
する。 【解決手段】 ゲートとドレインをゲートライン（１）
あるいはドレインライン（２）に接続した正サージ用保
護ＴＦＴ（７）、及び、ドレインをゲートライン（１）
あるいはドレインライン（２）に接続した負サージ用保
護ＴＦＴ（８）において、正サージ用保護ＴＦＴ（７）
のソース、及び、負サージ用保護ＴＦＴ（８）のソース
とゲートを、ＧＮＤと等価の補助容量電極あるいは遮光
膜に接続する。正あるいは負のサージが入ると、各々保
護ＴＦＴ（７）あるいは（８）がＯＮし、サージ電流は
ＧＮＤに吸収され、画素部のＴＦＴ（３）が保護され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスク枚数の削減
プロセスを可能にした液晶表示装置に関し、特に、静電
気耐圧を向上した液晶表示装置に関する。

【０００２】

【従来の技術】液晶表示装置は小型、薄型、低消費電力
などの利点があり、ＯＡ機器、ＡＶ機器などの分野で実
用化が進んでいる。特に、スイッチング素子として、薄
膜トランジスタ（以下、ＴＦＴと略す）を用いたアクテ
ィブマトリクス型は、原理的にデューティ比１００％の
スタティック駆動をマルチプレクス的に行うことがで
き、大画面、高精細な動画ディスプレイに使用されてい
る。

【０００３】液晶表示装置の等価回路図を図８に示す。
走査線であるゲートライン（１）と信号線であるドレイ
ンライン（２）が交差配置された各交点にはスイッチン
グ素子であるＴＦＴ（３）が形成され、そのソースが液
晶を誘電層とした液晶容量（４）及び電荷保持用の補助
容量（５）の一方の電極に共通に接続されている。液晶
容量（４）の他方の電極は対向電極であり、補助容量の
他方の電極は補助容量電極である。ゲートライン（１）
は線順次に走査選択されて１ライン上のＴＦＴ（３）を
全てＯＮとし、これと同期した信号電圧がドレインライ
ン（２）より液晶容量（４）へ印加される。この電圧は
非選択中にＴＦＴ（３）のＯＦＦ抵抗により液晶容量
（４）へ充電された電荷により保持される。補助容量
（５）は、電圧保持特性を向上する働きを有している。

【０００４】また、（６）は保護ライン、（７）及び
（８）は保護ＴＦＴであり、静電気対策用の保護回路で
ある。即ち、保護ＴＦＴ（７）は、そのゲートとドレイ
ンをゲートライン（１）あるいはドレインライン（２）
に接続し、ソースを保護ライン（６）に接続しており、
各々のライン（１，２）に正のサージ電流が入った時に
ＯＮして、サージ電流を保護ライン（６）へ吸収させる
ようになっている。また、保護ＴＦＴ（８）は、そのド
レインをゲートライン（１）あるいはドレインライン
（２）に接続し、ゲートとソースを保護ライン（６）に
接続しており、各々のライン（１，２）へ負のサージ電
流が入ったときにＯＮして、サージ電流を保護ライン
（６）へ吸収させるようになっている。

【０００５】このように、アクティブマトリクス型液晶
表示装置は多数のＴＦＴを内蔵しており、特に、近年の
大型化、高精細化に対応して画素数が数十万にも上り、
ＴＦＴサイズの小型化も進んでいる。そのため、基板製
造段階、例えば、ラビング、ブレイク（１枚の基板を複
数の基板に切り離すための物理的切断）、基板の角部の
研摩時に発生する静電気や、その他、人体や装置との接
触及び離脱による帯電や放電などがサージ電流（大電
流）となって、これがＴＦＴに入力すると閾値や相互コ
ンダクタンスが変化する、いわゆる静電破壊が起こる。
従って、静電気対策は歩留まり向上の上で重要性を増し
てきている。

【０００６】ＴＦＴ（３）と液晶容量（４）及び補助容
量（５）からなる単位画素の構造を図９及び図１０に示
す。図９は平面図であり、図１０はそのＥ−Ｅ線に沿っ
た断面図である。ここに示した構造は、ゲート電極がチ
ャンネル層であるアモルファスシリコン（ａ−Ｓｉ）層
よりも上層に位置する正スタガー型と呼ばれるものであ
る。ガラスなどの透明絶縁性基板（１０）上にＣｒなど
の不透光性材料からなる遮光膜（１１）が形成され、遮
光膜（１１）上にはＩＴＯなどの透明導電膜からなる補
助容量電極（１２）が全面に形成されている。これらの
上にはＳｉＯ2などの層間絶縁膜（１３）が全面的に被
覆され、層間絶縁膜（１３）上には、ドレインライン
（１４Ｌ）と表示電極（１４Ｐ）がＩＴＯにより形成さ
れている。前記遮光膜（１１）は、図９の波線で囲まれ
た領域を除く全域、即ち表示電極（１４Ｐ）の周辺全域
に設けられてる。ドレインライン（１４Ｌ）と表示電極
（１４Ｐ）の一部はそれぞれドレイン電極（１４Ｄ）及
びソース電極（１４Ｓ）として互いに近接されている。
ドレインライン（１４Ｌ）に交差する方向には、下層に
ａ−Ｓｉ（１５）とＳｉＮxなどのゲート絶縁膜（１
６）を配したゲートライン（１７Ｌ）がＡｌにより形成
されている。ゲートライン（１７Ｌ）の一部はゲート電
極（１７Ｇ）として、ドレイン電極（１４Ｄ）とソース
電極（１４Ｓ）が近接された領域上に配され、ソース及
びドレイン電極（１４Ｓ，１４Ｄ）、ａ−Ｓｉ（１
５）、ゲート絶縁膜（１６）、ゲート電極（１７Ｇ）が
順次積層されてなる正スタガー型ＴＦＴを構成してい
る。

【０００７】一方、このＴＦＴアレイ基板に対向配置さ
れた透明絶縁性基板（５０）上には、ＩＴＯなどの透明
導電膜からなる対向電極（５１）が形成され、これら両
基板間隙には液晶層（５２）が封入され、液晶を誘電層
とした表示電極（１４Ｐ）と対向電極（５１）の各対向
部分で、液晶駆動用の容量が形成され、画素を構成して
いる。

【０００８】図１１は、ゲートライン（１）側の静電気
対策用保護回路であり、保護用ＴＦＴ（７，８）の平面
図を示している。また、図１２は図１１のＦ−Ｆ線に沿
った断面図である。ゲートライン（１７Ｌ）端部付近に
おいて、画素部のソース・ドレイン配線（１４）と同一
のＩＴＯからなる保護ライン（３０）が交差形成される
とともに、これと同一材料により、保護ＴＦＴ（７，
８）に共通のドレイン電極（３１）が形成され、保護ラ
イン（３０）から延在されたソース電極（３２，３３）
に近接されている。ドレイン電極（３１）とソース電極
（３２）の近接領域上には下層のａ−Ｓｉ（１５）及び
ゲート絶縁膜（１６）とともにゲートライン（１７Ｌ）
からの延在部が配され、保護ＴＦＴ（７）を構成してい
る。また、ドレイン電極（３１）とソース電極（３３）
の近接領域上には下層のａ−Ｓｉ（１５）及びゲート絶
縁膜（１６）とともにゲートライン（１７Ｌ）と同一材
料のＡｌからなるＧＮＤ電極（３４）が形成されてい
る。また、ゲートライン（１７Ｌ）とドレイン電極（３
１）及びＧＮＤ電極（３４）と保護ライン（３０）は、
各々ａ−Ｓｉ（１５）とゲート絶縁膜（１６）中に開口
されたコンタクトホール（ＣＴ８，ＣＴ９）を介して接
続されている。

【０００９】この構成により、正のサージ電流がゲート
ライン（１７Ｌ）に入った場合、保護ＴＦＴ（７）がＯ
Ｎし、サージ電流がドレイン電極（３１）からソース電
極（３２）へ抜けて、保護ライン（３０）へと吸収され
る。また、負のサージ電流が入った場合は、保護ＴＦＴ
（８）がＯＮし、サージ電流が保護ライン（３０）から
ソース電極（３３）を経てドレイン電極（３１）及びゲ
ートライン（１７Ｌ）へ入力され、定常レベルにされ
る。このようにして、ゲートライン（１７Ｌ）側の静電
気対策がなされている。

【００１０】図１３は、ドレインライン（２）側の静電
気対策用保護回路であり、保護用ＴＦＴ（７，８）の平
面図を示している。ドレインライン（１４Ｌ）の端部付
近において、ドレインライン（１４Ｌ）と同一のＩＴＯ
からなるソース電極（３６，３７）が形成されてドレイ
ンライン（１４Ｌ）の突出部に近接されている。そして
ドレインライン（１４Ｌ）に交差して、画素部のゲート
ライン（１７Ｌ）と同一のａ−Ｓｉ（１５）とゲート絶
縁膜（１６）を下層に配したＡｌからなる保護ライン
（３５）が配置され、コンタクトホール（ＣＴ１０，Ｃ
Ｔ１１）を介して各々ソース電極（３６，３７）に接続
されている。保護ライン（３５）の一部はＧＮＤ電極
（３８）としてソース電極（３７）とドレインライン
（１４Ｌ）との近接領域上に配されて保護ＴＦＴ（８）
を構成している。また保護ライン（３５）と同一構造で
コンタクトホール（ＣＴ１２）を介してドレインライン
（１４Ｌ）に接続されたサージ電極（３９）が、ソース
電極（３６）とドレインライン（１４Ｌ）との近接領域
上に配されて保護ＴＦＴ（７）を構成している。

【００１１】この構成により、正のサージ電流がドレイ
ンライン（１４Ｌ）に入った場合、保護ＴＦＴ（７）が
ＯＮし、サージ電流がソース電極（３６）から保護ライ
ン（３５）へ抜けて吸収される。また、負のサージ電流
が入った場合は、保護ＴＦＴ（８）がＯＮし、サージ電
流が保護ライン（３５）からソース電極（３７）を経て
ドレインライン（１４Ｌ）へ吸収される。このようにし
て、ドレインライン（１７Ｌ）側の静電気対策がなされ
ている。

【００１２】この構造のＴＦＴアレイ基板は、第１に、
遮光膜（１１）を形成するＣｒのエッチング、第２に、
画素部及び端部でソース・ドレイン配線（１４，３１，
３２，３３，３６，３７）及び保護ライン（３０）を形
成するＩＴＯのエッチング、第３に、ａ−Ｓｉ（１５）
とゲート絶縁膜（１６）のコンタクトホール（ＣＴ７，
ＣＴ８，ＣＴ９，ＣＴ１０，ＣＴ１１，ＣＴ１２）を形
成するエッチング、第４に、画素部及び端部でゲート配
線、ＧＮＤ電極及びサージ電極（１７，３４，３８，３
９）及び保護ライン（３５）を形成するＡｌ、及び、そ
の下層のａ−Ｓｉ（１５）とゲート絶縁膜（１６）のエ
ッチングの４回のフォトリソグラフィーにより製造され
るため、低コストが維持されている。

【００１３】

【発明が解決しようとする課題】従来は、ゲートライン
（１）及びドレインライン（２）の端に設けた保護ＴＦ
Ｔ（７，８）によりスイッチングさせることで、正負の
サージ電流を保護ライン（６）へ入れることで、画素部
のＴＦＴ（３）の静電気破壊を防いでいた。しかし、こ
のようなサージ電流吸収用の保護ライン（６，３０，３
５）は、ＩＴＯあるいはＡｌにより基板周縁部にライン
状に設けられたものである。このため、電荷の蓄積量と
しては大きくなく、十分なサージ電流の吸収はできなか
った。

【００１４】また、保護ライン（６，３０，３５）に断
線があった場合、更に、吸収量が減り、静電気破壊の十
分な防止は成されていなかった。

【００１５】

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、基板上に走査線であるゲートライン群と信
号線であるドレインライン群がそれぞれ縦横に形成され
た各交点毎に、ゲート電極を前記ゲートラインに接続
し、ドレイン電極を前記ドレインラインに接続し、ソー
ス電極を液晶駆動用の表示電極に接続する第１のトラン
ジスタが形成されるとともに、層間絶縁膜を介して前記
各表示電極に共通に重畳して電荷保持用の補助容量を形
成する補助容量電極が形成されてなる液晶表示装置にお
いて、前記ゲートラインの端部には、ゲート及びドレイ
ンを前記ゲートラインに接続し、ソースを前記補助容量
電極に接続する第２のトランジスタと、ドレインを前記
ゲートラインに接続し、ゲート及びソースを前記補助容
量電極に接続する第３のトランジスタが設けられている
構成である。

【００１６】特に、前記表示電極の周辺領域には、非透
光性導電膜からなる遮光膜が、前記補助容量電極に接続
して形成されている構成である。この構成により、ゲー
トラインに正の大電流が入ったときは、第２のトランジ
スタがオンして補助容量電極へと吸収され、負の大電流
が入ったときは第３のトランジスタがオンして補助容量
電極へと吸収され、第１のトランジスタが保護される。
特に、非透光性導電膜からなる遮光層を補助容量電極に
接続して形成することにより、電荷の吸収量が増大し、
保護能力が向上する。

【００１７】また、基板上に走査線であるゲートライン
群と信号線であるドレインライン群がそれぞれ縦横に形
成された各交点毎に、ゲート電極を前記ゲートラインに
接続し、ドレイン電極を前記ドレインラインに接続し、
ソース電極を液晶駆動用の表示電極に接続する第１のト
ランジスタが形成されるとともに、層間絶縁膜を介して
前記各表示電極に共通に重畳して電荷保持用の補助容量
を構成する補助容量電極が形成されてなる液晶表示装置
において、前記ドレインラインの端部には、ゲート及び
ドレインを前記ドレインラインに接続し、ソースを前記
補助容量電極に接続する第２のトランジスタと、ドレイ
ンを前記ドレインラインに接続し、ゲート及びソースを
前記補助容量電極に接続する第３のトランジスタが設け
られている構成である。

【００１８】特に、前記表示電極の周辺領域には、非透
光性導電膜からなる遮光膜が、前記補助容量電極に接続
して形成されている構成である。これにより、ドレイン
ラインに正の大電流が入ったときは、第２のトランジス
タがオンして補助容量電極へと吸収され、負の大電流が
入ったときは第３のトランジスタがオンして補助容量電
極へと吸収され、第１のトランジスタが保護される。特
に、非透光性導電膜からなる遮光層を補助容量電極に接
続して形成することにより、電荷の吸収量が増大し、保
護能力が向上する。

【００１９】また、前記補助容量電極は、透明導電膜に
より前記基板上に全面に形成されている構成である。こ
れにより、補助容量電極の電荷吸収量が更に増大し、保
護能力が高まる。更に、前記遮光層と補助容量電極は、
連続層により形成されている構成である。

【００２０】また、前記ドレインライン及び前記表示電
極は同一の透明導電膜により前記層間絶縁膜上に形成さ
れ、前記ドレイン電極及び前記ソース電極は、各々前記
ドレインライン及び前記表示電極に一体で形成され、前
記ゲートラインは、下層に同じ形状の半導体層及び絶縁
層を配した導電膜よりなり、前記ゲート電極は前記ゲー
トラインと一体の前記導電膜により形成され、前記第１
のトランジスタは、前記半導体層と前記絶縁層を下層に
配した前記ゲート電極が前記ドレイン電極及び前記ソー
ス電極にわたる領域上に形成されてなり、前記第２のト
ランジスタのドレインと前記第３のトランジスタのドレ
インは前記表示電極と同じ透明導電膜により一体で形成
され、前記第２のトランジスタのソースと前記第３のト
ランジスタのソースは前記表示電極と同じ透明導電膜に
より一体で形成され、前記第２のトランジスタのゲート
は、前記ゲートラインと一体の導電膜により形成され、
前記第２のトランジスタのドレイン及び前記第３のトラ
ンジスタのドレインに接続され、前記第３のトランジス
タのゲートは、前記ゲートラインと同じ導電膜により形
成され前記第２のトランジスタのソース及び前記第３の
トランジスタのソースに接続されるとともに前記補助容
量電極に接続され、前記第２のトランジスタは、前記第
２のトランジスタのゲートが前記半導体層及び前記絶縁
層を下層に配して前記第２のトランジスタのドレインと
前記第２のトランジスタのソースにわたる領域上に配さ
れてなり、前記第３のトランジスタは、前記第３のトラ
ンジスタのゲートが前記半導体層及び前記絶縁層を下層
に配して前記第３のトランジスタのドレインと前記第３
のトランジスタのソースにわたる領域上に配されてなる
構成である。

【００２１】また、前記ドレインライン及び前記表示電
極は同一の透明導電膜により前記層間絶縁膜上に形成さ
れ、前記ドレイン電極及び前記ソース電極は、各々前記
ドレインライン及び前記表示電極に一体で形成され、前
記ゲートラインは、下層に同じ形状の半導体層及び絶縁
層を配した導電膜よりなり、前記ゲート電極は前記ゲー
トラインと一体の前記導電膜により形成され、前記第１
のトランジスタは、前記半導体層と前記絶縁層を下層に
配した前記ゲート電極が前記ドレイン電極及び前記ソー
ス電極にわたる領域上に形成されてなり、前記第２のト
ランジスタのドレインと前記第３のトランジスタのドレ
インは前記ドレインラインと一体で前記透明導電膜によ
り形成され、前記第２のトランジスタのソースと前記第
３のトランジスタのソースは前記表示電極と同じ透明導
電膜により一体で形成され、前記第２のトランジスタの
ゲートは、前記ゲートラインと同じ前記導電膜により形
成され、前記第２のトランジスタのドレインに接続さ
れ、前記第３のトランジスタのゲートは、前記ゲートラ
インと同じ前記導電膜により形成され、前記第２のトラ
ンジスタのソース、前記第３のトランジスタのソース及
び前記補助容量電極に接続され、前記第２のトランジス
タは、前記第２のトランジスタのゲートが下層に前記半
導体層及び前記絶縁層を配して前記第２のトランジスタ
のドレインと前記第２のトランジスタのソースにわたる
領域上に配されてなり、前記第３のトランジスタは、前
記第３のトランジスタのゲートが下層に前記半導体層及
び前記絶縁層を配して前記第３のトランジスタのドレイ
ンと前記第３のトランジスタのソースにわたる領域上に
配されてなる構成である。

【００２２】これにより、第２のトランジスタ及び第３
のトランジスタが、第１のトランジスタと同時に形成さ
れるので、工数の増大が無く、製造コストが低い。

【００２３】

【発明の実施の形態】続いて、本発明の実施形態を説明
する。図１はＴＦＴアレイ基板の等価回路図である。ゲ
ートライン（１）とドレインライン（２）が互いに交差
して配置され、これらの各交点にはゲート電極及びドレ
イン電極をそれぞれ各ゲートライン（１）及びドレイン
ライン（２）に接続したＴＦＴ（３）が形成されてい
る。各ＴＦＴ（３）のソースは、液晶容量（４）及び補
助容量（５）の一方の電極となっている。液晶容量
（４）の他方の電極は対向電極であり、補助容量（５）
の他方の電極は補助容量電極である。補助容量電極は所
定の信号電圧が印加されるが、ここではＧＮＤと等価と
して図示した。

【００２４】基板の周縁に当たる部分には静電気対策用
の保護回路を設けているが、本発明では、ゲートライン
（１）側の端部に、ゲートとドレインをゲートライン
（１）に接続し、ソースをＧＮＤに接続した保護ＴＦＴ
（７）、及び、ドレインをゲートライン（１）に接続
し、ゲートとソースをＧＮＤに接続した保護ＴＦＴ
（８）を設けている。また、ドレインライン（２）側の
端部には、ゲートとドレインをドレインライン（２）に
接続し、ソースをＧＮＤに接続した保護ＴＦＴ（７）、
及び、ドレインをドレインライン（２）に接続し、ゲー
トとソースをＧＮＤに接続した保護ＴＦＴ（８）を設け
ている。これら保護ＴＦＴ（７）は、ゲートライン
（１）あるいはドレインライン（２）に正のサージ電流
が入ったときにＯＮしてＧＮＤに導通させ、保護ＴＦＴ
（８）は負のサージ電流が入ったときにＯＮしてＧＮＤ
に導通させることで、大電流による画素部のＴＦＴ
（３）の静電気破壊を防ぐものである。

【００２５】このように、保護ＴＦＴ（７，８）のソー
スを接地することにより、サージ電流の吸収量は無限大
となるとともに、吸収用としてラインを設けた場合の、
断線による電荷吸収能力低下などの問題も無くされる。
以下、ゲートライン（１）側、及び、ドレインライン
（２）側の保護ＴＦＴ（７，８）構造の実施例を、画素
部の単位構造を示した図９及び図１０も参照しながら説
明する。

【００２６】図２は、ゲートライン（１）側の保護ＴＦ
Ｔ（７，８）の平面図である。また図３は図２のＡ−Ａ
線に沿った断面図であり、正サージ用の保護ＴＦＴ
（７）の断面構造を示し、図４は図２のＢ−Ｂ線に沿っ
た断面図であり、負サージ用の保護ＴＦＴ（８）の断面
構造を示している。ガラスなどの基板（１０）上には、
画素部と同じＣｒなどの遮光膜（１１）、遮光膜（１
１）上には画素部と同じＩＴＯなどの補助容量電極（１
２）が形成されている。これらを覆う全面には画素部と
同じＳｉＯ2などの層間絶縁膜（１３）が形成され、層
間絶縁膜（１３）上には、保護ＴＦＴ（７，８）に共通
のソース電極（１８）及びドレイン電極（１９）が、画
素部のソース・ドレイン配線（１４）と同じＩＴＯによ
り形成されている。ソース電極（１８）とドレイン電極
（１９）が近接された領域の一方の端部上には、画素部
と同様、下層にａ−Ｓｉ（１５）とＳｉＮxのゲート絶
縁膜（１６）を配したＡｌからなるゲートライン（１７
Ｌ）が通過しており、ソース電極（１８）とドレイン電
極（１９）が近接された他方の端部上には、ゲートライ
ン（１７Ｌ）と同一積層構造からなるＧＮＤ電極（２
０）が形成されている。ドレイン電極（１９）とゲート
ライン（１７Ｌ）及びソース電極（１８）とＧＮＤ電極
（２０）は、それぞれ、ａ−Ｓｉ（１５）とゲート絶縁
膜（１６）中に開口されたコンタクトホール（ＣＴ１，
ＣＴ２）を介して接続されている。また、ＧＮＤ電極
（２０）は、層間絶縁膜（１３）、ａ−Ｓｉ（１５）及
びゲート絶縁膜（１６）に開口されたコンタクトホール
（ＣＴ３）を介して遮光膜（１１）及び補助容量電極
（１２）の積層体層へ接続されている。

【００２７】この構成により、ゲートライン（１７Ｌ）
に正のサージ電流が入った時は、図３で示す保護ＴＦＴ
（７）がＯＮし、ソース・ドレイン間が導通する。これ
により、サージ電流は、ドレイン電極（１９）からソー
ス電極（１８）を通り、更に、ＧＮＤ電極（２０）から
補助容量電極（１２）及び遮光膜（１１）へと抜けて拡
散し消滅する。この場合、遮光膜（１１）と補助容量電
極（１２）がＧＮＤの如く作用し、ゲートライン（１７
Ｌ）へは補助容量電極（１２）電圧が印加されることに
なる。また、負のサージ電流が入ったときは、図４で示
す保護ＴＦＴ（８）がＯＮし、ソース・ドレイン間が導
通し、遮光膜（１１）と補助容量電極（１２）よりＧＮ
Ｄ電極（２０）及びソース電極（１８）を経てドレイン
電極（１９）へと電流が流れ、ゲートライン（１７Ｌ）
が補助容量電極（１２）と同じ電圧になる。

【００２８】このように、ゲートライン（１７Ｌ）へ入
った正負のサージ電流は、保護ＴＦＴ（７）あるいは保
護ＴＦＴ（８）のいずれかにより、遮光膜（１１）及び
補助容量電極（１２）の積層体層へと逃がされ、大電流
が画素部のＴＦＴ（３）へ入って静電気破壊を起こすと
いったことが防がれる。遮光膜（１１）は、図９の波線
で囲まれた領域を除く基板の全域に一体的に形成されて
いるとともに、補助容量電極（１２）は、この上に積層
され、基板の全面に形成されている。従って、これら遮
光膜（１１）と補助容量電極（１２）の積層体は電荷の
吸収能力が高くＧＮＤの如く作用し、また、断線の恐れ
もない。

【００２９】図５は、ドレインライン（２）側の保護Ｔ
ＦＴ（７，８）の平面図であり、図６はそのＣ−Ｃ線に
沿った断面図であり、正サージ吸収用の保護ＴＦＴ
（７）の断面構造を示し、図７は図５のＤ−Ｄ線に沿っ
た断面図であり、負サージ吸収用の保護ＴＦＴ（８）の
断面構造を示している。基板（１０）上には、画素部及
びゲートライン（１）側と同様Ｃｒの遮光膜（１１）、
ＩＴＯの補助容量電極（１２）が形成され、これを覆う
全面には層間絶縁膜（１３）が形成され、層間絶縁膜
（１３）上には、画素部からＩＴＯのドレインライン
（１４Ｌ）が延在されてきており、２カ所で突出され
て、各々保護ＴＦＴ（７，８）のドレイン電極（２１，
２２）が形成されている。これらドレイン電極（２１，
２２）には、これと同じＩＴＯからなるソース電極（２
３）が近接形成されている。これらの上には、画素部及
びゲートライン（１）側と同様、下層にａ−Ｓｉ（１
５）とゲート絶縁膜（１６）を配したＡｌからなるゲー
ト電極（２４）及びＧＮＤ電極（２５）が形成されてい
る。ゲート電極（２４）は、ａ−Ｓｉ（１５）及びゲー
ト絶縁膜（１６）中に開口されたコンタクトホール（Ｃ
Ｔ４）を介してドレインライン（１４Ｌ）に接続される
とともに、一部ソース及びドレイン電極（２１，２３）
の近接領域上に配されて、保護ＴＦＴ（７）を構成す
る。ＧＮＤ電極（２５）はａ−Ｓｉ（１５）及びゲート
絶縁膜（１６）中に開口されたコンタクトホール（ＣＴ
５）を介してソース電極（２３）に接続されるととも
に、ａ−Ｓｉ（１５）、ゲート絶縁膜（１６）及び層間
絶縁膜（１３）中に開口されたコンタクトホール（ＣＴ
６）を介して、遮光膜（１１）と補助容量電極（１２）
の積層体へ接続されている。

【００３０】この構成により、ドレインライン（１４
Ｌ）に正のサージ電流が入った時は、保護ＴＦＴ（７）
がＯＮし、ソース・ドレイン間が導通する。これによ
り、サージ電流は、ドレイン電極（２１）からソース電
極（２３）を通り、更に、ＧＮＤ電極（２５）から補助
容量電極（１２）及び遮光膜（１１）へと抜けて拡散し
消滅する。この場合、遮光膜（１１）と補助容量電極
（１２）がＧＮＤの如く作用し、ドレインライン（１４
Ｌ）へは補助容量電極（１２）電圧が印加されることに
なる。また、負のサージ電流が入ったときは、保護ＴＦ
Ｔ（８）がＯＮし、ソース・ドレイン間が導通し、遮光
膜（１１）と補助容量電極（１２）よりＧＮＤ電極（２
５）及びソース電極（２３）を経てドレイン電極（２
２）へと電流が流れ、ドレインライン（１４Ｌ）が補助
容量電極（１２）と同じ電圧になる。

【００３１】このように、ドレインライン（１４Ｌ）へ
入った正負のサージ電流は、保護ＴＦＴ（７）あるいは
保護ＴＦＴ（８）のいずれかにより、遮光膜（１１）及
び補助容量電極（１２）の積層体層へと逃がされ、大電
流が画素部のＴＦＴ（３）へ入って静電気破壊を起こす
といったことが防がれる。この遮光膜（１１）と補助容
量電極（１２）の積層体層は基板に全面的に形成されて
おり、ＧＮＤの如く作用するため、電荷の吸収能力が高
く、また、断線の恐れもない。

【００３２】この構造のＴＦＴアレイ基板は、第１に、
遮光膜（１１）を形成するＣｒのエッチング、第２に、
画素部及び端部でソース・ドレイン配線（１４，１８，
１９，２１，２２，２３）を形成するＩＴＯのエッチン
グ、第３に、ａ−Ｓｉ（１５）とゲート絶縁膜（１６）
のコンタクトホール（ＣＴ１，ＣＴ２，ＣＴ４，ＣＴ
５）、及び、ａ−Ｓｉ（１５）、ゲート絶縁膜（１６）
及び層間絶縁膜（１３）のコンタクトホール（ＣＴ３，
ＣＴ６）を形成するエッチング、第４に、画素部及び端
部でゲート配線、ＧＮＤ電極（１７，２０，２４，２
５）を形成するＡｌ、及び、その下層のａ−Ｓｉ（１
５）とゲート絶縁膜（１６）のエッチングの４回のフォ
トリソグラフィーにより製造され、コストが低い。

【００３３】

【発明の効果】以上の説明から明らかな如く、本発明
で、ゲートライン及びドレインラインの静電気対策用の
保護ＴＦＴを、補助容量電極に接続し、サージ電流を補
助容量電極あるいはこれと積層体をなす遮光膜へと逃が
すことにより、サージ電流が画素部のＴＦＴに入って、
静電破壊を招くことが防がれる。この時、遮光膜及び補
助容量電極は面積が大きく、電荷吸収能力が高いので、
耐圧が飛躍的に高められる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る液晶表示装置の等価回
路図である。

【図２】本発明の実施形態に係るゲートライン側の保護
ＴＦＴの平面図である。

【図３】図２のＡ−Ａ線に沿う断面図である。

【図４】図２のＢ−Ｂ線に沿う断面図である。

【図５】本発明の実施形態に係るドレインライン側の保
護ＴＦＴの平面図である。

【図６】図５のＣ−Ｃ線に沿う断面図である。

【図７】図５のＤ−Ｄ線に沿う断面図である。

【図８】従来の液晶表示装置の等価回路図である。

【図９】液晶表示装置の単位画素部の平面図である。

【図１０】図９のＥ−Ｅ線に沿う断面図である。

【図１１】従来のゲートライン側の保護ＴＦＴの平面図
である。

【図１２】図１１のＦ−Ｆ線に沿う断面図である。

【図１３】従来のドレインライン側の保護ＴＦＴの平面
図である。

【符号の説明】

１ ゲートライン ２ ドレインライン ３ ＴＦＴ ４ 液晶容量 ５ 補助容量 ６ 保護ライン ７ 正サージ用保護ＴＦＴ ８ 負サージ用保護ＴＦＴ １０ 基板 １１ 遮光膜 １２ 補助容量電極 １３ 層間絶縁膜 １４ ソース・ドレイン配線 １５ ａ−Ｓｉ １６ ゲート絶縁膜 １７ ゲート配線 １８，２３ ソース電極 １９，２１，２２ ドレイン電極 ２０，２５ ＧＮＤ電極 ２４ ゲート電極 ＣＴ コンタクトホール

Claims (8)

【特許請求の範囲】
1. 【請求項１】 基板上に走査線であるゲートライン群と
   信号線であるドレインライン群がそれぞれ縦横に形成さ
   れた各交点毎に、ゲート電極を前記ゲートラインに接続
   し、ドレイン電極を前記ドレインラインに接続し、ソー
   ス電極を液晶駆動用の表示電極に接続する第１のトラン
   ジスタが形成されるとともに、層間絶縁膜を介して前記
   各表示電極に共通に重畳して電荷保持用の補助容量を形
   成する補助容量電極が形成されてなる液晶表示装置にお
   いて、 前記ゲートラインの端部には、ゲート及びドレインを前
   記ゲートラインに接続し、ソースを前記補助容量電極に
   接続する第２のトランジスタと、ドレインを前記ゲート
   ラインに接続し、ゲート及びソースを前記補助容量電極
   に接続する第３のトランジスタが設けられていることを
   特徴とする液晶表示装置。
2. 【請求項２】 前記表示電極の周辺領域には、非透光性
   導電膜からなる遮光膜が、前記補助容量電極に接続して
   形成されていることを特徴とする請求項１記載の液晶表
   示装置。
3. 【請求項３】 基板上に走査線であるゲートライン群と
   信号線であるドレインライン群がそれぞれ縦横に形成さ
   れた各交点毎に、ゲート電極を前記ゲートラインに接続
   し、ドレイン電極を前記ドレインラインに接続し、ソー
   ス電極を液晶駆動用の表示電極に接続する第１のトラン
   ジスタが形成されるとともに、層間絶縁膜を介して前記
   各表示電極に共通に重畳して電荷保持用の補助容量を構
   成する補助容量電極が形成されてなる液晶表示装置にお
   いて、 前記ドレインラインの端部には、ゲート及びドレインを
   前記ドレインラインに接続し、ソースを前記補助容量電
   極に接続する第２のトランジスタと、ドレインを前記ド
   レインラインに接続し、ゲート及びソースを前記補助容
   量電極に接続する第３のトランジスタが設けられている
   ことを特徴とする液晶表示装置。
4. 【請求項４】 前記表示電極の周辺領域には、非透光性
   導電膜からなる遮光膜が、前記補助容量電極に接続して
   形成されていることを特徴とする請求項３記載の液晶表
   示装置。
5. 【請求項５】 前記補助容量電極は、透明導電膜により
   前記基板上に全面に形成されていることを特徴とする請
   求項１から請求項４のいずれかに記載の液晶表示装置。
6. 【請求項６】 前記遮光層と補助容量電極は、連続層に
   より形成されていることを特徴とする請求項５記載の液
   晶表示装置。
7. 【請求項７】 前記ドレインライン及び前記表示電極は
   同一の透明導電膜により前記層間絶縁膜上に形成され、
   前記ドレイン電極及び前記ソース電極は、各々前記ドレ
   インライン及び前記表示電極に一体で形成され、前記ゲ
   ートラインは、下層に同じ形状の半導体層及び絶縁層を
   配した導電膜よりなり、前記ゲート電極は前記ゲートラ
   インと一体の前記導電膜により形成され、前記第１のト
   ランジスタは、前記半導体層と前記絶縁層を下層に配し
   た前記ゲート電極が前記ドレイン電極及び前記ソース電
   極にわたる領域上に形成されてなり、 前記第２のトランジスタのドレインと前記第３のトラン
   ジスタのドレインは前記表示電極と同じ透明導電膜によ
   り一体で形成され、前記第２のトランジスタのソースと
   前記第３のトランジスタのソースは前記表示電極と同じ
   透明導電膜により一体で形成され、前記第２のトランジ
   スタのゲートは、前記ゲートラインと一体の導電膜によ
   り形成され、前記第２のトランジスタのドレイン及び前
   記第３のトランジスタのドレインに接続され、前記第３
   のトランジスタのゲートは、前記ゲートラインと同じ導
   電膜により形成され前記第２のトランジスタのソース及
   び前記第３のトランジスタのソースに接続されるととも
   に前記補助容量電極に接続され、 前記第２のトランジスタは、前記第２のトランジスタの
   ゲートが前記半導体層及び前記絶縁層を下層に配して前
   記第２のトランジスタのドレインと前記第２のトランジ
   スタのソースにわたる領域上に配されてなり、 前記第３のトランジスタは、前記第３のトランジスタの
   ゲートが前記半導体層及び前記絶縁層を下層に配して前
   記第３のトランジスタのドレインと前記第３のトランジ
   スタのソースにわたる領域上に配されてなることを特徴
   とする請求項１または請求項２記載の液晶表示装置。
8. 【請求項８】 前記ドレインライン及び前記表示電極は
   同一の透明導電膜により前記層間絶縁膜上に形成され、
   前記ドレイン電極及び前記ソース電極は、各々前記ドレ
   インライン及び前記表示電極に一体で形成され、前記ゲ
   ートラインは、下層に同じ形状の半導体層及び絶縁層を
   配した導電膜よりなり、前記ゲート電極は前記ゲートラ
   インと一体の前記導電膜により形成され、前記第１のト
   ランジスタは、前記半導体層と前記絶縁層を下層に配し
   た前記ゲート電極が前記ドレイン電極及び前記ソース電
   極にわたる領域上に形成されてなり、 前記第２のトランジスタのドレインと前記第３のトラン
   ジスタのドレインは前記ドレインラインと一体で前記透
   明導電膜により形成され、前記第２のトランジスタのソ
   ースと前記第３のトランジスタのソースは前記表示電極
   と同じ透明導電膜により一体で形成され、前記第２のト
   ランジスタのゲートは、前記ゲートラインと同じ前記導
   電膜により形成され、前記第２のトランジスタのドレイ
   ンに接続され、前記第３のトランジスタのゲートは、前
   記ゲートラインと同じ前記導電膜により形成され、前記
   第２のトランジスタのソース、前記第３のトランジスタ
   のソース及び前記補助容量電極に接続され、 前記第２のトランジスタは、前記第２のトランジスタの
   ゲートが下層に前記半導体層及び前記絶縁層を配して前
   記第２のトランジスタのドレインと前記第２のトランジ
   スタのソースにわたる領域上に配されてなり、 前記第３のトランジスタは、前記第３のトランジスタの
   ゲートが下層に前記半導体層及び前記絶縁層を配して前
   記第３のトランジスタのドレインと前記第３のトランジ
   スタのソースにわたる領域上に配されてなることを特徴
   とする請求項３または請求項４記載の液晶表示措置。