JPH01255831A - 平面デイスプレイ - Google Patents
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Classifications
-
- G—PHYSICS
- G02—OPTICS
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136213—Storage capacitors associated with the pixel electrode
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は平面ディスプレイに係り、特に信頼性の高い液
晶ディスプレイに関する。
晶ディスプレイに関する。
液晶ディスプレイは、低消費電力、？１．型の特徴があ
り、応用が拡大しつつある。特に、各画素に薄膜トラン
ジスタを配したアクティブマトリクス型液晶ディスプレ
イは、画質が良く、主流となりつつある。しかし信頼性
の点から見ると１画質の低下という問題がある。これは
液晶抵抗の経時変化（劣化）、スイッチングトランジス
タのリーク電流の増加などにより、所定の電圧が保持さ
れないため、液晶の透過率が変化し、コントラストの低
下等画質の劣化である。この対策として、各画素毎に補
助容量を形成する手法がとられている。
り、応用が拡大しつつある。特に、各画素に薄膜トラン
ジスタを配したアクティブマトリクス型液晶ディスプレ
イは、画質が良く、主流となりつつある。しかし信頼性
の点から見ると１画質の低下という問題がある。これは
液晶抵抗の経時変化（劣化）、スイッチングトランジス
タのリーク電流の増加などにより、所定の電圧が保持さ
れないため、液晶の透過率が変化し、コントラストの低
下等画質の劣化である。この対策として、各画素毎に補
助容量を形成する手法がとられている。
この−例は、ニス・アイ・デイ−９８４，ダイジェスト
、１９８４年、３１２頁から３１５頁に述べられている
（ＳＩＤ ８４ ＤＩＧＥＳＴ ｐＰ、３１２−３１５
）。また具体的な平面及び断面構成は特開昭６１−１３
２２８号公報に示されている。
、１９８４年、３１２頁から３１５頁に述べられている
（ＳＩＤ ８４ ＤＩＧＥＳＴ ｐＰ、３１２−３１５
）。また具体的な平面及び断面構成は特開昭６１−１３
２２８号公報に示されている。
第１０図及び第１１図により従来の補助容量の基本的な
構成を示す。画素毎に設けられた薄膜トランジスタ２の
ソース１４に画素透明電極１２が設けられ、この下に絶
縁膜を介して補助容量透明電極１３が設けられ、これが
マトリクス基板端にまで連なっている。マトリクス端で
補助容量導体８で外部端子に接続される。画素透明電極
１２および補助容量透明電極１３共にＩＴＯ・が用いら
れる。信号線４で送られた信号電圧は、走査線３に接続
されたゲート１５を開くことにより、ドレイン１６から
ソース１４に伝達され、画素透明電極１２により液晶を
駆動して容量を形成するとともに、絶縁膜を介して、補
助容量電極１３との間に、液晶容量の数倍の容量を形成
し、液晶に印加された電圧を所定時間保持する。
構成を示す。画素毎に設けられた薄膜トランジスタ２の
ソース１４に画素透明電極１２が設けられ、この下に絶
縁膜を介して補助容量透明電極１３が設けられ、これが
マトリクス基板端にまで連なっている。マトリクス端で
補助容量導体８で外部端子に接続される。画素透明電極
１２および補助容量透明電極１３共にＩＴＯ・が用いら
れる。信号線４で送られた信号電圧は、走査線３に接続
されたゲート１５を開くことにより、ドレイン１６から
ソース１４に伝達され、画素透明電極１２により液晶を
駆動して容量を形成するとともに、絶縁膜を介して、補
助容量電極１３との間に、液晶容量の数倍の容量を形成
し、液晶に印加された電圧を所定時間保持する。
以上の構造は３〜５インチ対角の比較的小型のＬＣＤに
適用され、その効果が実証されている。
適用され、その効果が実証されている。
ところが、さらに大型の液晶ディスプレイにおいては新
たな問題がある。ディスプレイサイズが約１０インチ対
角以上に大きくなると、補助容量透明電極１３のみで連
結した表示部内のラインの抵抗が大きくなり、所定走査
時間内に補助容量に十分な電荷が蓄積されなくなり、補
助容量の効果がなくなってしまう。
たな問題がある。ディスプレイサイズが約１０インチ対
角以上に大きくなると、補助容量透明電極１３のみで連
結した表示部内のラインの抵抗が大きくなり、所定走査
時間内に補助容量に十分な電荷が蓄積されなくなり、補
助容量の効果がなくなってしまう。
以上述べたように、従来技術は、大画面ディスプレイの
表示領域における補助容量透明電極内で発生する電位降
下については配慮されておらず、十分に補助容量の効果
を発揮できないという問題があった。
表示領域における補助容量透明電極内で発生する電位降
下については配慮されておらず、十分に補助容量の効果
を発揮できないという問題があった。
本発明の目的は、大きな液晶ディスプレイにおいて、補
助容量電極の電位降下を防止することにある。
助容量電極の電位降下を防止することにある。
上記目的を達成するために本発明は、表示画素領域内の
補助容量透明電極に低抵抗配線等の電位降下防止手段を
設けることに特徴がある。
補助容量透明電極に低抵抗配線等の電位降下防止手段を
設けることに特徴がある。
さらに、本発明の他の特徴は、表示画素領域内に設けら
れた補助容量の一方の電極として、異種の導電材を積層
した点に特徴がある。
れた補助容量の一方の電極として、異種の導電材を積層
した点に特徴がある。
電位降下防止手段として設置した金属配線等の補助導体
は、十分低抵抗で補助容量と外部端子間における電位降
下を防止する。したがって補助容量には所定の電荷が蓄
積されるようになるので、画質劣化を防止することがで
きる。
は、十分低抵抗で補助容量と外部端子間における電位降
下を防止する。したがって補助容量には所定の電荷が蓄
積されるようになるので、画質劣化を防止することがで
きる。
特に、大きな表示領域を有する大型の平面ディスプレイ
において、効果が著しい。
において、効果が著しい。
［実施例〕
以下本発明の実施例を第１図〜第９図により説明する。
第１図は、補助容量を有するマトリクス基板１の構造概
略を示す。薄膜トランジスタ２が画素毎に配置されてお
り、走査線３．信号線４で接続されている。各画素電極
と対向電極７との間に液晶セル５が形成されている。ま
た各画素電極と補助容量透明電極とで補助容量６を形成
している。補助容量透明電極からは、本発明による補助
容量導体８を介して外部端子に接続するための補助容量
外部導体９に接続されている。また走査回路１０゜信号
回路１１が内蔵されている。
略を示す。薄膜トランジスタ２が画素毎に配置されてお
り、走査線３．信号線４で接続されている。各画素電極
と対向電極７との間に液晶セル５が形成されている。ま
た各画素電極と補助容量透明電極とで補助容量６を形成
している。補助容量透明電極からは、本発明による補助
容量導体８を介して外部端子に接続するための補助容量
外部導体９に接続されている。また走査回路１０゜信号
回路１１が内蔵されている。
第２図は、第１図において、走査回路、信号回路が内蔵
されていない点以外は、第１図と同一である。
されていない点以外は、第１図と同一である。
第３図は画素部分を拡大した概念図を示す。画素透明電
極１２を共通として、液晶セル５．補助容量６が形成さ
れ、補助容量導体８が接続されている。
極１２を共通として、液晶セル５．補助容量６が形成さ
れ、補助容量導体８が接続されている。
第４図は具体的な構造を平面図で示した。記号は第１図
〜第３図と同一である。薄膜トランジスタ２は、ソース
１４．ゲート１５．ドレイン１６で構成されている。画
素透明電極１２の下に、補助容量透明電極１３．走査線
と平行に走る補助容量導体８が設置されている。
〜第３図と同一である。薄膜トランジスタ２は、ソース
１４．ゲート１５．ドレイン１６で構成されている。画
素透明電極１２の下に、補助容量透明電極１３．走査線
と平行に走る補助容量導体８が設置されている。
第５図は、第４図におけるＡ−Ａ’の断面概略図を示す
。補助容量は、補助容量導体８．補助容量透明電極１３
．絶縁ｗＡ１８２画素透明電極１２で構成されている。
。補助容量は、補助容量導体８．補助容量透明電極１３
．絶縁ｗＡ１８２画素透明電極１２で構成されている。
補助容量導体８は、下層に設置された走査線３と同時に
形成され、材料は例えばアルミニウムである。走査線３
のクロス部分以外は、信号線４と同時に形成した上層配
線１７によって２Ｍ配線となっている。
形成され、材料は例えばアルミニウムである。走査線３
のクロス部分以外は、信号線４と同時に形成した上層配
線１７によって２Ｍ配線となっている。
以上第１図〜第５図において、信号線４に入った信号電
圧は、薄膜トランジスタ２を介してソース１４に入り、
画素透明電極１２に印加される。
圧は、薄膜トランジスタ２を介してソース１４に入り、
画素透明電極１２に印加される。
これによって、対向電極との間で液晶セルが構成される
と同時に、補助容量透明電極８との間に液晶セルの数倍
の補助容量が形成される。この時、抵抗の低い補助容量
導体から高速で電荷が補助容量に供給される。したがっ
て、走査の所定時間に、十分な書込み可能となる。補助
容量導体がメタル等不透明な場合、光を通さないが、低
抵抗で細くできるため、実質的影響はない。
と同時に、補助容量透明電極８との間に液晶セルの数倍
の補助容量が形成される。この時、抵抗の低い補助容量
導体から高速で電荷が補助容量に供給される。したがっ
て、走査の所定時間に、十分な書込み可能となる。補助
容量導体がメタル等不透明な場合、光を通さないが、低
抵抗で細くできるため、実質的影響はない。
第６図及び第７図は異なる実施例を示す。この画素の配
線は２層となっており、信号線４は下層。
線は２層となっており、信号線４は下層。
走査線３は上層に形成されている。ここでは、補助配線
導体８は、信号線４と同時にこれに沿った方向に形成さ
れている。またこの実施例においてクロス部分に透明電
極からなる下層配線保護膜１９が形成されている。この
下層配線保護膜１９は、画素透明電極１２と同一プロセ
スで信号８４の上に形成されている。この材質はＩＴＯ
であり、この膜は安定しており、下層配線、この場合は
信号線４．材質は例えばアルミニウムの結晶化によるヒ
ルロックを防止できる効果があり、二層配線の信頼性を
高める（短絡の防止）ことができる。
導体８は、信号線４と同時にこれに沿った方向に形成さ
れている。またこの実施例においてクロス部分に透明電
極からなる下層配線保護膜１９が形成されている。この
下層配線保護膜１９は、画素透明電極１２と同一プロセ
スで信号８４の上に形成されている。この材質はＩＴＯ
であり、この膜は安定しており、下層配線、この場合は
信号線４．材質は例えばアルミニウムの結晶化によるヒ
ルロックを防止できる効果があり、二層配線の信頼性を
高める（短絡の防止）ことができる。
またこの下層配線保護膜１９を信号線４の上全面に形成
すれば二重配線構造とすることができ、断線不良を防止
できる。
すれば二重配線構造とすることができ、断線不良を防止
できる。
第８図は異なる実施例を示す。第５図に対応する部分の
断面図を示す。ここでは、補助容量導体８が補助容量透
明電極１３の上に形成されている点が特徴である。この
構造では、補助容量透明電極１３を単独で加工、熱処理
等が可能となり、製造プロセスの適用範囲が拡大される
。
断面図を示す。ここでは、補助容量導体８が補助容量透
明電極１３の上に形成されている点が特徴である。この
構造では、補助容量透明電極１３を単独で加工、熱処理
等が可能となり、製造プロセスの適用範囲が拡大される
。
第９図は異なる実施例を示す。補助容量導体８を、画素
透明電極１２により外側に設置している。
透明電極１２により外側に設置している。
この場合、補助容量導体８及び補助容量透明電極１３の
端部の段差で、絶縁膜１８のカバレージが悪く一絶縁耐
圧が低くなる可能性のある部分には容量が形成されなく
なる（ソースへの接続のための画素透明電極１２は、補
助容量透明電極１３の端部段差を横切る必要はある）た
め、上下電極の短絡はなくなる。
端部の段差で、絶縁膜１８のカバレージが悪く一絶縁耐
圧が低くなる可能性のある部分には容量が形成されなく
なる（ソースへの接続のための画素透明電極１２は、補
助容量透明電極１３の端部段差を横切る必要はある）た
め、上下電極の短絡はなくなる。
以上述べた実施例において、薄膜トランジスタは、単結
晶、非単結晶のシリコン、あるいは他の化合物半導体で
も同様である。透明電極としてＩＴ○を述べたが、Ｓｎ
○２．薄いシリコン膵。
晶、非単結晶のシリコン、あるいは他の化合物半導体で
も同様である。透明電極としてＩＴ○を述べたが、Ｓｎ
○２．薄いシリコン膵。
薄い金等のメタル膜、薄いシリコン等の半導体膜等が使
用できる。絶縁膜として、Ｓｉ○２以外に、Ｓ ｉ Ｎ
、 Ｔ ａ ２０５． Ａ Ｑ ２０３等のＭ＆［を
使用できる。また、補助容量導体としては、アルミニウ
ムの外に、タングステン、モリブデン等のメタルに加え
、モリブデンシリサイド、白金シリサイド等のシリサイ
ド、低抵抗の半導体層、超伝導体層も使用できる。
用できる。絶縁膜として、Ｓｉ○２以外に、Ｓ ｉ Ｎ
、 Ｔ ａ ２０５． Ａ Ｑ ２０３等のＭ＆［を
使用できる。また、補助容量導体としては、アルミニウ
ムの外に、タングステン、モリブデン等のメタルに加え
、モリブデンシリサイド、白金シリサイド等のシリサイ
ド、低抵抗の半導体層、超伝導体層も使用できる。
また、ディスプレイとして液晶ディスプレイについて述
べたが、エレクトロルミネッセンス等のディスプレイに
おいても同様に実施することができる。
べたが、エレクトロルミネッセンス等のディスプレイに
おいても同様に実施することができる。
上記実施例において、画素透明電極、補助容量透明電極
、補助容量導体は、膜質の点からスパッタリング法が好
ましい。ＣＶＤ法、蒸着法も可能である。
、補助容量導体は、膜質の点からスパッタリング法が好
ましい。ＣＶＤ法、蒸着法も可能である。
上記実施例において、画素透明電極、上層配線形成時、
静電破壊を防止するため、補助導体の電位を固定するこ
とも可能である。
静電破壊を防止するため、補助導体の電位を固定するこ
とも可能である。
上記実施例において、画素間は補助容量導体のみで補助
容量電極が接続されているが、画素間及び表示部以外の
接続において、補助容量導体と補助容量電極の２層配線
とすることもできる。
容量電極が接続されているが、画素間及び表示部以外の
接続において、補助容量導体と補助容量電極の２層配線
とすることもできる。
以上、述べたように本発明では、種々の変形が考えられ
る。例えば、走査線、信号線の２層配線。
る。例えば、走査線、信号線の２層配線。
回路の２ＷＪ配線の、少なくともクロス部分において、
下層導体の上部に補助容量透明電極と同一部材が配置さ
れた平面ディスプレイ、さらに、この上層導体上部に画
素透明電極と同一部材が形成され平面ディスプレイ、ま
た、補助導体が走査、信号線の下層配線と同一部材で形
成された平面ディスプレイ、さらにまた周辺駆動回路が
内蔵された構造において、マトリクス領域から引き出さ
れた補助導体が、マトリクス領域と周辺回路領域の間に
配置された平面ディスプレイ、画素電極の主要部分が、
補助容量透明電極及び補助導体が形成する段差より内部
に形成された平面ディスプレイ、また、これらの平面デ
ィスプレイを用いたビデオ信号用表示システム、投射型
ビデオ信号用示システム、数値９文字２画像処理システ
ムである。
下層導体の上部に補助容量透明電極と同一部材が配置さ
れた平面ディスプレイ、さらに、この上層導体上部に画
素透明電極と同一部材が形成され平面ディスプレイ、ま
た、補助導体が走査、信号線の下層配線と同一部材で形
成された平面ディスプレイ、さらにまた周辺駆動回路が
内蔵された構造において、マトリクス領域から引き出さ
れた補助導体が、マトリクス領域と周辺回路領域の間に
配置された平面ディスプレイ、画素電極の主要部分が、
補助容量透明電極及び補助導体が形成する段差より内部
に形成された平面ディスプレイ、また、これらの平面デ
ィスプレイを用いたビデオ信号用表示システム、投射型
ビデオ信号用示システム、数値９文字２画像処理システ
ムである。
本発明によれば、補助容量に十分な書き込み（電荷蓄積
）を行なうことができるので、液晶ディスプレイの画質
および表示の信頼性を高めることができる。
）を行なうことができるので、液晶ディスプレイの画質
および表示の信頼性を高めることができる。
第１図及び第２図は本発明を説明するためのマトリクス
基板平面構成図、第３図は本発明による画素の平面回路
図、第４図及び第５図は本発明による画素部の平面図及
びＡ−Ａ’の断面図を示す。 第６図及び第７図は本発明の詳細な説明するための画素
平面図及び、Ｂ−Ｂ’部の断面図を示す。 第８図及び第９図は、本発明の応用例を示すための画素
部断面図を示す。第１０図及び第１１図は、従来技術を
説明するための画素平面図及びＢ−Ｂ′部の断面図を示
す。 ２・・・薄膜トランジスタ、３・・・走査線、４・・・
信号、凍、８・・・補助容量導体、１２・・・画素透明
電極、１３・・・補助容量透明電極、１８・・・絶縁膜
、１９・・・下層配第１ の 第３ 図 ″１４１４−口 第５区 めｂ囚 め’ｌ閃 ８９ 図 ＃１１０口
基板平面構成図、第３図は本発明による画素の平面回路
図、第４図及び第５図は本発明による画素部の平面図及
びＡ−Ａ’の断面図を示す。 第６図及び第７図は本発明の詳細な説明するための画素
平面図及び、Ｂ−Ｂ’部の断面図を示す。 第８図及び第９図は、本発明の応用例を示すための画素
部断面図を示す。第１０図及び第１１図は、従来技術を
説明するための画素平面図及びＢ−Ｂ′部の断面図を示
す。 ２・・・薄膜トランジスタ、３・・・走査線、４・・・
信号、凍、８・・・補助容量導体、１２・・・画素透明
電極、１３・・・補助容量透明電極、１８・・・絶縁膜
、１９・・・下層配第１ の 第３ 図 ″１４１４−口 第５区 めｂ囚 め’ｌ閃 ８９ 図 ＃１１０口
Claims (1)
- 【特許請求の範囲】 １、複数画素からなる平面ディスプレイにおいて、上記
画素はそれぞれ補助容量を有し、上記補助容量が上記画
素を構成する一方の画素電極と絶縁膜と上記絶縁膜によ
って上記画素電極と絶縁された電極とからなり、上記絶
縁された電極が、電位降下防止手段を有することを特徴
とする平面ディスプレイ。 ２、特許請求の範囲第１項において、上記電位降下防止
手段は、上記絶縁された電極に上記画素領域内で積層さ
れ、且つ上記絶縁された電極と異種の補助導電材である
ことを特徴とする平面ディスプレイ。 ３、特許請求の範囲第２項において、上記異種の補助導
電材は、上記絶縁された電極の下側に積層されたことを
特徴とする平面ディスプレイ。 ４、特許請求の範囲第２項において、上記補助導電材は
、上記画素に接続された走査線と略平行に配置されたこ
とを特徴とする平面ディスプレイ。 ５、複数画素からなる平面ディスプレイにおいて、上記
画素はそれぞれ補助容量を有し、所定走査時間内に上記
補助容量を書き込み可能な配線手段を有することを特徴
とする平面ディスプレイ。 ６、特許請求の範囲第５項において、上記配線手段は、
上記補助容量の一方電極として、異種の導電材を上記画
素領域内で積層した構造を有することを特徴とする平面
ディスプレイ。 ７、特許請求の範囲第６項において、上記画素はそれぞ
れ補助容量を有するとともに走査線及び信号線が接続さ
れ、上記走査線及び信号線の少なくとも一方は上記配線
手段と同じ構造を有することを特徴とする平面ディスプ
レイ。 ８、特許請求の範囲第６項において、上記補助容量の一
方の電極は、上記画素電極と同じ材質の導電体及び上記
画素電極と異なる材質の導電体から構成されることを特
徴とする平面デイスプレイ。 ９、特許請求の範囲第１項乃至第８項のいずれかにおい
て、上記複数の画素が、マトリクス構成を有することを
特徴とする平面ディスプレイ。 １０、特許請求の範囲第２項乃至第４項のいずれかにお
いて、 上記画素電極の実効部分は、上記画素電極と絶縁された
補助容量の電極、及び上記補助導電材が形成する段差部
以外の部分に形成されたことを特徴とする平面ディスプ
レイ。 １１、特許請求の範囲第２項、第３項、又は第４項にお
いて、 上記画素電極および上記補助容量の電極は、酸化インジ
ウムを主成分とし、上記補助導電材はアルミニウムを主
成分とすることを特徴とする平面ディスプレイ。 １２、特許請求の範囲第１項乃至第１１項のいずれかの
平面ディスプレイを用いたビデオ信号用表示システム。 １３、特許請求の範囲第１項乃至第１１項のいずれかの
平面ディスプレイを用いた投射型ビデオ信号用表示シス
テム。 １４、複数画素および上記画素の一方電極に一端が接続
された補助容量を有する平面ディスプレイの製造方法に
おいて、上記補助容量の他端の電極は、異種材料の積層
体であり、上記積層体の最初に形成された部分の電位を
所定電位に固定しながら、上記最初に形成された部分以
外の積層体および、上記画素の一方電極が形成されるこ
とを特徴とする平面ディスプレイの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8295588A JPH0827465B2 (ja) | 1988-04-06 | 1988-04-06 | 平面デイスプレイ |
| KR89004449A KR0137470B1 (en) | 1988-04-06 | 1989-04-04 | Flat panel display |
| US07/869,085 US5283566A (en) | 1988-04-06 | 1992-04-15 | Plane display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8295588A JPH0827465B2 (ja) | 1988-04-06 | 1988-04-06 | 平面デイスプレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01255831A true JPH01255831A (ja) | 1989-10-12 |
| JPH0827465B2 JPH0827465B2 (ja) | 1996-03-21 |
Family
ID=13788642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8295588A Expired - Lifetime JPH0827465B2 (ja) | 1988-04-06 | 1988-04-06 | 平面デイスプレイ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0827465B2 (ja) |
| KR (1) | KR0137470B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0430592A2 (en) * | 1989-11-22 | 1991-06-05 | Sharp Kabushiki Kaisha | An active matrix display device |
| US5162901A (en) * | 1989-05-26 | 1992-11-10 | Sharp Kabushiki Kaisha | Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto |
| US5208690A (en) * | 1990-03-24 | 1993-05-04 | Sony Corporation | Liquid crystal display having a plurality of pixels with switching transistors |
| US6004831A (en) * | 1991-09-25 | 1999-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating a thin film semiconductor device |
| WO2010106710A1 (ja) * | 2009-03-18 | 2010-09-23 | シャープ株式会社 | アクティブマトリクス基板、及び表示装置 |
| JP2015043087A (ja) * | 1999-04-12 | 2015-03-05 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100770543B1 (ko) * | 2001-03-20 | 2007-10-25 | 엘지.필립스 엘시디 주식회사 | 액정표시장치와 그 구동방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113228A (ja) * | 1984-06-28 | 1986-01-21 | Matsushita Electric Ind Co Ltd | 液晶画像表示装置 |
-
1988
- 1988-04-06 JP JP8295588A patent/JPH0827465B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-04 KR KR89004449A patent/KR0137470B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113228A (ja) * | 1984-06-28 | 1986-01-21 | Matsushita Electric Ind Co Ltd | 液晶画像表示装置 |
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| EP0430592A2 (en) * | 1989-11-22 | 1991-06-05 | Sharp Kabushiki Kaisha | An active matrix display device |
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| JP2015043087A (ja) * | 1999-04-12 | 2015-03-05 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置 |
| JP2018138994A (ja) * | 1999-04-12 | 2018-09-06 | 株式会社半導体エネルギー研究所 | 表示装置 |
| WO2010106710A1 (ja) * | 2009-03-18 | 2010-09-23 | シャープ株式会社 | アクティブマトリクス基板、及び表示装置 |
| US9280025B2 (en) | 2009-03-18 | 2016-03-08 | Unified Innovative Technology, Llc | Active matrix substrate and display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0137470B1 (en) | 1998-05-15 |
| JPH0827465B2 (ja) | 1996-03-21 |
| KR890016413A (ko) | 1989-11-29 |
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