JPH10335671A - ドライバーモノリシック駆動素子 - Google Patents
ドライバーモノリシック駆動素子Info
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- JPH10335671A JPH10335671A JP14432597A JP14432597A JPH10335671A JP H10335671 A JPH10335671 A JP H10335671A JP 14432597 A JP14432597 A JP 14432597A JP 14432597 A JP14432597 A JP 14432597A JP H10335671 A JPH10335671 A JP H10335671A
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Abstract
(57)【要約】
【課題】 耐絶縁性を損なわずにドライバーモノリシッ
ク駆動素子を小型化する。 【解決手段】 ゲート電極１２上に、ＳｒＴｉＯ3、ま
たはＢａを添加したＳｒＴｉＯ3等の高誘電率絶縁膜か
らなる第１のゲート絶縁膜２０と第２のゲート絶縁膜１
４とを形成する。
ク駆動素子を小型化する。 【解決手段】 ゲート電極１２上に、ＳｒＴｉＯ3、ま
たはＢａを添加したＳｒＴｉＯ3等の高誘電率絶縁膜か
らなる第１のゲート絶縁膜２０と第２のゲート絶縁膜１
４とを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯用情報端末機
器やアミューズメント機器等に用いられる表示装置の基
板周辺に設けられるドライバーモノリシック駆動素子に
関する。
器やアミューズメント機器等に用いられる表示装置の基
板周辺に設けられるドライバーモノリシック駆動素子に
関する。
【０００２】
【従来の技術】近年、上述した携帯用情報端末機器およ
びアミューズメント機器等の表示装置として、液晶等を
用いたものが開発されている。このような表示装置にお
いては、機器の小型化に伴い、表示面積の大型化と相ま
って、表示部の外に設けられる周辺回路の小型化が要求
されている。
びアミューズメント機器等の表示装置として、液晶等を
用いたものが開発されている。このような表示装置にお
いては、機器の小型化に伴い、表示面積の大型化と相ま
って、表示部の外に設けられる周辺回路の小型化が要求
されている。
【０００３】従来、表示装置における周辺回路の小型化
を実現するためには、例えば、図４の等価回路に示すよ
うなアクティブマトリクス基板が用いられる。このアク
ティブマトリクス基板は、絶縁性基板上に、走査線とし
て機能するゲートバスライン６１、および信号線として
機能するソースバスライン６２が互いに直交して設けら
れると共に、各ゲートバスライン６１とソースバスライ
ン６２との交差部近傍に表示用アクティブ素子６３とそ
れに接続された画素電極６４とが設けられている。
を実現するためには、例えば、図４の等価回路に示すよ
うなアクティブマトリクス基板が用いられる。このアク
ティブマトリクス基板は、絶縁性基板上に、走査線とし
て機能するゲートバスライン６１、および信号線として
機能するソースバスライン６２が互いに直交して設けら
れると共に、各ゲートバスライン６１とソースバスライ
ン６２との交差部近傍に表示用アクティブ素子６３とそ
れに接続された画素電極６４とが設けられている。
【０００４】このアクティブマトリクス基板は、液晶を
間に挟んで対向基板と対向配設され、前記画素電極６４
と対向基板上に設けられた対向電極６５との対向部が、
表示に寄与する画素を構成する。
間に挟んで対向基板と対向配設され、前記画素電極６４
と対向基板上に設けられた対向電極６５との対向部が、
表示に寄与する画素を構成する。
【０００５】また、アクティブマトリクス基板の絶縁性
基板上において、画素電極６４が形成されている領域で
ある表示部の外側には、各表示用アクティブ素子６３を
駆動するために、シフトレジスタ等からなる駆動波形形
成用の論理・駆動回路６６、６７が形成され、各々ゲー
トバスライン６１およびソースバスライン６２に接続さ
れている。
基板上において、画素電極６４が形成されている領域で
ある表示部の外側には、各表示用アクティブ素子６３を
駆動するために、シフトレジスタ等からなる駆動波形形
成用の論理・駆動回路６６、６７が形成され、各々ゲー
トバスライン６１およびソースバスライン６２に接続さ
れている。
【０００６】各駆動波形形成用の論理・駆動回路６６、
６７は、例えば図５の等価回路に示すようなインバータ
回路を基本としたものであり、ドライバーモノリシック
駆動素子にて構成される。このインバータ回路は、４ト
ランジスター２段の回路であり、信号入力端子５２から
入力された信号電圧が、ドライバーモノリシック駆動素
子５１を介することにより、その信号電圧が反転して信
号出力端子５３から出力されるものである。なお、この
図５において、５４は電源電圧ＶＤＤ、５５は接地電圧
ＧＮＤを示す。
６７は、例えば図５の等価回路に示すようなインバータ
回路を基本としたものであり、ドライバーモノリシック
駆動素子にて構成される。このインバータ回路は、４ト
ランジスター２段の回路であり、信号入力端子５２から
入力された信号電圧が、ドライバーモノリシック駆動素
子５１を介することにより、その信号電圧が反転して信
号出力端子５３から出力されるものである。なお、この
図５において、５４は電源電圧ＶＤＤ、５５は接地電圧
ＧＮＤを示す。
【０００７】図６は、このインバータ回路に用いられる
ドライバーモノリシック駆動素子５１の構造を示す。こ
の図示例は、逆スタガー型のアクティブ素子である。
ドライバーモノリシック駆動素子５１の構造を示す。こ
の図示例は、逆スタガー型のアクティブ素子である。
【０００８】このドライバーモノリシック駆動素子は、
絶縁性基板１１上にゲート電極１２が形成され、その表
面を覆うように、第１のゲート絶縁膜としてゲート電極
１２を陽極酸化した陽極酸化膜１３が形成されている。
その上に第２のゲート絶縁膜１４および半導体層１５が
積層形成されており、半導体層１５の上にはｎ+にドー
プされたｎ+半導体層１６ａ、１６ｂが設けられてい
る。ｎ+半導体層１６ａの上にはソース電極１７が形成
され、ｎ+半導体層１６ｂの上にはドレイン電極１８が
形成され、その上にはトランジスター保護膜として保護
膜１９が積層形成されている。なお、この構造のドライ
バーモノリシック駆動素子５１は、画素電極がマトリク
ス状に設けられた表示部に、画素電極毎に設けられた表
示用アクティブ素子としても用いられている。
絶縁性基板１１上にゲート電極１２が形成され、その表
面を覆うように、第１のゲート絶縁膜としてゲート電極
１２を陽極酸化した陽極酸化膜１３が形成されている。
その上に第２のゲート絶縁膜１４および半導体層１５が
積層形成されており、半導体層１５の上にはｎ+にドー
プされたｎ+半導体層１６ａ、１６ｂが設けられてい
る。ｎ+半導体層１６ａの上にはソース電極１７が形成
され、ｎ+半導体層１６ｂの上にはドレイン電極１８が
形成され、その上にはトランジスター保護膜として保護
膜１９が積層形成されている。なお、この構造のドライ
バーモノリシック駆動素子５１は、画素電極がマトリク
ス状に設けられた表示部に、画素電極毎に設けられた表
示用アクティブ素子としても用いられている。
【０００９】
【発明が解決しようとする課題】ところで、上述のドラ
イバーモノリシック駆動素子５１は、ゲート駆動を行う
ためには十分な電流を確保しなければならない。また、
ドライバーモノリシック駆動素子５１の駆動電圧により
表示用アクティブ素子６３の動特性が決定される。この
ため、ドライバーモノリシック駆動素子５１において
は、単に小型化できず、またゲート絶縁膜に十分な絶縁
抵抗を確保することも要求される。従って、このような
理由により、周辺回路の小型化は困難であった。
イバーモノリシック駆動素子５１は、ゲート駆動を行う
ためには十分な電流を確保しなければならない。また、
ドライバーモノリシック駆動素子５１の駆動電圧により
表示用アクティブ素子６３の動特性が決定される。この
ため、ドライバーモノリシック駆動素子５１において
は、単に小型化できず、またゲート絶縁膜に十分な絶縁
抵抗を確保することも要求される。従って、このような
理由により、周辺回路の小型化は困難であった。
【００１０】更には、表示画面が大型化・高精細化され
た表示装置になれば、表示部に設けられている表示用ア
クティブ素子の数が多くなると共に大電流が必要となる
ため、周辺回路が巨大化してさらに問題点が顕著にな
る。
た表示装置になれば、表示部に設けられている表示用ア
クティブ素子の数が多くなると共に大電流が必要となる
ため、周辺回路が巨大化してさらに問題点が顕著にな
る。
【００１１】本発明は、このような従来技術の課題を解
決すべくなされたものであり、耐絶縁性を損なうことな
く小型化することができるドライバーモノリシック駆動
素子を提供することを目的とする。
決すべくなされたものであり、耐絶縁性を損なうことな
く小型化することができるドライバーモノリシック駆動
素子を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明のドライバーモノ
リシック駆動素子は、基板上に相互に交差して設けられ
ている複数の走査線および複数の信号線と、該走査線お
よび該信号線の交差部近傍に設けられている表示用アク
ティブ素子と、該表示用アクティブ素子に接続されてい
る画素電極とからなる表示部を有するアクティブマトリ
クス基板の該表示部の外側に設けられ、論理・駆動回路
からなるドライバーを構成するドライバーモノリシック
駆動素子であって、ゲート電極上に設けられているゲー
ト絶縁膜が、少なくとも一部に高誘電率絶縁膜を有する
構成となっており、そのことにより上記目的が達成され
る。
リシック駆動素子は、基板上に相互に交差して設けられ
ている複数の走査線および複数の信号線と、該走査線お
よび該信号線の交差部近傍に設けられている表示用アク
ティブ素子と、該表示用アクティブ素子に接続されてい
る画素電極とからなる表示部を有するアクティブマトリ
クス基板の該表示部の外側に設けられ、論理・駆動回路
からなるドライバーを構成するドライバーモノリシック
駆動素子であって、ゲート電極上に設けられているゲー
ト絶縁膜が、少なくとも一部に高誘電率絶縁膜を有する
構成となっており、そのことにより上記目的が達成され
る。
【００１３】本発明のドライバーモノリシック駆動素子
において、前記ゲート絶縁膜が、１層を高誘電率絶縁膜
とする２層構造となっている構成とすることができる。
において、前記ゲート絶縁膜が、１層を高誘電率絶縁膜
とする２層構造となっている構成とすることができる。
【００１４】本発明のドライバーモノリシック駆動素子
において、前記高誘電率絶縁膜が、ＳｒＴｉＯ3、また
はＢａを添加したＳｒＴｉＯ3からなる構成とすること
ができる。
において、前記高誘電率絶縁膜が、ＳｒＴｉＯ3、また
はＢａを添加したＳｒＴｉＯ3からなる構成とすること
ができる。
【００１５】以下に、本発明の作用について説明する。
【００１６】本発明にあっては、ドライバーモノリシッ
ク駆動素子が、例えばＳｒＴｉＯ3、またはＢａを添加
したＳｒＴｉＯ3等からなる高誘電率絶縁膜を有するゲ
ート絶縁膜を備えている。この高誘電率絶縁膜により、
ゲート絶縁膜の膜厚を薄くしなくても絶縁容量値Ｃｏｘ
を大きくできるので、ゲート絶縁膜の耐絶縁性が損なわ
れない。また、絶縁容量値Ｃｏｘが大きくなれば、ドラ
イバーモノリシック駆動素子のチャネル幅Ｗを小さくし
ても支障がないので、周辺回路を小型化することが可能
となる。
ク駆動素子が、例えばＳｒＴｉＯ3、またはＢａを添加
したＳｒＴｉＯ3等からなる高誘電率絶縁膜を有するゲ
ート絶縁膜を備えている。この高誘電率絶縁膜により、
ゲート絶縁膜の膜厚を薄くしなくても絶縁容量値Ｃｏｘ
を大きくできるので、ゲート絶縁膜の耐絶縁性が損なわ
れない。また、絶縁容量値Ｃｏｘが大きくなれば、ドラ
イバーモノリシック駆動素子のチャネル幅Ｗを小さくし
ても支障がないので、周辺回路を小型化することが可能
となる。
【００１７】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。なお、以下の図にお
いて、従来技術と同じ機能を有する部分については同一
の番号を付して説明している。
て、図面を参照しながら説明する。なお、以下の図にお
いて、従来技術と同じ機能を有する部分については同一
の番号を付して説明している。
【００１８】図１に、本発明の一実施形態であるドライ
バーモノリシック駆動素子の断面図を示す。
バーモノリシック駆動素子の断面図を示す。
【００１９】このドライバーモノリシック駆動素子は、
逆スタガー型のアクティブ素子であり、絶縁性基板１１
上にゲート電極１２が形成され、その上に高誘電率絶縁
膜からなる第１のゲート絶縁膜２０が形成され、更にそ
の上に第２のゲート絶縁膜１４が形成されている。
逆スタガー型のアクティブ素子であり、絶縁性基板１１
上にゲート電極１２が形成され、その上に高誘電率絶縁
膜からなる第１のゲート絶縁膜２０が形成され、更にそ
の上に第２のゲート絶縁膜１４が形成されている。
【００２０】その上にゲート電極１２と対向するように
半導体層１５が積層形成されており、半導体層１５の上
には、２つに分断された状態で、ｎ+にドープされたｎ+
半導体層１６ａ、１６ｂが設けられている。ｎ+半導体
層１６ａの上にはソース電極１７が形成され、ｎ+半導
体層１６ｂの上にはドレイン電極１８が形成されてお
り、その上を覆うようにトランジスター保護膜として保
護膜１９が積層形成されている。
半導体層１５が積層形成されており、半導体層１５の上
には、２つに分断された状態で、ｎ+にドープされたｎ+
半導体層１６ａ、１６ｂが設けられている。ｎ+半導体
層１６ａの上にはソース電極１７が形成され、ｎ+半導
体層１６ｂの上にはドレイン電極１８が形成されてお
り、その上を覆うようにトランジスター保護膜として保
護膜１９が積層形成されている。
【００２１】このドライバーモノリシック駆動素子は、
たとえは以下のようにして製造される。
たとえは以下のようにして製造される。
【００２２】まず、絶縁性基板１１上にゲート電極１２
を形成する。このゲート電極１２としては、Ｔａ、Ａ
ｌ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｎｂ、Ｚｒ、Ｈｆ、Ｃｒ、
Ｃｕ、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等
の１つからなる単層または２以上からなる多層のもの、
その他これらの合金の単層または多層からなるものを用
いることができる。本実施形態では、スパッタリング装
置等を用いてＴａを約３０００オングストロームの膜厚
に形成した。なお、このゲート電極１２を形成する前
に、絶縁性基板１１上にＴａ2Ｏ5、Ａｌ2Ｏ3、Ｓｉ
3Ｎ4、ＳｉＯ2、ＳｒＴｉＯ3等のべース絶縁膜を形成し
てもよい。
を形成する。このゲート電極１２としては、Ｔａ、Ａ
ｌ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｎｂ、Ｚｒ、Ｈｆ、Ｃｒ、
Ｃｕ、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等
の１つからなる単層または２以上からなる多層のもの、
その他これらの合金の単層または多層からなるものを用
いることができる。本実施形態では、スパッタリング装
置等を用いてＴａを約３０００オングストロームの膜厚
に形成した。なお、このゲート電極１２を形成する前
に、絶縁性基板１１上にＴａ2Ｏ5、Ａｌ2Ｏ3、Ｓｉ
3Ｎ4、ＳｉＯ2、ＳｒＴｉＯ3等のべース絶縁膜を形成し
てもよい。
【００２３】次に、ゲート電極１２の上に、高誘電率を
有するＳｒＴｉＯ3、またはＢａが添加されたＳｒＴｉ
Ｏ3からなる第１のゲート絶縁膜膜２０を形成する。本
実施形態では、ＲＦスパッタリング装置等を用いてＳｒ
ＴｉＯ3を約３０００オングストロームの膜厚に形成し
た。
有するＳｒＴｉＯ3、またはＢａが添加されたＳｒＴｉ
Ｏ3からなる第１のゲート絶縁膜膜２０を形成する。本
実施形態では、ＲＦスパッタリング装置等を用いてＳｒ
ＴｉＯ3を約３０００オングストロームの膜厚に形成し
た。
【００２４】続いて、第１のゲート絶縁膜２０の上に第
２のゲート絶縁膜１４を形成する。この第２のゲート絶
縁膜１４としては、ＳｉＮX（例えばＳｉ3Ｎ4）、Ｓｉ
Ｏ2、Ｔａ2Ｏ5、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3等やその他
の酸化物或いは窒化物からなる絶縁膜を用いることがで
きる。本実施形態では、スパッタリング装置等を用いて
ＳｉＮX（例えばＳｉ3Ｎ4）を約１０００オングストロ
ームの膜厚に形成した。
２のゲート絶縁膜１４を形成する。この第２のゲート絶
縁膜１４としては、ＳｉＮX（例えばＳｉ3Ｎ4）、Ｓｉ
Ｏ2、Ｔａ2Ｏ5、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ3等やその他
の酸化物或いは窒化物からなる絶縁膜を用いることがで
きる。本実施形態では、スパッタリング装置等を用いて
ＳｉＮX（例えばＳｉ3Ｎ4）を約１０００オングストロ
ームの膜厚に形成した。
【００２５】その後、第２のゲート絶縁膜１４の上にゲ
ート電極１２と対向するように半導体層１５を形成す
る。本実施形態では、ＣＶＤ（化学気相成長）装置を用
いて真性アモルファスシリコン（以下、ａ−Ｓｉと記
す）半導体を約５００オングストロームの膜厚に形成し
た。
ート電極１２と対向するように半導体層１５を形成す
る。本実施形態では、ＣＶＤ（化学気相成長）装置を用
いて真性アモルファスシリコン（以下、ａ−Ｓｉと記
す）半導体を約５００オングストロームの膜厚に形成し
た。
【００２６】次に、アクティブ素子のＯＮ時の接続抵抗
を小さくすると共にＯＦＦ時の漏れ電流を低減するた
め、ドライバーモノリシック駆動素子のソース部および
ドレイン部にｎ+半導体層１６ａ、１６ｂを形成する。
本実施形態では、ｎ+にドープされたａ−Ｓｉを４００
オングストロームの膜厚に形成した。
を小さくすると共にＯＦＦ時の漏れ電流を低減するた
め、ドライバーモノリシック駆動素子のソース部および
ドレイン部にｎ+半導体層１６ａ、１６ｂを形成する。
本実施形態では、ｎ+にドープされたａ−Ｓｉを４００
オングストロームの膜厚に形成した。
【００２７】続いて、ｎ+半導体層１６ａ、１６ｂの上
にソース電極１７およびドレイン電極１８を形成する。
ソース電極１７およびドレイン電極１８としては、Ｔ
ａ、Ａｌ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｎｂ、Ｚｒ、Ｈｆ、
Ｃｒ、Ｃｕ、ＩＴＯ等の１つからなる単層または２以上
からなる多層のもの、その他これらの合金の単層または
多層からなるものを用いることができる。本実施形態で
はＴａを３０００オングストローム程度の膜厚に形成し
た。
にソース電極１７およびドレイン電極１８を形成する。
ソース電極１７およびドレイン電極１８としては、Ｔ
ａ、Ａｌ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｎｂ、Ｚｒ、Ｈｆ、
Ｃｒ、Ｃｕ、ＩＴＯ等の１つからなる単層または２以上
からなる多層のもの、その他これらの合金の単層または
多層からなるものを用いることができる。本実施形態で
はＴａを３０００オングストローム程度の膜厚に形成し
た。
【００２８】その後、ソース電極１７およびドレイン電
極１８の上にチャネル保護膜としても機能する保護膜１
９を形成する。保護膜１９としては、ＣＶＤ装置やスパ
ッタリング装置などで形成されるＳｉＮX（例えばＳｉ3
Ｎ4）、ＳｉＯ2、Ｔａ2Ｏ5、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ
3等やその他の酸化物或いは窒化物からなる絶縁膜を用
いることができ、膜厚は１５００オングストローム〜６
０００オングストロームとするのが好ましい。本実施形
態では、ＣＶＤ装置を用いてＳｉＮX（例えばＳｉ
3Ｎ4）を２０００オングストローム〜３５００オングス
トロームの膜厚に形成した。
極１８の上にチャネル保護膜としても機能する保護膜１
９を形成する。保護膜１９としては、ＣＶＤ装置やスパ
ッタリング装置などで形成されるＳｉＮX（例えばＳｉ3
Ｎ4）、ＳｉＯ2、Ｔａ2Ｏ5、Ａｌ2Ｏ3、ＴｉＯ2、Ｙ2Ｏ
3等やその他の酸化物或いは窒化物からなる絶縁膜を用
いることができ、膜厚は１５００オングストローム〜６
０００オングストロームとするのが好ましい。本実施形
態では、ＣＶＤ装置を用いてＳｉＮX（例えばＳｉ
3Ｎ4）を２０００オングストローム〜３５００オングス
トロームの膜厚に形成した。
【００２９】このようにして得られる本実施形態のドラ
イバーモノリシック駆動素子においては、耐絶縁性を損
なわずにチャネル幅を小さくすることができる。以下、
このことについて説明する。
イバーモノリシック駆動素子においては、耐絶縁性を損
なわずにチャネル幅を小さくすることができる。以下、
このことについて説明する。
【００３０】図２に、ドライバーモノリシック駆動素子
から同じ電流値を得るための絶縁容量値Ｃｏｘとチャネ
ル幅Ｗの増加量（Ｃｏｘ＝１の時のＷ＝１とした場合）
との関係を、曲線２４に示す。
から同じ電流値を得るための絶縁容量値Ｃｏｘとチャネ
ル幅Ｗの増加量（Ｃｏｘ＝１の時のＷ＝１とした場合）
との関係を、曲線２４に示す。
【００３１】ドライバーモノリシック駆動素子のゲート
電圧がＶであるときのドレイン電流値Ｉｄは、以下の式
により得られる。
電圧がＶであるときのドレイン電流値Ｉｄは、以下の式
により得られる。
【００３２】Ｉｄ＝（１／２）×（Ｗ／Ｌ）×μ×Ｃｏ
ｘ（Ｖ−Ｖth）2 ここで、Ｗはドライバーモノリシック駆動素子のチャネ
ル幅、Ｌはチャネル長、μはドライバーモノリシッック
駆動素子の移動度、Ｃｏｘは絶縁容量値、Ｖthはスレッ
ショルド電圧である。
ｘ（Ｖ−Ｖth）2 ここで、Ｗはドライバーモノリシック駆動素子のチャネ
ル幅、Ｌはチャネル長、μはドライバーモノリシッック
駆動素子の移動度、Ｃｏｘは絶縁容量値、Ｖthはスレッ
ショルド電圧である。
【００３３】従って、図２の２４に示すように、同じ電
流値を得るためには、Ｃｏｘが大きくなればチャネル幅
Ｗは小さくできることが分かる。
流値を得るためには、Ｃｏｘが大きくなればチャネル幅
Ｗは小さくできることが分かる。
【００３４】次に、図３に、本実施形態のドライバーモ
ノリシック駆動素子に用いられているＳｒＴｉＯ3薄膜
とＳｉＮX薄膜（例えばＳｉ3Ｎ4）との２層構造のゲー
ト絶縁膜について、ＳｒＴｉＯ3薄膜を３０００オング
ストロームに固定し、ＳｉＮX薄膜の膜厚を変動させた
場合の絶縁容量値ＣｏｘとＳｉＮX薄膜の膜厚との関係
をシミュレーションした結果を２１に示す。また、この
図３には、従来のＴａ2Ｏ5薄膜とＳｉＮX薄膜（例えば
Ｓｉ3Ｎ4）との２層構造のゲート絶縁膜について、Ｔａ
2Ｏ5薄膜の膜厚を１０００オングストロームに固定し、
ＳｉＮX薄膜の膜厚を変動させた場合の絶縁容量値Ｃｏ
ｘとＳｉＮX薄膜の膜厚との関係をシミュレーションし
た結果を２２に、また、Ｔａ2Ｏ5薄膜の膜厚を３０００
オングストロームに固定し、ＳｉＮX薄膜の膜厚を変動
させた場合の絶縁容量値ＣｏｘとＳｉＮX薄膜の膜厚と
の関係をシミュレーションした結果を２３に示す。な
お、ＳｒＴｉＯ3、Ｔａ2Ｏ5、ＳｉＮｘ（例えばＳｉ3Ｎ
4）の比誘電率は各々１４０、２４、７として計算し
た。
ノリシック駆動素子に用いられているＳｒＴｉＯ3薄膜
とＳｉＮX薄膜（例えばＳｉ3Ｎ4）との２層構造のゲー
ト絶縁膜について、ＳｒＴｉＯ3薄膜を３０００オング
ストロームに固定し、ＳｉＮX薄膜の膜厚を変動させた
場合の絶縁容量値ＣｏｘとＳｉＮX薄膜の膜厚との関係
をシミュレーションした結果を２１に示す。また、この
図３には、従来のＴａ2Ｏ5薄膜とＳｉＮX薄膜（例えば
Ｓｉ3Ｎ4）との２層構造のゲート絶縁膜について、Ｔａ
2Ｏ5薄膜の膜厚を１０００オングストロームに固定し、
ＳｉＮX薄膜の膜厚を変動させた場合の絶縁容量値Ｃｏ
ｘとＳｉＮX薄膜の膜厚との関係をシミュレーションし
た結果を２２に、また、Ｔａ2Ｏ5薄膜の膜厚を３０００
オングストロームに固定し、ＳｉＮX薄膜の膜厚を変動
させた場合の絶縁容量値ＣｏｘとＳｉＮX薄膜の膜厚と
の関係をシミュレーションした結果を２３に示す。な
お、ＳｒＴｉＯ3、Ｔａ2Ｏ5、ＳｉＮｘ（例えばＳｉ3Ｎ
4）の比誘電率は各々１４０、２４、７として計算し
た。
【００３５】図３のシミュレーション結果によれば、従
来のドライバーモノリシック駆動素子におけるＴａ2Ｏ5
薄膜とＳｉＮX薄膜（例えばＳｉ3Ｎ4）との２層構造の
ゲート絶縁膜に比べて、本発明のドライバーモノリシッ
ク駆動素子におけるＳｒＴｉＯ3薄膜とＳｉＮX薄膜（例
えばＳｉ3Ｎ4）との２層構造のゲート絶縁膜の方が、ゲ
ート絶縁膜全体の膜厚を薄くせずに絶縁容量値Ｃｏｘを
向上させることができ、耐絶縁性を損なわない。
来のドライバーモノリシック駆動素子におけるＴａ2Ｏ5
薄膜とＳｉＮX薄膜（例えばＳｉ3Ｎ4）との２層構造の
ゲート絶縁膜に比べて、本発明のドライバーモノリシッ
ク駆動素子におけるＳｒＴｉＯ3薄膜とＳｉＮX薄膜（例
えばＳｉ3Ｎ4）との２層構造のゲート絶縁膜の方が、ゲ
ート絶縁膜全体の膜厚を薄くせずに絶縁容量値Ｃｏｘを
向上させることができ、耐絶縁性を損なわない。
【００３６】以上説明した図２および図３から理解され
るように、本実施形態のドライバーモノリシック駆動素
子によれば、耐絶縁性を保持しながらチャネル幅を小さ
くすることができ、アクティブマトリクス基板の周辺に
設けられる周辺回路を小型化することが可能となる。
るように、本実施形態のドライバーモノリシック駆動素
子によれば、耐絶縁性を保持しながらチャネル幅を小さ
くすることができ、アクティブマトリクス基板の周辺に
設けられる周辺回路を小型化することが可能となる。
【００３７】なお、上述した実施形態では、高誘電率絶
縁膜であるＳｒＴｉＯ3薄膜を基板１１側に形成しその
上に第２のゲート絶縁膜であるＳｉＮX薄膜を形成した
が、本発明はこれとは逆に、第２のゲート絶縁膜である
ＳｉＮX薄膜を基板１１側に形成しその上に高誘電率絶
縁膜であるＳｒＴｉＯ3薄膜を形成しても同様の効果が
得られる。
縁膜であるＳｒＴｉＯ3薄膜を基板１１側に形成しその
上に第２のゲート絶縁膜であるＳｉＮX薄膜を形成した
が、本発明はこれとは逆に、第２のゲート絶縁膜である
ＳｉＮX薄膜を基板１１側に形成しその上に高誘電率絶
縁膜であるＳｒＴｉＯ3薄膜を形成しても同様の効果が
得られる。
【００３８】また、上記実施形態においては、高誘電率
絶縁膜としてＳｒＴｉＯ3薄膜を用いた例について説明
したが、本発明はこれに限らず、Ｂａが添加されたＳｒ
ＴｉＯ3薄膜を用いてもよい。
絶縁膜としてＳｒＴｉＯ3薄膜を用いた例について説明
したが、本発明はこれに限らず、Ｂａが添加されたＳｒ
ＴｉＯ3薄膜を用いてもよい。
【００３９】また、上記実施形態においては２層構造の
ゲート絶縁膜の１層を高誘電率絶縁膜とした場合につい
て説明しているが、本発明はこれに限らず、ゲート絶縁
膜の厚み方向では同一材料で、基板表面に沿った方向で
隣合う領域が高誘電率絶縁膜と第２のゲート絶縁膜とか
らなる構造にしても、同様の効果が得られる。
ゲート絶縁膜の１層を高誘電率絶縁膜とした場合につい
て説明しているが、本発明はこれに限らず、ゲート絶縁
膜の厚み方向では同一材料で、基板表面に沿った方向で
隣合う領域が高誘電率絶縁膜と第２のゲート絶縁膜とか
らなる構造にしても、同様の効果が得られる。
【００４０】
【発明の効果】以上詳述したように、本発明によれば、
ゲート絶縁膜の耐絶縁性を損なわずにドライバーモノリ
シック駆動素子を小型化できるので、周辺回路を小型化
することが可能となる。よって、額縁を縮小化した表示
装置の開発が可能となり、大型化・高精細化された表示
装置に対しても、表示面積の大型化および機器の小型化
の要求に対応することができる。また、周辺回路がドラ
イバーモノリシック駆動素子で構成されているため、検
査工程の簡略化に伴うコストダウンも期待することがで
きる。
ゲート絶縁膜の耐絶縁性を損なわずにドライバーモノリ
シック駆動素子を小型化できるので、周辺回路を小型化
することが可能となる。よって、額縁を縮小化した表示
装置の開発が可能となり、大型化・高精細化された表示
装置に対しても、表示面積の大型化および機器の小型化
の要求に対応することができる。また、周辺回路がドラ
イバーモノリシック駆動素子で構成されているため、検
査工程の簡略化に伴うコストダウンも期待することがで
きる。
【図１】本発明に係るドライバーモノリシック駆動素子
を示す断面図である。
を示す断面図である。
【図２】ドライバーモノリシック駆動素子から同じ電流
値を得るための絶縁容量値Ｃｏｘとチャネル幅Ｗの増加
量（Ｃｏｘ＝１の時のＷ＝１とした場合）との関係を示
すグラフである。
値を得るための絶縁容量値Ｃｏｘとチャネル幅Ｗの増加
量（Ｃｏｘ＝１の時のＷ＝１とした場合）との関係を示
すグラフである。
【図３】２層構造のゲート絶縁膜について、ＳｉＮX薄
膜の膜厚と絶縁容量値Ｃｏｘとの関係をシミュレーショ
ンした結果を示すグラフである。
膜の膜厚と絶縁容量値Ｃｏｘとの関係をシミュレーショ
ンした結果を示すグラフである。
【図４】アクティブマトリクス基板の等価回路を示す図
である。
である。
【図５】４トランジスター２段インバータ回路の等価回
路を示す図である。
路を示す図である。
【図６】従来のドライバーモノリシック駆動素子を示す
断面図である。
断面図である。
１１ 絶縁性基板 １２ ゲート電極 １４ 第２のゲート絶縁膜 １５ 半導体層 １６ａ、１６ｂ ｎ+半導体層 １７ ソース電極 １８ ドレイン電極 １９ 保護膜 ２０ 第１のゲート絶縁膜（高誘電率絶縁膜）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 喜多 隆介 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (3)
- 【請求項１】 基板上に相互に交差して設けられている
複数の走査線および複数の信号線と、該走査線および該
信号線の交差部近傍に設けられている表示用アクティブ
素子と、該表示用アクティブ素子に接続されている画素
電極とからなる表示部を有するアクティブマトリクス基
板の該表示部の外側に設けられ、論理・駆動回路からな
るドライバーを構成するドライバーモノリシック駆動素
子であって、 ゲート電極上に設けられているゲート絶縁膜が、少なく
とも一部に高誘電率絶縁膜を有する構成となっているド
ライバーモノリシック駆動素子。 - 【請求項２】 前記ゲート絶縁膜が、１層を高誘電率絶
縁膜とする２層構造となっている請求項１に記載のドラ
イバーモノリシック駆動素子。 - 【請求項３】 前記高誘電率絶縁膜が、ＳｒＴｉＯ3、
またはＢａを添加したＳｒＴｉＯ3からなる請求項１ま
たは２に記載のドライバーモノリシック駆動素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14432597A JPH10335671A (ja) | 1997-06-02 | 1997-06-02 | ドライバーモノリシック駆動素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14432597A JPH10335671A (ja) | 1997-06-02 | 1997-06-02 | ドライバーモノリシック駆動素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335671A true JPH10335671A (ja) | 1998-12-18 |
Family
ID=15359488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14432597A Withdrawn JPH10335671A (ja) | 1997-06-02 | 1997-06-02 | ドライバーモノリシック駆動素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335671A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003046090A (ja) * | 2001-07-21 | 2003-02-14 | Samsung Electronics Co Ltd | 液晶表示パネル用基板及びその製造方法 |
| JP2004241528A (ja) * | 2003-02-05 | 2004-08-26 | Ricoh Co Ltd | 有機半導体装置及びそれを有する表示素子 |
| JP2005513788A (ja) * | 2001-12-19 | 2005-05-12 | アベシア・リミテッド | 有機誘電体を有する有機電界効果トランジスタ |
| JP2006060225A (ja) * | 2004-08-19 | 2006-03-02 | Samsung Electronics Co Ltd | 表示装置用駆動回路 |
| KR100726132B1 (ko) * | 2000-10-31 | 2007-06-12 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| KR20100051562A (ko) * | 2008-11-07 | 2010-05-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 반도체 장치의 제작 방법 |
| KR101243809B1 (ko) | 2006-06-30 | 2013-03-18 | 엘지디스플레이 주식회사 | 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법 |
-
1997
- 1997-06-02 JP JP14432597A patent/JPH10335671A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100726132B1 (ko) * | 2000-10-31 | 2007-06-12 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
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| JP2014158030A (ja) * | 2008-11-07 | 2014-08-28 | Semiconductor Energy Lab Co Ltd | 半導体装置及び表示モジュール |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |