JP2003046090A - 液晶表示パネル用基板及びその製造方法 - Google Patents
液晶表示パネル用基板及びその製造方法Info
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- G—PHYSICS
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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Abstract
(57)【要約】
【課題】 液晶表示パネル用基板及びその製造方法を提
供する。 【解決手段】 ゲートパターンを絶縁するためのゲート
絶縁膜上に、第１不純物領域、第２不純物領域、及びチ
ャンネル領域を含む活性層パターンを形成し、ドレーン
電極、ソース電極及びゲート配線と直交するデータ配線
を含むデータパターンを形成し、保護膜の第１コンタク
トホールを通じて、画素領域のドレーン電極と連結され
る第１電極パターン、第２、第３コンタクトホールを通
じて、周辺領域の第１トランジスターのゲート電極と第
２トランジスターのソース／ドレーン電極を連結する第
２電極パターンを含む電極パターン部を形成する。
供する。 【解決手段】 ゲートパターンを絶縁するためのゲート
絶縁膜上に、第１不純物領域、第２不純物領域、及びチ
ャンネル領域を含む活性層パターンを形成し、ドレーン
電極、ソース電極及びゲート配線と直交するデータ配線
を含むデータパターンを形成し、保護膜の第１コンタク
トホールを通じて、画素領域のドレーン電極と連結され
る第１電極パターン、第２、第３コンタクトホールを通
じて、周辺領域の第１トランジスターのゲート電極と第
２トランジスターのソース／ドレーン電極を連結する第
２電極パターンを含む電極パターン部を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
ー及びその製造方法に関するものであり、より詳細に
は、液晶表示装置でゲートドライバーを非晶質シリコン
薄膜トランジスター基板に集積させた液晶表示パネル用
非晶質シリコン薄膜トランジスター及びその製造方法に
関するものである。
ー及びその製造方法に関するものであり、より詳細に
は、液晶表示装置でゲートドライバーを非晶質シリコン
薄膜トランジスター基板に集積させた液晶表示パネル用
非晶質シリコン薄膜トランジスター及びその製造方法に
関するものである。
【０００２】
【従来の技術】最近、情報化社会において、電子ディス
プレー装置の役割はますます大事になり、各種電子ディ
スプレー装置が多様な産業分野に広範囲に使用されてい
る。このような電子ディスプレー分野は発展を重ねて、
多様化した情報化社会の要求に適合する新しい機能の電
子ディスプレー装置が続けて開発されている。
プレー装置の役割はますます大事になり、各種電子ディ
スプレー装置が多様な産業分野に広範囲に使用されてい
る。このような電子ディスプレー分野は発展を重ねて、
多様化した情報化社会の要求に適合する新しい機能の電
子ディスプレー装置が続けて開発されている。
【０００３】一般的に電子ディスプレー装置というもの
は多様な情報などを視覚を通じて人間に伝達する装置を
いう。即ち、電子ディスプレー装置とは各種電子機器か
ら出力される電気的な情報信号を人間の視覚により認識
可能である光情報信号へ変換する電子装置であり、人間
と電子機器を連結する架橋的な役割を担当する装置と言
える。
は多様な情報などを視覚を通じて人間に伝達する装置を
いう。即ち、電子ディスプレー装置とは各種電子機器か
ら出力される電気的な情報信号を人間の視覚により認識
可能である光情報信号へ変換する電子装置であり、人間
と電子機器を連結する架橋的な役割を担当する装置と言
える。
【０００４】このような電子ディスプレー装置におい
て、光情報信号が発光現象によって表示される場合には
発光型表示（ｅｍｉｓｓｉｖｅ ｄｉｓｐｌａｙ）装置
で言われ、反射、散乱、干渉現象などによって光変調で
表示される場合には受光型表示（ｎｏｎ−ｅｍｉｓｓｉ
ｖｅ ｄｉｓｐｌａｙ）装置で言われる。能動型表示装
置とも言われる前記発光型表示装置としては、陰極線管
（ＣＲＴ）、プラズマディスプレーパネル（ＰＤＰ）、
発光ダイオード（ＬＥＤ）及びエレクトロルミネセント
（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｔ ｄｉｓｐｌ
ａｙ：ＥＬＤ）などを挙げることができる。また、受動
型表示装置である前記受光型表示装置としては、液晶表
示装置（ＬＣＤ又はｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ
ｄｉｓｐｌａｙ：ＥＣＤ）及び電気泳動表示装置（ｅｌ
ｅｃｔｒｏｐｈｏｒｅｔｉｃ ｉｍａｇｅ ｄｉｓｐｌ
ａｙ：ＥＰＩＤ）などを挙げることができる。
て、光情報信号が発光現象によって表示される場合には
発光型表示（ｅｍｉｓｓｉｖｅ ｄｉｓｐｌａｙ）装置
で言われ、反射、散乱、干渉現象などによって光変調で
表示される場合には受光型表示（ｎｏｎ−ｅｍｉｓｓｉ
ｖｅ ｄｉｓｐｌａｙ）装置で言われる。能動型表示装
置とも言われる前記発光型表示装置としては、陰極線管
（ＣＲＴ）、プラズマディスプレーパネル（ＰＤＰ）、
発光ダイオード（ＬＥＤ）及びエレクトロルミネセント
（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｔ ｄｉｓｐｌ
ａｙ：ＥＬＤ）などを挙げることができる。また、受動
型表示装置である前記受光型表示装置としては、液晶表
示装置（ＬＣＤ又はｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ
ｄｉｓｐｌａｙ：ＥＣＤ）及び電気泳動表示装置（ｅｌ
ｅｃｔｒｏｐｈｏｒｅｔｉｃ ｉｍａｇｅ ｄｉｓｐｌ
ａｙ：ＥＰＩＤ）などを挙げることができる。
【０００５】テレビやコンピュータ用モニターなどのよ
うな画像表示装置に使用される一番長い歴史を有するデ
ィスプレー装置である陰極線管（ＣＲＴ）は表示品質及
び経済性などの面で最も高い占有率を有しているが、大
きい重量、大きい容積及び高い消費電力といった多くの
短所を有している。しかし、半導体技術の急速な進歩に
よって各種電子装置の固体化、低電圧及び低電力化と共
に電子機器の小型及び軽量化に従って新しい環境に適合
する電子ディスプレー装置、即ち薄くて軽くかつ低い駆
動電圧及び低い消費電力の特性を備えた平板パネル型デ
ィスプレー装置に対する要求が急激に増大している。
うな画像表示装置に使用される一番長い歴史を有するデ
ィスプレー装置である陰極線管（ＣＲＴ）は表示品質及
び経済性などの面で最も高い占有率を有しているが、大
きい重量、大きい容積及び高い消費電力といった多くの
短所を有している。しかし、半導体技術の急速な進歩に
よって各種電子装置の固体化、低電圧及び低電力化と共
に電子機器の小型及び軽量化に従って新しい環境に適合
する電子ディスプレー装置、即ち薄くて軽くかつ低い駆
動電圧及び低い消費電力の特性を備えた平板パネル型デ
ィスプレー装置に対する要求が急激に増大している。
【０００６】現在開発されたいろいろな平板ディスプレ
ー装置のうちで、液晶表示装置は他のディスプレー装置
に比べて薄くて軽く、低い消費電力及び低い駆動電圧を
備えていると同時に、陰極線管に近い画像表示が可能で
あるので、多様な電子装置に広範囲に使用されている。
液晶表示装置は、電極が形成されている二枚の基板とそ
の間に挿入されている液晶層から成り、電極に電圧を印
加して液晶層の液晶分子を再配列させ、透過する光の量
を調節するディスプレー装置である。
ー装置のうちで、液晶表示装置は他のディスプレー装置
に比べて薄くて軽く、低い消費電力及び低い駆動電圧を
備えていると同時に、陰極線管に近い画像表示が可能で
あるので、多様な電子装置に広範囲に使用されている。
液晶表示装置は、電極が形成されている二枚の基板とそ
の間に挿入されている液晶層から成り、電極に電圧を印
加して液晶層の液晶分子を再配列させ、透過する光の量
を調節するディスプレー装置である。
【０００７】液晶表示装置のうちで、現在広く使用され
るものは、二枚の基板に各々電極が形成されており、各
電極に印加される電圧をスイッチングする薄膜トランジ
スターを具備する装置であり、前記薄膜トランジスター
は二枚の基板のうちの一つに形成されるものが一般的で
ある。画素部に薄膜トランジスターを用いる液晶表示装
置は、非晶質形と多結晶形に区分されるが、多結晶形装
置は素子動作を高速化でき、素子の低電力駆動が可能で
あり、画素部薄膜トランジスターと駆動回路用半導体素
子とを共に形成することができると言う長所がある。
るものは、二枚の基板に各々電極が形成されており、各
電極に印加される電圧をスイッチングする薄膜トランジ
スターを具備する装置であり、前記薄膜トランジスター
は二枚の基板のうちの一つに形成されるものが一般的で
ある。画素部に薄膜トランジスターを用いる液晶表示装
置は、非晶質形と多結晶形に区分されるが、多結晶形装
置は素子動作を高速化でき、素子の低電力駆動が可能で
あり、画素部薄膜トランジスターと駆動回路用半導体素
子とを共に形成することができると言う長所がある。
【０００８】しかし、多結晶形液晶表示装置の駆動回路
は、非晶質シリコンの蒸着後、蒸着された非晶質シリコ
ンを多結晶シリコンに変換するためのアニーリング工程
を追加的に実施する必要があるので、アニーリング工程
によって基板の材質に制限がある。即ち、ガラス基板を
使用する場合、アニーリング工程によって基板が変形す
るおそれがある。
は、非晶質シリコンの蒸着後、蒸着された非晶質シリコ
ンを多結晶シリコンに変換するためのアニーリング工程
を追加的に実施する必要があるので、アニーリング工程
によって基板の材質に制限がある。即ち、ガラス基板を
使用する場合、アニーリング工程によって基板が変形す
るおそれがある。
【０００９】また、ゲートドライバーの場合、相補形モ
ストランジスター（ＣＭＯＳ）の構造を有するので、同
一の基板にｎ−チャンネルトランジスターと、ｐ−チャ
ンネルトランジスターを共に形成する必要がある。この
ために、単一チャンネル形トランジスターを形成する非
晶質形薄膜トランジスター液晶表示装置を製造する工程
に比べて、多結晶形薄膜トランジスター液晶表示装置を
製造する工程がさらに複雑になり、難しくなる。液晶表
示装置の薄膜トランジスターが形成される通常の基板
は、マスクを用いたフォトリソグラフィを通じて製造す
ることが一般的であるが、現在は七枚乃至九枚のマスク
を使用している。
ストランジスター（ＣＭＯＳ）の構造を有するので、同
一の基板にｎ−チャンネルトランジスターと、ｐ−チャ
ンネルトランジスターを共に形成する必要がある。この
ために、単一チャンネル形トランジスターを形成する非
晶質形薄膜トランジスター液晶表示装置を製造する工程
に比べて、多結晶形薄膜トランジスター液晶表示装置を
製造する工程がさらに複雑になり、難しくなる。液晶表
示装置の薄膜トランジスターが形成される通常の基板
は、マスクを用いたフォトリソグラフィを通じて製造す
ることが一般的であるが、現在は七枚乃至九枚のマスク
を使用している。
【００１０】フォトリソグラフィの数が増すほど工程費
用と工程誤謬の確率が増加して製造原価を高める原因に
なるので、カラーＬＣＤパネル用薄膜トランジスター基
板を製造する工程でマスクの数を減らすことができる技
術開発が要求されている。
用と工程誤謬の確率が増加して製造原価を高める原因に
なるので、カラーＬＣＤパネル用薄膜トランジスター基
板を製造する工程でマスクの数を減らすことができる技
術開発が要求されている。
【００１１】
【発明が解決しようとする課題】本発明の第１目的は、
同一物質で作ることができる複数の構成要素を同一の層
に形成してマスクの数を減らすことのできる液晶表示装
置用非晶質シリコン薄膜トランジスターを提供すること
にある。本発明の第２目的は、同一物質に使用できるい
ろいろな層を同一の層に形成してマスクの数を減らすこ
とができる液晶表示装置用非晶質シリコン薄膜トランジ
スターの製造方法を提供することにある。
同一物質で作ることができる複数の構成要素を同一の層
に形成してマスクの数を減らすことのできる液晶表示装
置用非晶質シリコン薄膜トランジスターを提供すること
にある。本発明の第２目的は、同一物質に使用できるい
ろいろな層を同一の層に形成してマスクの数を減らすこ
とができる液晶表示装置用非晶質シリコン薄膜トランジ
スターの製造方法を提供することにある。
【００１２】本発明の第３の目的は、ゲート駆動ドライ
バーを薄膜トランジスター基板の一側又は両側縁に形成
した液晶表示装置の薄膜トランジスター基板を提供する
ことにある。本発明の第４目的は、ゲート駆動ドライバ
ーのシフトレジスタを構成する互いに隣接した第１トラ
ンジスターのゲートと第２トランジスターのソース／ド
レーンを別途のコンタクト工程なしに、画素電極を形成
するときに共に形成して、工程を簡略化した薄膜トラン
ジスター基板の製造方法を提供することにある。
バーを薄膜トランジスター基板の一側又は両側縁に形成
した液晶表示装置の薄膜トランジスター基板を提供する
ことにある。本発明の第４目的は、ゲート駆動ドライバ
ーのシフトレジスタを構成する互いに隣接した第１トラ
ンジスターのゲートと第２トランジスターのソース／ド
レーンを別途のコンタクト工程なしに、画素電極を形成
するときに共に形成して、工程を簡略化した薄膜トラン
ジスター基板の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】前記した目的を達成する
ための本発明は、投光性絶縁基板上の画素領域と周辺領
域に各々形成されたゲート配線と、前記ゲート配線から
分岐されたゲート電極を含むゲートパターンと、前記ゲ
ートパターンを含む前記基板上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜上に形成され、第１不純物領
域、第２不純物領域、前記第１不純物領域及び第２不純
物領域との間に形成されたチャンネル領域を含むする活
性層パターンと、前記活性層パターンと前記ゲート絶縁
膜の上に形成され、前記第１不純物領域とコンタクトす
るドレーン電極、前記第２不純物領域とコンタクトする
ソース電極及び前記ドレーン電極と連結され、前記デー
タ配線と直交するデータ配線を含むデータパターンと、
前記データパターンが形成された基板上に形成され、前
記ドレーン電極を部分的に露出する第１コンタクトホー
ル、前記周辺領域の第１トランジスターのゲート電極を
露出する第２コンタクトホール及び前記周辺領域の第２
トランジスターのソース／ドレーン電極を露出する第３
コンタクトホールを含む第１層間絶縁膜と、前記第１層
間絶縁膜上に形成され、前記第１コンタクトホールを通
じて、前記画素領域のドレーン電極と連結される第１電
極パターン、前記第２、第３コンタクトホールを通じ
て、第１トランジスターの露出された前記ゲート電極と
前記第２トランジスターの露出されたソース／ドレーン
電極を連結する第２電極パターンを含む電極パターン部
を含むことを特徴とする薄膜トランジスターを有する液
晶表示パネルを提供する。
ための本発明は、投光性絶縁基板上の画素領域と周辺領
域に各々形成されたゲート配線と、前記ゲート配線から
分岐されたゲート電極を含むゲートパターンと、前記ゲ
ートパターンを含む前記基板上に形成されたゲート絶縁
膜と、前記ゲート絶縁膜上に形成され、第１不純物領
域、第２不純物領域、前記第１不純物領域及び第２不純
物領域との間に形成されたチャンネル領域を含むする活
性層パターンと、前記活性層パターンと前記ゲート絶縁
膜の上に形成され、前記第１不純物領域とコンタクトす
るドレーン電極、前記第２不純物領域とコンタクトする
ソース電極及び前記ドレーン電極と連結され、前記デー
タ配線と直交するデータ配線を含むデータパターンと、
前記データパターンが形成された基板上に形成され、前
記ドレーン電極を部分的に露出する第１コンタクトホー
ル、前記周辺領域の第１トランジスターのゲート電極を
露出する第２コンタクトホール及び前記周辺領域の第２
トランジスターのソース／ドレーン電極を露出する第３
コンタクトホールを含む第１層間絶縁膜と、前記第１層
間絶縁膜上に形成され、前記第１コンタクトホールを通
じて、前記画素領域のドレーン電極と連結される第１電
極パターン、前記第２、第３コンタクトホールを通じ
て、第１トランジスターの露出された前記ゲート電極と
前記第２トランジスターの露出されたソース／ドレーン
電極を連結する第２電極パターンを含む電極パターン部
を含むことを特徴とする薄膜トランジスターを有する液
晶表示パネルを提供する。
【００１４】本発明の他の側面によると、投光性絶縁基
板上の画素領域と周辺領域に各々形成されたゲート配線
と、前記ゲート配線から分岐されたゲート電極を含むゲ
ートパターンと、前記ゲートパターンを含む前記基板上
に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形
成され、第１不純物領域、第２不純物領域、前記第１不
純物領域及び第２不純物領域との間に形成されたチャン
ネル領域を含む活性層パターンと、前記活性層パターン
とゲート絶縁膜の上に形成され、前記第１不純物領域と
コンタクトするドレーン電極と、前記第２不純物領域と
コンタクトするソース電極を含むデータパターンと、前
記データパターンが形成された基板上に形成され、前記
画素領域のソース電極を部分的に露出する第１コンタク
トホール、前記画素領域の前記ドレーン電極を部分的に
露出する第２コンタクトホール、前記周辺領域の第１ト
ランジスターのゲートを露出する第３コンタクトホール
及び前記周辺領域の第２トランジスターのソース／ドレ
ーン電極を露出する第第４コンタクトホールを含む第1
層間絶縁膜と、前記第１層間絶縁膜上に形成され、前記
第１コンタクトホールを通じて、前記画素領域のソース
電極と連結される第１電極パターン、前記第２コンタク
トホールを通じて前記画素領域の前記ドレーン電極と連
結される第２電極パターン、前記第３、第４コンタクト
ホールを通じて、前記第１トランジスターの露出された
前記ゲート電極と前記第２トランジスターの露出された
前記ソース／ドレーン電極を連結する第３電極パターン
を含むことを特徴とする非晶質薄膜トランジスターを有
する液晶表示パネルが提供される。
板上の画素領域と周辺領域に各々形成されたゲート配線
と、前記ゲート配線から分岐されたゲート電極を含むゲ
ートパターンと、前記ゲートパターンを含む前記基板上
に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形
成され、第１不純物領域、第２不純物領域、前記第１不
純物領域及び第２不純物領域との間に形成されたチャン
ネル領域を含む活性層パターンと、前記活性層パターン
とゲート絶縁膜の上に形成され、前記第１不純物領域と
コンタクトするドレーン電極と、前記第２不純物領域と
コンタクトするソース電極を含むデータパターンと、前
記データパターンが形成された基板上に形成され、前記
画素領域のソース電極を部分的に露出する第１コンタク
トホール、前記画素領域の前記ドレーン電極を部分的に
露出する第２コンタクトホール、前記周辺領域の第１ト
ランジスターのゲートを露出する第３コンタクトホール
及び前記周辺領域の第２トランジスターのソース／ドレ
ーン電極を露出する第第４コンタクトホールを含む第1
層間絶縁膜と、前記第１層間絶縁膜上に形成され、前記
第１コンタクトホールを通じて、前記画素領域のソース
電極と連結される第１電極パターン、前記第２コンタク
トホールを通じて前記画素領域の前記ドレーン電極と連
結される第２電極パターン、前記第３、第４コンタクト
ホールを通じて、前記第１トランジスターの露出された
前記ゲート電極と前記第２トランジスターの露出された
前記ソース／ドレーン電極を連結する第３電極パターン
を含むことを特徴とする非晶質薄膜トランジスターを有
する液晶表示パネルが提供される。
【００１５】本発明のまた他の側面によると、投光性絶
縁基板上の画素領域と周辺領域にゲート電極とゲートラ
インを含むゲートパターンを形成する段階と、前記ゲー
トパターンを含む前記基板上にゲート絶縁膜、非晶質シ
リコン層、不純物がドーピングされた非晶質シリコン層
及びメタル層を順次形成する段階と、ソース電極とドレ
ーン電極との間にチャンネル部分の高さがソース電極及
びドレーン電極部分の高さより低い感光膜パターンを、
前記メタル層上に形成する段階と、前記感光膜パターン
をマスクにして、露出されたメタル層とその下部のドー
ピングされた非晶質シリコン層及び非晶質シリコン層を
パターニングして、前記チャンネル領域の前記メタルを
共に除去して、互いに分離されたソース及びドレーン電
極と前記ドレーン電極から連結され、前記ゲートライン
と直交するデータラインを含むデータパターンを形成す
る段階と、前記感光膜マスクパターンを除去し、前記チ
ャンネル領域の前記ドーピングされた非晶質シリコン層
を除去する段階と、前記各段階を経た結果的な基板上に
第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜
を部分的にエッチングして、前記画素領域の前記ドレー
ン電極を部分的に露出させる第１コンタクトホール及び
前記周辺領域の第１トランジスターのゲートを露出する
第２コンタクトホールを形成する段階と、前記周辺領域
の第２トランジスターのソース／ドレーン電極を露出す
る第３コンタクトホールを形成する段階と、前記第１乃
至第３コンタクトホールを含む前記第１層間絶縁膜上に
導電膜を形成する段階と、前記導電膜をパターニングし
て前記第１コンタクトホールを通じて、前記画素領域の
ドレーン電極と連結される第１電極パターン、前記２、
第３コンタクトホールを通じて、前記第１トランジスタ
ーの露出された前記ゲートと前記第２トランジスターの
露出された前記ソース／ドレーン電極を連結する第２電
極パターンを形成する段階とを含むことを特徴とする非
晶質薄膜トランジスターを有する液晶表示パネルの製造
方法が提供される。
縁基板上の画素領域と周辺領域にゲート電極とゲートラ
インを含むゲートパターンを形成する段階と、前記ゲー
トパターンを含む前記基板上にゲート絶縁膜、非晶質シ
リコン層、不純物がドーピングされた非晶質シリコン層
及びメタル層を順次形成する段階と、ソース電極とドレ
ーン電極との間にチャンネル部分の高さがソース電極及
びドレーン電極部分の高さより低い感光膜パターンを、
前記メタル層上に形成する段階と、前記感光膜パターン
をマスクにして、露出されたメタル層とその下部のドー
ピングされた非晶質シリコン層及び非晶質シリコン層を
パターニングして、前記チャンネル領域の前記メタルを
共に除去して、互いに分離されたソース及びドレーン電
極と前記ドレーン電極から連結され、前記ゲートライン
と直交するデータラインを含むデータパターンを形成す
る段階と、前記感光膜マスクパターンを除去し、前記チ
ャンネル領域の前記ドーピングされた非晶質シリコン層
を除去する段階と、前記各段階を経た結果的な基板上に
第１層間絶縁膜を形成する段階と、前記第１層間絶縁膜
を部分的にエッチングして、前記画素領域の前記ドレー
ン電極を部分的に露出させる第１コンタクトホール及び
前記周辺領域の第１トランジスターのゲートを露出する
第２コンタクトホールを形成する段階と、前記周辺領域
の第２トランジスターのソース／ドレーン電極を露出す
る第３コンタクトホールを形成する段階と、前記第１乃
至第３コンタクトホールを含む前記第１層間絶縁膜上に
導電膜を形成する段階と、前記導電膜をパターニングし
て前記第１コンタクトホールを通じて、前記画素領域の
ドレーン電極と連結される第１電極パターン、前記２、
第３コンタクトホールを通じて、前記第１トランジスタ
ーの露出された前記ゲートと前記第２トランジスターの
露出された前記ソース／ドレーン電極を連結する第２電
極パターンを形成する段階とを含むことを特徴とする非
晶質薄膜トランジスターを有する液晶表示パネルの製造
方法が提供される。
【００１６】本発明のまた他の側面によると、投光性絶
縁基板上の画素領域と周辺領域にゲート電極とゲートラ
インを含むゲートパターンを形成する段階と、前記ゲー
トパターンを含む前記基板上にゲート絶縁膜、非晶質シ
リコン層、不純物がドーピングされた非晶質シリコン層
及びメタル層を順次に形成する段階と、ソース電極とド
レーン電極との間のチャンネル領域の高さがソース電極
及びドレーン電極部分の表面高さより低い感光膜パター
ンを、前記メタル層上に形成する段階と、前記感光膜パ
ターンをマスクにして、露出されたメタル層とその下部
のドーピングされた非晶質シリコン層及び非晶質シリコ
ン層をパターニングして、前記チャンネル領域の前記メ
タル層を共に除去して、互いに分離されたソース及びド
レーン電極とを含むデータパターンを形成する段階と、
前記感光膜マスクパターンを除去し、前記チャンネル領
域の前記ドーピングされた非晶質シリコン層を除去する
段階と、前記各段階を経た基板上に第１層間絶縁膜を形
成する段階と、前記第１層間絶縁膜を部分的にエッチン
グして、前記画素領域の前記ドレーン電極を部分的に露
出する第１コンタクトホール、前記画素領域の前記ソー
ス電極を部分的に露出する第２コンタクトホール、前記
周辺領域の第１トランジスターのゲートを露出する第３
コンタクトホール及び前記周辺領域の第２トランジスタ
ーのソース／ドレーン電極を露出する第４コンタクトホ
ールを形成する段階と、前記第１乃至第４コンタクトホ
ールを含む前記第１層間絶縁膜上に導電膜を形成する段
階と、前記導電膜をパターニングして前記第１コンタク
トホールを通じて、前記画素領域のソース電極と連結さ
れる第１電極パターン、第２コンタクトホールを通じて
画素領域のドレーン電極と連結される第２電極パターン
及び、前記３、第４コンタクトホールを通じて、前記周
辺領域の前記第１トランジスターの前記露出されたゲー
トと前記第２トランジスターの露出された前記ソース／
ドレーン電極を連結する第３電極パターンを形成する段
階とを含むことを特徴とする液晶表示装置用薄膜トラン
ジスターの製造方法が提供される。
縁基板上の画素領域と周辺領域にゲート電極とゲートラ
インを含むゲートパターンを形成する段階と、前記ゲー
トパターンを含む前記基板上にゲート絶縁膜、非晶質シ
リコン層、不純物がドーピングされた非晶質シリコン層
及びメタル層を順次に形成する段階と、ソース電極とド
レーン電極との間のチャンネル領域の高さがソース電極
及びドレーン電極部分の表面高さより低い感光膜パター
ンを、前記メタル層上に形成する段階と、前記感光膜パ
ターンをマスクにして、露出されたメタル層とその下部
のドーピングされた非晶質シリコン層及び非晶質シリコ
ン層をパターニングして、前記チャンネル領域の前記メ
タル層を共に除去して、互いに分離されたソース及びド
レーン電極とを含むデータパターンを形成する段階と、
前記感光膜マスクパターンを除去し、前記チャンネル領
域の前記ドーピングされた非晶質シリコン層を除去する
段階と、前記各段階を経た基板上に第１層間絶縁膜を形
成する段階と、前記第１層間絶縁膜を部分的にエッチン
グして、前記画素領域の前記ドレーン電極を部分的に露
出する第１コンタクトホール、前記画素領域の前記ソー
ス電極を部分的に露出する第２コンタクトホール、前記
周辺領域の第１トランジスターのゲートを露出する第３
コンタクトホール及び前記周辺領域の第２トランジスタ
ーのソース／ドレーン電極を露出する第４コンタクトホ
ールを形成する段階と、前記第１乃至第４コンタクトホ
ールを含む前記第１層間絶縁膜上に導電膜を形成する段
階と、前記導電膜をパターニングして前記第１コンタク
トホールを通じて、前記画素領域のソース電極と連結さ
れる第１電極パターン、第２コンタクトホールを通じて
画素領域のドレーン電極と連結される第２電極パターン
及び、前記３、第４コンタクトホールを通じて、前記周
辺領域の前記第１トランジスターの前記露出されたゲー
トと前記第２トランジスターの露出された前記ソース／
ドレーン電極を連結する第３電極パターンを形成する段
階とを含むことを特徴とする液晶表示装置用薄膜トラン
ジスターの製造方法が提供される。
【００１７】本発明のまた他の側面によると、投光性絶
縁基板上の画素領域と周辺領域にゲート電極とゲート配
線を含むゲートパターンを形成する段階と、前記ゲート
パターンを含む前記基板上にゲート絶縁膜を形成する段
階と、前記ゲート絶縁膜上に第１不純物領域、第２不純
物領域及び前記第１不純物領域と第２不純物領域との間
にチャンネル領域を含む活性層パターンを形成する段階
と、前記第１不純物領域上で、前記第１不純物領域とコ
ンタクトするドレーン電極と、前記第２不純物領域上
で、前記第２不純物領域とコンタクトするソース電極
と、前記ソース電極から分岐され前記ゲートラインと直
交するデータラインを含むデータパターンを形成する段
階と、前記データパターンが形成された基板上に層間絶
縁膜を形成する段階と、前記層間絶縁膜を部分的にエッ
チングして、前記画素領域の前記ドレーン電極を部分的
に露出する第１コンタクトホール、前記周辺領域の第１
駆動トランジスターのゲート電極を露出する第２コンタ
クトホール及び前記周辺領域の第２駆動トランジスター
のソース／ドレーン電極を露出する第３コンタクトホー
ルを形成する段階と、前記第１乃至第３コンタクトホー
ルを含む前記層間絶縁膜上に導電膜を形成する段階と、
前記導電膜をパターニングして前記第１コンタクトホー
ルを通じて、前記画素領域のドレーン電極と連結される
第１電極パターン、前記２、第３コンタクトホールを通
じて、前記周辺領域の前記第１駆動トランジスターの露
出された前記ゲート電極と前記第２駆動トランジスター
の露出された前記ソース／ドレーン電極を連結する第２
電極パターンを形成する段階とを含むことを特徴とする
非晶質薄膜トランジスターを有する液晶表示パネルの製
造方法が提供される。
縁基板上の画素領域と周辺領域にゲート電極とゲート配
線を含むゲートパターンを形成する段階と、前記ゲート
パターンを含む前記基板上にゲート絶縁膜を形成する段
階と、前記ゲート絶縁膜上に第１不純物領域、第２不純
物領域及び前記第１不純物領域と第２不純物領域との間
にチャンネル領域を含む活性層パターンを形成する段階
と、前記第１不純物領域上で、前記第１不純物領域とコ
ンタクトするドレーン電極と、前記第２不純物領域上
で、前記第２不純物領域とコンタクトするソース電極
と、前記ソース電極から分岐され前記ゲートラインと直
交するデータラインを含むデータパターンを形成する段
階と、前記データパターンが形成された基板上に層間絶
縁膜を形成する段階と、前記層間絶縁膜を部分的にエッ
チングして、前記画素領域の前記ドレーン電極を部分的
に露出する第１コンタクトホール、前記周辺領域の第１
駆動トランジスターのゲート電極を露出する第２コンタ
クトホール及び前記周辺領域の第２駆動トランジスター
のソース／ドレーン電極を露出する第３コンタクトホー
ルを形成する段階と、前記第１乃至第３コンタクトホー
ルを含む前記層間絶縁膜上に導電膜を形成する段階と、
前記導電膜をパターニングして前記第１コンタクトホー
ルを通じて、前記画素領域のドレーン電極と連結される
第１電極パターン、前記２、第３コンタクトホールを通
じて、前記周辺領域の前記第１駆動トランジスターの露
出された前記ゲート電極と前記第２駆動トランジスター
の露出された前記ソース／ドレーン電極を連結する第２
電極パターンを形成する段階とを含むことを特徴とする
非晶質薄膜トランジスターを有する液晶表示パネルの製
造方法が提供される。
【００１８】本発明のまた他の側面によると、投光性絶
縁基板上の画素領域と周辺領域にゲート電極とゲート配
線を含むゲートパターンを形成する段階と、前記ゲート
パターンを含む前記基板上にゲート絶縁膜を形成する段
階と、前記ゲート絶縁膜上の所定位置に、第１不純物領
域、第２不純物領域及び前記第１不純物領域と第２不純
物領域との間にチャンネル領域を含む活性層パターンを
形成する段階と、前記第１不純物領域上で、前記第１不
純物領域とコンタクトするドレーン電極と、前記第２不
純物領域上で、前記第２不純物領域とコンタクトするソ
ース電極と、前記ソース電極から分岐され前記ゲートラ
インと直交するデータラインを含むデータパターンを形
成する段階と、前記データパターンを含む基板上に第１
層間絶縁膜を形成する段階と、前記第１層間絶縁膜を部
分的にエッチングして、前記画素領域の前記ソース電極
を部分的に露出する第１コンタクトホール、前記画素領
域の前記ドレーン電極を部分的に露出する第２コンタク
トホール、前記周辺領域のの第１駆動トランジスターの
ゲート電極を露出する第３コンタクトホール及び前記周
辺領域の第２駆動トランジスターのソース／ドレーンを
露出する第４コンタクトホールを形成する段階と、前記
第１乃至第４コンタクトホールを含む前記第１層間絶縁
膜上に導電膜を形成する段階と、前記導電膜をパターニ
ングして前記第１コンタクトホールを通じて、前記画素
領域のソース電極と連結される第１電極パターン、前記
第２コンタクトホールを通じて前記画素領域のドレーン
電極と連結される第２電極パターン及び、第３及び第４
コンタクトホールを通じて、前記周辺領域の前記第１駆
動トランジスターの露出された前記ゲート電極と前記第
２駆動トランジスターの露出された前記ソース／ドレー
ン電極を連結する第３電極パターンを形成する段階とを
含むことを特徴とする非晶質薄膜トランジスターを有す
る液晶表示パネルの製造方法が提供される。
縁基板上の画素領域と周辺領域にゲート電極とゲート配
線を含むゲートパターンを形成する段階と、前記ゲート
パターンを含む前記基板上にゲート絶縁膜を形成する段
階と、前記ゲート絶縁膜上の所定位置に、第１不純物領
域、第２不純物領域及び前記第１不純物領域と第２不純
物領域との間にチャンネル領域を含む活性層パターンを
形成する段階と、前記第１不純物領域上で、前記第１不
純物領域とコンタクトするドレーン電極と、前記第２不
純物領域上で、前記第２不純物領域とコンタクトするソ
ース電極と、前記ソース電極から分岐され前記ゲートラ
インと直交するデータラインを含むデータパターンを形
成する段階と、前記データパターンを含む基板上に第１
層間絶縁膜を形成する段階と、前記第１層間絶縁膜を部
分的にエッチングして、前記画素領域の前記ソース電極
を部分的に露出する第１コンタクトホール、前記画素領
域の前記ドレーン電極を部分的に露出する第２コンタク
トホール、前記周辺領域のの第１駆動トランジスターの
ゲート電極を露出する第３コンタクトホール及び前記周
辺領域の第２駆動トランジスターのソース／ドレーンを
露出する第４コンタクトホールを形成する段階と、前記
第１乃至第４コンタクトホールを含む前記第１層間絶縁
膜上に導電膜を形成する段階と、前記導電膜をパターニ
ングして前記第１コンタクトホールを通じて、前記画素
領域のソース電極と連結される第１電極パターン、前記
第２コンタクトホールを通じて前記画素領域のドレーン
電極と連結される第２電極パターン及び、第３及び第４
コンタクトホールを通じて、前記周辺領域の前記第１駆
動トランジスターの露出された前記ゲート電極と前記第
２駆動トランジスターの露出された前記ソース／ドレー
ン電極を連結する第３電極パターンを形成する段階とを
含むことを特徴とする非晶質薄膜トランジスターを有す
る液晶表示パネルの製造方法が提供される。
【００１９】このように、本発明はゲート駆動領域の面
積を最小化すると同時に、非晶質薄膜トランジスターを
形成するためのマスクの数を四枚乃至５枚に減らすこと
ができる。
積を最小化すると同時に、非晶質薄膜トランジスターを
形成するためのマスクの数を四枚乃至５枚に減らすこと
ができる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の望
ましい実施形態をより詳細に説明する。図１は本発明の
一実施形態による液晶表示パネルの概略的な平面図とし
て、１．８５″パネルの例を示す。図１に示すように、
液晶表示パネルは下部基板である薄膜トランジスター基
板１００と上部基板であるカラーフィルタ基板２００
と、薄膜トランジスター基板１００とカラーフィルタ基
板２００との間に挿入された液晶層（図示せず）を含
む。
ましい実施形態をより詳細に説明する。図１は本発明の
一実施形態による液晶表示パネルの概略的な平面図とし
て、１．８５″パネルの例を示す。図１に示すように、
液晶表示パネルは下部基板である薄膜トランジスター基
板１００と上部基板であるカラーフィルタ基板２００
と、薄膜トランジスター基板１００とカラーフィルタ基
板２００との間に挿入された液晶層（図示せず）を含
む。
【００２１】液晶表示パネルの一側辺に沿ってＦＰＣ
（Ｆｌｅｘｉｂｌｅ ＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）
コネクタ３００が薄膜トランジスター基板１００に付着
される。薄膜トランジスター基板１００は、大きく画素
領域と周辺領域に分けられ、画素領域にはマトリックス
上に画素電極が配列されている。前記画素電極各々に
は、スイッチング素子である薄膜トランジスターが連結
されている。図１で、参照符号Ｄ．Ａは表示領域を意味
する。
（Ｆｌｅｘｉｂｌｅ ＰｒｉｎｔｅｄＣｉｒｃｕｉｔ）
コネクタ３００が薄膜トランジスター基板１００に付着
される。薄膜トランジスター基板１００は、大きく画素
領域と周辺領域に分けられ、画素領域にはマトリックス
上に画素電極が配列されている。前記画素電極各々に
は、スイッチング素子である薄膜トランジスターが連結
されている。図１で、参照符号Ｄ．Ａは表示領域を意味
する。
【００２２】周辺領域には、ＦＰＣコネクタ３００を通
じて入力された外部画像信号をゲート駆動信号とデータ
駆動信号に分離して、データ駆動信号をデータラインに
印加するためのソース駆動回路部４００と、ソース駆動
回路部４００で分離されたゲート駆動信号をゲートライ
ンに印加するためのゲート駆動回路部５００が配置され
る。
じて入力された外部画像信号をゲート駆動信号とデータ
駆動信号に分離して、データ駆動信号をデータラインに
印加するためのソース駆動回路部４００と、ソース駆動
回路部４００で分離されたゲート駆動信号をゲートライ
ンに印加するためのゲート駆動回路部５００が配置され
る。
【００２３】ソース駆動回路部４００は、チップ−オン
−ガラス（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ；ＣＯＧ）タイ
プにより基板上に形成される。ソース駆動回路部４００
は、図１に図示したように、複数個で形成することがで
き、図２に示すように単一構造で作ることができる。図
２は転送ゲート（ＴＧ；Ｔｒａｎｓｍｉｓｓｉｏｎ Ｇ
ａｔｅ）方式の単一ソース駆動回路部を有する１．８
５″パネルの構成を概略的に示す平面図であって、ソー
ス駆動回路部４００から画素領域のデータラインに印加
されるデータ信号を、時間差を有して印加するためのス
イッチ部６００が配置される。図３にスイッチ部６００
の概略的回路図を図示する。また、図５１にＤＥ１、Ｄ
Ｅ２ラインと、ソース駆動回路部から引出されたデータ
信号線及びスイッチ部６００の平面構成が図示する。
−ガラス（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ；ＣＯＧ）タイ
プにより基板上に形成される。ソース駆動回路部４００
は、図１に図示したように、複数個で形成することがで
き、図２に示すように単一構造で作ることができる。図
２は転送ゲート（ＴＧ；Ｔｒａｎｓｍｉｓｓｉｏｎ Ｇ
ａｔｅ）方式の単一ソース駆動回路部を有する１．８
５″パネルの構成を概略的に示す平面図であって、ソー
ス駆動回路部４００から画素領域のデータラインに印加
されるデータ信号を、時間差を有して印加するためのス
イッチ部６００が配置される。図３にスイッチ部６００
の概略的回路図を図示する。また、図５１にＤＥ１、Ｄ
Ｅ２ラインと、ソース駆動回路部から引出されたデータ
信号線及びスイッチ部６００の平面構成が図示する。
【００２４】図４は単一ソース駆動回路部を有する１．
８５″パネルの構成を概略的に示す平面図として、ダブ
ルゲート（ＤＧ；Ｄｏｕｂｌｅ Ｇａｔｅ）方式の構成
を示す。図５に示すように、ダブルゲート方式はゲート
駆動回路部がパネルの両辺に沿って各々配置される。例
えば、左側の第１ゲート駆動回路部５００は奇数番目画
素電極に連結された薄膜トランジスターにゲート信号を
印加し、右側の第２ゲート駆動回路部５０１は偶数番目
画素電極に連結された薄膜トランジスターにゲート信号
を印加する。
８５″パネルの構成を概略的に示す平面図として、ダブ
ルゲート（ＤＧ；Ｄｏｕｂｌｅ Ｇａｔｅ）方式の構成
を示す。図５に示すように、ダブルゲート方式はゲート
駆動回路部がパネルの両辺に沿って各々配置される。例
えば、左側の第１ゲート駆動回路部５００は奇数番目画
素電極に連結された薄膜トランジスターにゲート信号を
印加し、右側の第２ゲート駆動回路部５０１は偶数番目
画素電極に連結された薄膜トランジスターにゲート信号
を印加する。
【００２５】図１乃至図５に示すＬＣＤパネルのゲート
駆動回路部は、多数のシフトレジスターにより構成され
るが、図６はこのようなシフトレジスターの回路構成を
示す。本発明の実施形態において、ゲート駆動回路部は
次のような特徴を有する。まず、図４８に示したよう
に、薄膜トランジスター基板とカラーフィルタ基板を合
着するとき使用されるシール（Ｓｅａｌ）ラインは、ゲ
ート駆動回路部と分離して設計するので、シールライン
がゲート駆動回路部の層間絶縁膜上に位置する場合に発
生する配線ショート不良を防止するようにする。
駆動回路部は、多数のシフトレジスターにより構成され
るが、図６はこのようなシフトレジスターの回路構成を
示す。本発明の実施形態において、ゲート駆動回路部は
次のような特徴を有する。まず、図４８に示したよう
に、薄膜トランジスター基板とカラーフィルタ基板を合
着するとき使用されるシール（Ｓｅａｌ）ラインは、ゲ
ート駆動回路部と分離して設計するので、シールライン
がゲート駆動回路部の層間絶縁膜上に位置する場合に発
生する配線ショート不良を防止するようにする。
【００２６】また、図４９に示すように、コンタクトを
最小化し、最小の面積により回路を具現する。出力端
（ＯＵＴ）と直接連結されており、幅が広い第１、第２
トランジスター（ＮＴ１、ＮＴ２）が出力部に配置され
ており、残り第３乃至第９トランジスター（ＮＴ３〜Ｎ
Ｔ９）が中間に配置されており、図５０に示すように、
信号線が外側に位置する。
最小化し、最小の面積により回路を具現する。出力端
（ＯＵＴ）と直接連結されており、幅が広い第１、第２
トランジスター（ＮＴ１、ＮＴ２）が出力部に配置され
ており、残り第３乃至第９トランジスター（ＮＴ３〜Ｎ
Ｔ９）が中間に配置されており、図５０に示すように、
信号線が外側に位置する。
【００２７】画素電極は使用範囲をコンタクト部位に限
定して電極種類に関係なしに回路特性が影響を受けない
ようにする。また、信号線の配線幅は、抵抗に対する敏
感度が大きいほどその幅を増加させる。 （Ｖｏｆｆ>ＶＣＫ１＝ＶＣＫ２>Ｖｏｎ>Ｖｓｔ） 〈実施例１〉図７は、本発明の一実施形態による非晶質
シリコン薄膜トランジスターの断面として、画素領域と
周辺領域での構成を示す。周辺領域はパッド領域とゲー
トドライバー領域を含む。
定して電極種類に関係なしに回路特性が影響を受けない
ようにする。また、信号線の配線幅は、抵抗に対する敏
感度が大きいほどその幅を増加させる。 （Ｖｏｆｆ>ＶＣＫ１＝ＶＣＫ２>Ｖｏｎ>Ｖｓｔ） 〈実施例１〉図７は、本発明の一実施形態による非晶質
シリコン薄膜トランジスターの断面として、画素領域と
周辺領域での構成を示す。周辺領域はパッド領域とゲー
トドライバー領域を含む。
【００２８】図７に示すように、投光性絶縁基板１１０
上の画素領域と周辺領域、即ち、パッド領域とゲートド
ライバー領域に各々ゲート配線と前記ゲート配線から分
岐されたゲート電極を含むゲートパターン（１１２ａ、
１１２ｂ、１１２ｃ、１１２ｄ、１１２ｅ、１１２ｆ）
が配置されている。画素領域とゲートドライバー領域の
ゲートパターン（１１２ｂ、１１２ｅ）はストレージキ
ャパシタの下部電極として機能する。
上の画素領域と周辺領域、即ち、パッド領域とゲートド
ライバー領域に各々ゲート配線と前記ゲート配線から分
岐されたゲート電極を含むゲートパターン（１１２ａ、
１１２ｂ、１１２ｃ、１１２ｄ、１１２ｅ、１１２ｆ）
が配置されている。画素領域とゲートドライバー領域の
ゲートパターン（１１２ｂ、１１２ｅ）はストレージキ
ャパシタの下部電極として機能する。
【００２９】ゲートパターン（１１２ａ、１１２ｂ、１
１２ｃ、１１２ｄ、１１２ｅ、１１２ｆ）は約２５００
Aの厚さでなる単一層、望ましくは下部層が約５００Aの
クロム（Ｃｒ）から成り、上部層が約２０００AのＡｌ
Ｎｄ合金でなる複層構造を有する。画素領域とゲートド
ライバー領域との間にパッド領域が位置し、パッド領域
にはゲートパターンと同一層で形成されるゲートパッド
１１２ｃが配置されている。画素領域のゲートラインの
延長線はゲートパッド１１２ｃに電気的に連結される。
１２ｃ、１１２ｄ、１１２ｅ、１１２ｆ）は約２５００
Aの厚さでなる単一層、望ましくは下部層が約５００Aの
クロム（Ｃｒ）から成り、上部層が約２０００AのＡｌ
Ｎｄ合金でなる複層構造を有する。画素領域とゲートド
ライバー領域との間にパッド領域が位置し、パッド領域
にはゲートパターンと同一層で形成されるゲートパッド
１１２ｃが配置されている。画素領域のゲートラインの
延長線はゲートパッド１１２ｃに電気的に連結される。
【００３０】ゲートパターン（１１２ａ、１１２ｂ、１
１２ｃ、１１２ｄ、１１２ｅ、１１２ｆ）を含む前記薄
膜トランジスター基板１００の全面にゲート絶縁膜１１
４が配置されている。ゲート絶縁膜１１４は望ましく
は、約４５００Aのシリコン窒化膜（ＳｉＮｘ）又はシ
リコン酸化膜により構成される。
１２ｃ、１１２ｄ、１１２ｅ、１１２ｆ）を含む前記薄
膜トランジスター基板１００の全面にゲート絶縁膜１１
４が配置されている。ゲート絶縁膜１１４は望ましく
は、約４５００Aのシリコン窒化膜（ＳｉＮｘ）又はシ
リコン酸化膜により構成される。
【００３１】ゲート絶縁膜１１４上の画素領域とゲート
ドライバー領域に、第１不純物領域１１８ａ、１１８
ｃ、第２不純物領域１１８ｂ、１１８ｄ、第１不純物領
域及び第２不純物領域との間に形成されたチャンネル領
域１１６ａ、１１６ｂを含む活性層パターンが配置され
ている。チャンネル領域１１６ａ、１１６ｂは、約２０
００Aの真性非晶質シリコンにより構成され、第１、第
２不純物領域（１１８ａ〜１１８ｄ）は、約５００Aの
ｎ形不純物が高濃度にドーピングされた非晶質シリコン
により構成される。
ドライバー領域に、第１不純物領域１１８ａ、１１８
ｃ、第２不純物領域１１８ｂ、１１８ｄ、第１不純物領
域及び第２不純物領域との間に形成されたチャンネル領
域１１６ａ、１１６ｂを含む活性層パターンが配置され
ている。チャンネル領域１１６ａ、１１６ｂは、約２０
００Aの真性非晶質シリコンにより構成され、第１、第
２不純物領域（１１８ａ〜１１８ｄ）は、約５００Aの
ｎ形不純物が高濃度にドーピングされた非晶質シリコン
により構成される。
【００３２】活性層パターン（１１８ａ、１１８ｂ、１
１８ｃ、１１８ｄ、１１６ａ、１１６ｂ）上に、前記第
１不純物領域１１８ａ、１１８ｃとコンタクトするソー
ス電極１２０ａ、１２０ｅ、第２不純物領域１１８ｂ、
１１８ｄとコンタクトするドレーン電極１２０ｂ、１２
０ｆ及び前記ソース電極１２０ａ、１２０ｅと連結さ
れ、前記ゲート配線と直交するデータ配線（図示せず）
を含むデータパターンが配置される。
１８ｃ、１１８ｄ、１１６ａ、１１６ｂ）上に、前記第
１不純物領域１１８ａ、１１８ｃとコンタクトするソー
ス電極１２０ａ、１２０ｅ、第２不純物領域１１８ｂ、
１１８ｄとコンタクトするドレーン電極１２０ｂ、１２
０ｆ及び前記ソース電極１２０ａ、１２０ｅと連結さ
れ、前記ゲート配線と直交するデータ配線（図示せず）
を含むデータパターンが配置される。
【００３３】図７に示すように、ゲートドライバー領域
の薄膜トランジスターを構成するソース電極１２０ｅ及
びドレーン電極１２０ｆは、望ましくは、多チャンネル
を有するインターデジタル（Ｉｎｔｅｒｄｉｇｉｔａ
ｌ）構造により作られる。即ち、奇数番目ソース電極１
２０ｅと偶数番目ドレーン電極１２０ｆが所定間隔に離
隔され交番的に配置される。
の薄膜トランジスターを構成するソース電極１２０ｅ及
びドレーン電極１２０ｆは、望ましくは、多チャンネル
を有するインターデジタル（Ｉｎｔｅｒｄｉｇｉｔａ
ｌ）構造により作られる。即ち、奇数番目ソース電極１
２０ｅと偶数番目ドレーン電極１２０ｆが所定間隔に離
隔され交番的に配置される。
【００３４】ゲートドライバー領域のドレーン電極１２
０ｆと離隔され、下部ストレージ電極１１２ｅとの間に
ゲート絶縁膜１１４を挿入した状態でオーバーラップさ
れる上部ストレージ電極１２０ｇがゲート絶縁膜１１４
上に配置される。画素領域とゲートドライバー領域との
間に位置するパッド領域に画素領域及びゲートドライバ
ー領域のデータパターン（１２０ａ、１２０ｂ、１２０
ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ）と同一
層で形成されるデータパッド１２０ｄが配置される。
０ｆと離隔され、下部ストレージ電極１１２ｅとの間に
ゲート絶縁膜１１４を挿入した状態でオーバーラップさ
れる上部ストレージ電極１２０ｇがゲート絶縁膜１１４
上に配置される。画素領域とゲートドライバー領域との
間に位置するパッド領域に画素領域及びゲートドライバ
ー領域のデータパターン（１２０ａ、１２０ｂ、１２０
ｃ、１２０ｄ、１２０ｅ、１２０ｆ、１２０ｇ）と同一
層で形成されるデータパッド１２０ｄが配置される。
【００３５】データパターンが形成された基板上に、画
素領域のドレーン電極１２０ｂを部分的に露出する第１
コンタクトホール（Ｈ１）、ゲートドライバー領域のコ
ンタクト用ゲートパターン１１２ｆを部分的に露出する
第２コンタクトホール（Ｈ２）及びゲートドライバー領
域のコンタクト用データパターン１２０ｈを露出する第
３コンタクトホール（Ｈ３）が形成された保護膜１３０
が配置されている。
素領域のドレーン電極１２０ｂを部分的に露出する第１
コンタクトホール（Ｈ１）、ゲートドライバー領域のコ
ンタクト用ゲートパターン１１２ｆを部分的に露出する
第２コンタクトホール（Ｈ２）及びゲートドライバー領
域のコンタクト用データパターン１２０ｈを露出する第
３コンタクトホール（Ｈ３）が形成された保護膜１３０
が配置されている。
【００３６】また、保護膜のパッド領域にゲートパッド
１１２ｃとデータパッド１２０ｄを部分的に露出する第
４、第５コンタクトホール（Ｈ４、Ｈ５）が形成されて
いる。保護膜１３０は、約１．８５μｍの厚さを有する
シリコン窒化膜（ＳｉＮｘ）により構成される。
１１２ｃとデータパッド１２０ｄを部分的に露出する第
４、第５コンタクトホール（Ｈ４、Ｈ５）が形成されて
いる。保護膜１３０は、約１．８５μｍの厚さを有する
シリコン窒化膜（ＳｉＮｘ）により構成される。
【００３７】第１乃至第５コンタクトホールを含む保護
膜１３０上に、第１コンタクトホール（Ｈ１）を通じて
画素領域のドレーン電極１２０ｂと連結される画素領域
（又は第１電極パターン）１４０、第２、第３コンタク
トホール（Ｈ２、Ｈ３）を通じてゲートドライバー領域
の露出されたコンタクト用ゲートパターン１１２ｆと露
出されたコンタクト用データパターン１２０ｈを互いに
電気的に連結する第２電極パターン１４２と、第４、第
５コンタクトホール（Ｈ４、Ｈ５）を通じてパッド領域
のゲートパッド１１２ｃとデータパッド１２０ｄを互い
に電気的に連結する第３電極パターン１４３を含む電極
パターン部が配置されている。
膜１３０上に、第１コンタクトホール（Ｈ１）を通じて
画素領域のドレーン電極１２０ｂと連結される画素領域
（又は第１電極パターン）１４０、第２、第３コンタク
トホール（Ｈ２、Ｈ３）を通じてゲートドライバー領域
の露出されたコンタクト用ゲートパターン１１２ｆと露
出されたコンタクト用データパターン１２０ｈを互いに
電気的に連結する第２電極パターン１４２と、第４、第
５コンタクトホール（Ｈ４、Ｈ５）を通じてパッド領域
のゲートパッド１１２ｃとデータパッド１２０ｄを互い
に電気的に連結する第３電極パターン１４３を含む電極
パターン部が配置されている。
【００３８】ここで、ゲートドライバー領域の第２電極
パターン１４２とパッド領域の第３電極パターン１４３
は、ゲートパターンの一部とデータパターンの一部を互
いに電気的に連結すると言う点で、同一の類型のコンタ
クト端子にみなされる。このような、コンタクト部分の
詳細構成を図４９に示す。図４９を参照すると、コンタ
クト用ゲートパターン１１２ｆの一端は、第２コンタク
トホール（Ｈ２）を通じて露出され、コンタクト用デー
タパターン１２０ｈの一端は第３コンタクトホール（Ｈ
３）を通じて露出され、これらは第２電極パターン１４
２により互いに電気的に連結される。ここで、第２、第
３コンタクトホール（Ｈ２、Ｈ３）は、その端部長さが
コンタクト用ゲートパターン１１２ｆとコンタクト用デ
ータパターン１２０ｈの端部より約４μｍほど長く形成
することが望ましく、第２電極パターン１４２の幅は、
コンタクト用ゲートパターン１１２ｆとコンタクト用デ
ータパターン１２０ｈの一側辺から約５μｍずつ、全体
幅では約１０μｍほど大きく設計することが望ましい。
パターン１４２とパッド領域の第３電極パターン１４３
は、ゲートパターンの一部とデータパターンの一部を互
いに電気的に連結すると言う点で、同一の類型のコンタ
クト端子にみなされる。このような、コンタクト部分の
詳細構成を図４９に示す。図４９を参照すると、コンタ
クト用ゲートパターン１１２ｆの一端は、第２コンタク
トホール（Ｈ２）を通じて露出され、コンタクト用デー
タパターン１２０ｈの一端は第３コンタクトホール（Ｈ
３）を通じて露出され、これらは第２電極パターン１４
２により互いに電気的に連結される。ここで、第２、第
３コンタクトホール（Ｈ２、Ｈ３）は、その端部長さが
コンタクト用ゲートパターン１１２ｆとコンタクト用デ
ータパターン１２０ｈの端部より約４μｍほど長く形成
することが望ましく、第２電極パターン１４２の幅は、
コンタクト用ゲートパターン１１２ｆとコンタクト用デ
ータパターン１２０ｈの一側辺から約５μｍずつ、全体
幅では約１０μｍほど大きく設計することが望ましい。
【００３９】本発明の液晶表示装置薄膜トランジスター
基板が透過形液晶表示装置に適用される場合、第１電極
パターン１４０、第２電極パターン１４２及び第３電極
パターン１４３は、透明材質のインジウム錫酸化物（Ｉ
ＴＯ：Ｉｎｄｉｕｍ ＴｉｎＯｘｉｄｅ）やインジウム
ジンク酸化物（ＩＺＯ：Ｉｎｄｉｕｍ ＺｉｎｃＯｘｉ
ｄｅ）により構成され、反射型である場合不透明なクロ
ム（Ｃｒ）や、アルミニウムネドニウム（ＡｌＮｄ）に
より構成される。
基板が透過形液晶表示装置に適用される場合、第１電極
パターン１４０、第２電極パターン１４２及び第３電極
パターン１４３は、透明材質のインジウム錫酸化物（Ｉ
ＴＯ：Ｉｎｄｉｕｍ ＴｉｎＯｘｉｄｅ）やインジウム
ジンク酸化物（ＩＺＯ：Ｉｎｄｉｕｍ ＺｉｎｃＯｘｉ
ｄｅ）により構成され、反射型である場合不透明なクロ
ム（Ｃｒ）や、アルミニウムネドニウム（ＡｌＮｄ）に
より構成される。
【００４０】特に、反射電極が特定な凹凸構造を有する
場合、保護膜として表面に凹凸構造を有する感光性有機
絶縁膜が使用される。感光性有機絶縁膜は、コンタクト
ホールの形成と凹凸構造の形成のためのパターニング工
程を少なくとも１回省略することができるようにする。 〈実施例２〉図８は本発明の第２実施形態による非晶質
シリコン薄膜トランジスターの断面図である。
場合、保護膜として表面に凹凸構造を有する感光性有機
絶縁膜が使用される。感光性有機絶縁膜は、コンタクト
ホールの形成と凹凸構造の形成のためのパターニング工
程を少なくとも１回省略することができるようにする。 〈実施例２〉図８は本発明の第２実施形態による非晶質
シリコン薄膜トランジスターの断面図である。
【００４１】図７と図８を比較すると、データラインの
構成が注目される。即ち、図８に示すように、データラ
イン１４４は画素電極１４０と共に保護膜１３０上に配
置され、画素電極１４０と所定間隔に離隔される。具体
的には、活性層パターン（１１８ａ、１１８ｂ、１１８
ｃ、１１８ｄ）を含む結果的な基板上の画素領域にデー
タラインが形成されず、第１不純物領域１１８ａとコン
タクトするソース電極１２０ａ及び第２不純物領域１１
８ｂとコンタクトするドレーン電極１２０ｂを含むデー
タパターンのみが配置されている。
構成が注目される。即ち、図８に示すように、データラ
イン１４４は画素電極１４０と共に保護膜１３０上に配
置され、画素電極１４０と所定間隔に離隔される。具体
的には、活性層パターン（１１８ａ、１１８ｂ、１１８
ｃ、１１８ｄ）を含む結果的な基板上の画素領域にデー
タラインが形成されず、第１不純物領域１１８ａとコン
タクトするソース電極１２０ａ及び第２不純物領域１１
８ｂとコンタクトするドレーン電極１２０ｂを含むデー
タパターンのみが配置されている。
【００４２】データパターンを含む結果的な基板上に画
素領域のソース電極１２０ａを部分的に露出する第１コ
ンタクトホール（Ｈ１）、画素領域のドレーン電極１２
０ｂを部分的に露出する第２コンタクトホール（Ｈ
２）、ゲートドライバー領域のコンタクト用ゲートパタ
ーン１１２ｆを露出する第３コンタクトホール（Ｈ３）
及びゲートドライバー領域のコンタクト用データパター
ン１２０ｈを露出する第４コンタクトホール（Ｈ４）が
保護膜１３０に形成されている。
素領域のソース電極１２０ａを部分的に露出する第１コ
ンタクトホール（Ｈ１）、画素領域のドレーン電極１２
０ｂを部分的に露出する第２コンタクトホール（Ｈ
２）、ゲートドライバー領域のコンタクト用ゲートパタ
ーン１１２ｆを露出する第３コンタクトホール（Ｈ３）
及びゲートドライバー領域のコンタクト用データパター
ン１２０ｈを露出する第４コンタクトホール（Ｈ４）が
保護膜１３０に形成されている。
【００４３】また、保護膜１３０のパッド領域にゲート
パッド１１２ｃとデータパッド１２０ｄを部分的に露出
する第５、第６コンタクトホール（Ｈ５、Ｈ６）が形成
されている。保護膜１３０は、約１．８５μｍの厚さを
有するシリコン窒化膜（ＳｉＮｘ）により構成される。
パッド１１２ｃとデータパッド１２０ｄを部分的に露出
する第５、第６コンタクトホール（Ｈ５、Ｈ６）が形成
されている。保護膜１３０は、約１．８５μｍの厚さを
有するシリコン窒化膜（ＳｉＮｘ）により構成される。
【００４４】第１乃至第６コンタクトホールを含む保護
膜１３０上に、第１コンタクトホール（Ｈ１）を通じて
画素領域のソース電極１２０ａと連結されるデータライ
ン（又は、第１電極パターン）１４４、データライン１
４４と所定間隔に離隔され第２コンタクトホール（Ｈ
２）を通じて画素領域のドレーン電極１２０ｂと連結さ
れる画素電極（又は第２電極パターン）１４０、第３、
第４コンタクトホール（Ｈ３、Ｈ４）を通じてゲートド
ライバー領域の露出されたコンタクト用ゲートパターン
１１２ｆと露出されたコンタクト用データパターン１２
０ｈを互いに電気的に連結する第３電極パターン１４２
と、第５、第６コンタクトホール（Ｈ５、Ｈ６）を通じ
てパッド領域のゲートパッド１１２ｃとデータパッド１
２０ｄを互いに電気的に連結する第４電極パターン１４
３を含む電極パターン部が配置されている。
膜１３０上に、第１コンタクトホール（Ｈ１）を通じて
画素領域のソース電極１２０ａと連結されるデータライ
ン（又は、第１電極パターン）１４４、データライン１
４４と所定間隔に離隔され第２コンタクトホール（Ｈ
２）を通じて画素領域のドレーン電極１２０ｂと連結さ
れる画素電極（又は第２電極パターン）１４０、第３、
第４コンタクトホール（Ｈ３、Ｈ４）を通じてゲートド
ライバー領域の露出されたコンタクト用ゲートパターン
１１２ｆと露出されたコンタクト用データパターン１２
０ｈを互いに電気的に連結する第３電極パターン１４２
と、第５、第６コンタクトホール（Ｈ５、Ｈ６）を通じ
てパッド領域のゲートパッド１１２ｃとデータパッド１
２０ｄを互いに電気的に連結する第４電極パターン１４
３を含む電極パターン部が配置されている。
【００４５】ここで、ゲートドライバー領域の第３電極
パターン１４２とパッド領域の第４電極パターン１４３
のゲートパターンの一部とデータパターンの一部を電気
的に連結する点で、互いに同一の類型のコンタクト端子
にみなされる。上述した部分を除外した残り部分の構成
は、図７と同一であるので、ここではその説明を省略す
る。
パターン１４２とパッド領域の第４電極パターン１４３
のゲートパターンの一部とデータパターンの一部を電気
的に連結する点で、互いに同一の類型のコンタクト端子
にみなされる。上述した部分を除外した残り部分の構成
は、図７と同一であるので、ここではその説明を省略す
る。
【００４６】実施形態１と実施形態２によると、周辺領
域でのコンタクトを最小化してパネルサイズに比べて、
最小面積を有するゲート駆動ドライバー集積が可能にな
る。また、ゲートドライバー領域で画素電極の使用範囲
をコンタクト部位に限定して電極種類に関係なしに回路
特性が影響を及ぼさないので、安定した回路が具現でき
る。
域でのコンタクトを最小化してパネルサイズに比べて、
最小面積を有するゲート駆動ドライバー集積が可能にな
る。また、ゲートドライバー領域で画素電極の使用範囲
をコンタクト部位に限定して電極種類に関係なしに回路
特性が影響を及ぼさないので、安定した回路が具現でき
る。
【００４７】〈実施例３〉図９乃至図１４は、図７の薄
膜トランジスター基板で、単位画素領域とその隣接部の
構成を概略的に示す平面図であり、図１５乃至図２３は
図９乃至図１４の第１ラインに沿って切断された断面図
であり、図２４乃至図２９は図９乃至図１４の第２ライ
ンに沿って切断された断面図である。
膜トランジスター基板で、単位画素領域とその隣接部の
構成を概略的に示す平面図であり、図１５乃至図２３は
図９乃至図１４の第１ラインに沿って切断された断面図
であり、図２４乃至図２９は図９乃至図１４の第２ライ
ンに沿って切断された断面図である。
【００４８】具体的に、図１５は図９の１５−１５′線
に沿って切断された断面図であり、図２４は図９の２４
−２４′線に沿って切断された断面図である。図９、図
１５及び図２４を参照すれば、ガラス、石英、サファイ
アのような絶縁物質から成る透明基板２０２上にシリコ
ン酸化物より成る遮断膜（図示せず）が形成される。
に沿って切断された断面図であり、図２４は図９の２４
−２４′線に沿って切断された断面図である。図９、図
１５及び図２４を参照すれば、ガラス、石英、サファイ
アのような絶縁物質から成る透明基板２０２上にシリコ
ン酸化物より成る遮断膜（図示せず）が形成される。
【００４９】遮断膜（図示せず）上に、ゲートライン２
１２ａ、ゲートライン２１２ａから分岐されたゲート電
極２１２ｄ及びゲート電極２１２ｄから延びる下部スト
レージ電極パターン２１２ｂ、２１２ｃを含むゲートパ
ターンが形成されており、このゲートパターンによって
画素領域の縁を取囲む開曲線構造を構成している。図面
には図示しなかったが、ゲートパターンと同一な層の周
辺領域に外部の集積回路から照射信号の印加を受けるた
めのゲートパッド（図示せず）と、コンタクトゲートパ
ターンが画素領域のゲートパターンと共に形成される。
１２ａ、ゲートライン２１２ａから分岐されたゲート電
極２１２ｄ及びゲート電極２１２ｄから延びる下部スト
レージ電極パターン２１２ｂ、２１２ｃを含むゲートパ
ターンが形成されており、このゲートパターンによって
画素領域の縁を取囲む開曲線構造を構成している。図面
には図示しなかったが、ゲートパターンと同一な層の周
辺領域に外部の集積回路から照射信号の印加を受けるた
めのゲートパッド（図示せず）と、コンタクトゲートパ
ターンが画素領域のゲートパターンと共に形成される。
【００５０】ゲートパターンはアルミニウム（Ａｌ）又
はアルミニウムネドニウム（ＡｌＮｄ）のようなアルミ
ニウム合金の単一層や、クロム（Ｃｒ）上にアルミニウ
ム又はアルミニウムネドニウム（ＡｌＮｄ）合金が積層
された多重層により構成することができる。このゲート
パターンは、前述した単一層や多重層をスパッタリング
法により約２０００乃至３０００Aの厚さで基板上に蒸
着し、通常のフォトリソグラフィを用いてパターニング
することにより形成される（第１マスク）。
はアルミニウムネドニウム（ＡｌＮｄ）のようなアルミ
ニウム合金の単一層や、クロム（Ｃｒ）上にアルミニウ
ム又はアルミニウムネドニウム（ＡｌＮｄ）合金が積層
された多重層により構成することができる。このゲート
パターンは、前述した単一層や多重層をスパッタリング
法により約２０００乃至３０００Aの厚さで基板上に蒸
着し、通常のフォトリソグラフィを用いてパターニング
することにより形成される（第１マスク）。
【００５１】図１６は図１０の１６−１６′線に沿って
切断された断面図であり、図２５は図１０の２５−２
５′線に沿って切断された断面図である。図１０、図１
６及び図２５を参照すれば、ゲートパターン（２１２ａ
〜２１２ｄ）を含む結果的な基板上にシリコン窒化膜
（ＳｉＮｘ）により構成されたゲート絶縁膜２１４、不
純物がドーピングされない真性（ｉｎｔｒｉｎｓｉｃ）
非晶質シリコン膜（ａ−Ｓｉ：Ｈ）２１６及びｎ形不純
物が高濃度にドーピングされた外因性（ｅｘｔｒｉｎｓ
ｉｃ）非晶質シリコン膜（ｎ＋ａ−Ｓｉ）２１８が順次
蒸着される。
切断された断面図であり、図２５は図１０の２５−２
５′線に沿って切断された断面図である。図１０、図１
６及び図２５を参照すれば、ゲートパターン（２１２ａ
〜２１２ｄ）を含む結果的な基板上にシリコン窒化膜
（ＳｉＮｘ）により構成されたゲート絶縁膜２１４、不
純物がドーピングされない真性（ｉｎｔｒｉｎｓｉｃ）
非晶質シリコン膜（ａ−Ｓｉ：Ｈ）２１６及びｎ形不純
物が高濃度にドーピングされた外因性（ｅｘｔｒｉｎｓ
ｉｃ）非晶質シリコン膜（ｎ＋ａ−Ｓｉ）２１８が順次
蒸着される。
【００５２】これら三層膜は、化学気相蒸着法の一種で
あるＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法によって形成され、一例としてシリコン窒化膜２１４
は約４５００A、真性非晶質シリコン膜（ａ−Ｓｉ：
Ｈ）２１６は約２０００A、そして外因性非晶質シリコ
ン膜（ｎ＋ａ−Ｓｉ）２１８は約５００Aの厚さで形成
される。
あるＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）
法によって形成され、一例としてシリコン窒化膜２１４
は約４５００A、真性非晶質シリコン膜（ａ−Ｓｉ：
Ｈ）２１６は約２０００A、そして外因性非晶質シリコ
ン膜（ｎ＋ａ−Ｓｉ）２１８は約５００Aの厚さで形成
される。
【００５３】外因性非晶質シリコン膜（ｎ＋ａ−Ｓｉ）
２１８の全面にソース／ドレーン電極用メタル層２２０
が物理的気相蒸着法、例えばスパッタリング法により形
成される。ソース／ドレーン電極用メタル層２２０と下
部の三層膜２１４、２１６、２１８が１回の活性マスク
を用いてパターニングされる。
２１８の全面にソース／ドレーン電極用メタル層２２０
が物理的気相蒸着法、例えばスパッタリング法により形
成される。ソース／ドレーン電極用メタル層２２０と下
部の三層膜２１４、２１６、２１８が１回の活性マスク
を用いてパターニングされる。
【００５４】即ち、図１７に示すように、ソース／ドレ
ーン電極用メタル層２２０の全面にポジティブ形感光膜
２５０を所定厚さで塗布し、マスク２４０を感光膜上に
整列させる。マスク２４０はソース領域、ドレーン領域
及びチャンネル領域の上部に各々遮光領域２４０ａを有
し、残り部分に投光領域２４０ｂを有する。
ーン電極用メタル層２２０の全面にポジティブ形感光膜
２５０を所定厚さで塗布し、マスク２４０を感光膜上に
整列させる。マスク２４０はソース領域、ドレーン領域
及びチャンネル領域の上部に各々遮光領域２４０ａを有
し、残り部分に投光領域２４０ｂを有する。
【００５５】特に、チャンネル領域とソース領域との間
及びチャンネル領域とドレーン領域との間の投光領域２
４０ｂは、スリット（Ｓｌｉｔ）構造を有する。これら
スリットを通過する光は回折するので、スリット間の間
隔をチャンネル領域より若干小さく調節する。スリット
を通過する紫外線は、回折されチャンネル領域上部の感
光膜を露光する。同時に、残り部分の露出された感光膜
も紫外線に露光される。
及びチャンネル領域とドレーン領域との間の投光領域２
４０ｂは、スリット（Ｓｌｉｔ）構造を有する。これら
スリットを通過する光は回折するので、スリット間の間
隔をチャンネル領域より若干小さく調節する。スリット
を通過する紫外線は、回折されチャンネル領域上部の感
光膜を露光する。同時に、残り部分の露出された感光膜
も紫外線に露光される。
【００５６】露光された感光膜２５０には、現像され図
１８に示すように、チャンネル領域に該当する部分が所
定の深さで除去された感光膜マスクパターン２５０ｅが
形成される。図１９に示すように、感光膜マスクパター
ン２５０ｅが覆われていない露出されたメタル層２２０
と、その下部の外因性非晶質シリコン膜２１８及びその
下部の真性非晶質シリコン膜２１６を除去する。このと
き、露出されたメタル層２２０、外因性非晶質シリコン
膜２１８及び真性非晶質シリコン膜２１６のうちの少な
くとも一つを、ドライエッチング工程により除去するこ
とにより、チャンネル領域上部の感光膜マスクパターン
を同時に除去するようにする。即ち、チャンネル領域上
部の感光膜マスクパターン２５０ｅは、前記の現像工程
を実施する間に、相当に薄い状態となっており、露出さ
れた膜のドライエッチングの間に共に除去される。
１８に示すように、チャンネル領域に該当する部分が所
定の深さで除去された感光膜マスクパターン２５０ｅが
形成される。図１９に示すように、感光膜マスクパター
ン２５０ｅが覆われていない露出されたメタル層２２０
と、その下部の外因性非晶質シリコン膜２１８及びその
下部の真性非晶質シリコン膜２１６を除去する。このと
き、露出されたメタル層２２０、外因性非晶質シリコン
膜２１８及び真性非晶質シリコン膜２１６のうちの少な
くとも一つを、ドライエッチング工程により除去するこ
とにより、チャンネル領域上部の感光膜マスクパターン
を同時に除去するようにする。即ち、チャンネル領域上
部の感光膜マスクパターン２５０ｅは、前記の現像工程
を実施する間に、相当に薄い状態となっており、露出さ
れた膜のドライエッチングの間に共に除去される。
【００５７】その後、チャンネル領域に露出されたメタ
ル層２２０とその下部の外因性非晶質シリコン膜２１８
は、選択的エッチング法により完全に除去され、その下
部の真性非晶質シリコン膜２１６は所定の厚さで除去さ
れる。次に、ソース／ドレーン領域上部の感光膜マスク
パターン２５０ｅが除去される（第２マスク工程：図１
１、図２０、図２６参照）。
ル層２２０とその下部の外因性非晶質シリコン膜２１８
は、選択的エッチング法により完全に除去され、その下
部の真性非晶質シリコン膜２１６は所定の厚さで除去さ
れる。次に、ソース／ドレーン領域上部の感光膜マスク
パターン２５０ｅが除去される（第２マスク工程：図１
１、図２０、図２６参照）。
【００５８】図１２は、前記した工程が完了された状態
の平面図であり、図２１は図１２の２１−２１′線に沿
って切断された断面図であり、図２７は図１２の２７−
２７′線に沿って切断された断面図である。図１２、図
２１及び図２７に示すように、ソース領域の活性層パタ
ーン２１６、２１８は、ゲートライン２１２ａと直交す
るように延びており、メタル層２２０のデータラインと
の間にゲート絶縁膜２１４を介在して、データラインよ
り小さい幅を有して、メタル層２２０のデータラインと
重畳される。このように、延びた活性層パターンはメタ
ル層２２０のデータラインのオープンを防止すると同時
にメタル層２２０のデータラインの抵抗を低くする役割
を有する。
の平面図であり、図２１は図１２の２１−２１′線に沿
って切断された断面図であり、図２７は図１２の２７−
２７′線に沿って切断された断面図である。図１２、図
２１及び図２７に示すように、ソース領域の活性層パタ
ーン２１６、２１８は、ゲートライン２１２ａと直交す
るように延びており、メタル層２２０のデータラインと
の間にゲート絶縁膜２１４を介在して、データラインよ
り小さい幅を有して、メタル層２２０のデータラインと
重畳される。このように、延びた活性層パターンはメタ
ル層２２０のデータラインのオープンを防止すると同時
にメタル層２２０のデータラインの抵抗を低くする役割
を有する。
【００５９】図１３は、図１２の結果的な基板の全面に
シリコン窒化膜（ＳｉＮｘ）の保護膜２２２が約１．８
５μｍの厚さで蒸着された状態を示す平面図であり、図
２２は図１３の２２−２２′線に沿って切断された断面
図であり、図２８は図１３の２８−２８′線に沿って切
断された断面図である。図１３、図２２及び図２８に示
すように、保護膜２２２の所定部分にメタル層２２０の
ドレーン電極の所定部分を露出する第１コンタクトホー
ル２２３が形成される。
シリコン窒化膜（ＳｉＮｘ）の保護膜２２２が約１．８
５μｍの厚さで蒸着された状態を示す平面図であり、図
２２は図１３の２２−２２′線に沿って切断された断面
図であり、図２８は図１３の２８−２８′線に沿って切
断された断面図である。図１３、図２２及び図２８に示
すように、保護膜２２２の所定部分にメタル層２２０の
ドレーン電極の所定部分を露出する第１コンタクトホー
ル２２３が形成される。
【００６０】一方、図面には図示していないが、ゲート
ドライバー領域のコンタクトゲートパターンを露出する
第２コンタクトホール及びゲートドライバー領域のコン
タクトデータパターンを露出する第３コンタクトホール
が第１コンタクトホール２２３と共に形成される（第３
マスク）。次に、図１４、図２３及び図２９に示すよう
に、結果的な基板の全面にスパッタリング方法によりメ
タル膜を約１５００Aの厚さで蒸着する。
ドライバー領域のコンタクトゲートパターンを露出する
第２コンタクトホール及びゲートドライバー領域のコン
タクトデータパターンを露出する第３コンタクトホール
が第１コンタクトホール２２３と共に形成される（第３
マスク）。次に、図１４、図２３及び図２９に示すよう
に、結果的な基板の全面にスパッタリング方法によりメ
タル膜を約１５００Aの厚さで蒸着する。
【００６１】図２３に示すように、蒸着されたメタル膜
は第４マスクを用いて、二種類の導電性パターンにより
パターニングされる。即ち、画素領域では第１コンタク
トホール２２３を通じてメタル層２２０のドレーン電極
とコンタクトされる画素電極（第１電極パターン）２２
４によりパターニングされ、図面には示していないが、
ゲートドライバー領域では第２コンタクトホールと第３
コンタクトホールを通じて第１トランジスターのゲート
電極から延びたコンタクト用ゲートパターンと第１トラ
ンジスターに隣接した第２トランジスターのソース／ド
レーン電極から延びたデータパターンを相互連結する第
２電極パターンによりパターニングされる。
は第４マスクを用いて、二種類の導電性パターンにより
パターニングされる。即ち、画素領域では第１コンタク
トホール２２３を通じてメタル層２２０のドレーン電極
とコンタクトされる画素電極（第１電極パターン）２２
４によりパターニングされ、図面には示していないが、
ゲートドライバー領域では第２コンタクトホールと第３
コンタクトホールを通じて第１トランジスターのゲート
電極から延びたコンタクト用ゲートパターンと第１トラ
ンジスターに隣接した第２トランジスターのソース／ド
レーン電極から延びたデータパターンを相互連結する第
２電極パターンによりパターニングされる。
【００６２】図２３と図２８の断面図に示すように、パ
ターニングされた画素電極２２４は、下部ストレージ電
極２１２ｃ及びゲート電極２１２ｄとの間に保護膜２２
２とゲート絶縁膜２１４を誘電層として介在させたスト
レージキャパシタの上部電極として機能する。その結
果、後続信号が印加されるときまで液晶の位相を安定的
に維持する。
ターニングされた画素電極２２４は、下部ストレージ電
極２１２ｃ及びゲート電極２１２ｄとの間に保護膜２２
２とゲート絶縁膜２１４を誘電層として介在させたスト
レージキャパシタの上部電極として機能する。その結
果、後続信号が印加されるときまで液晶の位相を安定的
に維持する。
【００６３】第３実施形態の薄膜トランジスター基板の
製造方法が透過形液晶表示装置に適用される場合、第１
電極パターン２２４、第２電極パターンは透明材質のイ
ンジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏ
ｘｉｄｅ）やインジウムジンク酸化物（ＩＺＯ：Ｉｎｄ
ｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）により構成され、反射
型である場合不透明なクロム（Ｃｒ）や、アルミニウム
ネドニウム（ＡｌＮｄ）により構成される。
製造方法が透過形液晶表示装置に適用される場合、第１
電極パターン２２４、第２電極パターンは透明材質のイ
ンジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏ
ｘｉｄｅ）やインジウムジンク酸化物（ＩＺＯ：Ｉｎｄ
ｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）により構成され、反射
型である場合不透明なクロム（Ｃｒ）や、アルミニウム
ネドニウム（ＡｌＮｄ）により構成される。
【００６４】特に、反射型液晶表示装置用薄膜トランジ
スター基板の反射電極が特定の凹凸構造を有する場合、
保護膜として表面に凹凸構造を有する感光性有機絶縁膜
を使用することができる。感光性有機絶縁膜は、その上
部に感光性マスクを形成するための工程を必要としない
ために、コンタクトホールの形成と凹凸構造の形成のた
めのパターニング工程を少なくとも１回省略できる。
スター基板の反射電極が特定の凹凸構造を有する場合、
保護膜として表面に凹凸構造を有する感光性有機絶縁膜
を使用することができる。感光性有機絶縁膜は、その上
部に感光性マスクを形成するための工程を必要としない
ために、コンタクトホールの形成と凹凸構造の形成のた
めのパターニング工程を少なくとも１回省略できる。
【００６５】本発明の第３実施形態によると、活性層パ
ターンとソース、ドレーン電極を一度のマスキング工程
を通じて形成し、また、画素電極をパターニングすると
きに、ゲートドライバー領域の第１薄膜トランジスター
のゲート側に延びたコンタクトゲートパターンと第２薄
膜トランジスターのソース／ドレーン側に延びたコンタ
クトデータパターンを共に形成するので、薄膜トランジ
スターの形成のためのマスク数を４枚に減らすことがで
きる。
ターンとソース、ドレーン電極を一度のマスキング工程
を通じて形成し、また、画素電極をパターニングすると
きに、ゲートドライバー領域の第１薄膜トランジスター
のゲート側に延びたコンタクトゲートパターンと第２薄
膜トランジスターのソース／ドレーン側に延びたコンタ
クトデータパターンを共に形成するので、薄膜トランジ
スターの形成のためのマスク数を４枚に減らすことがで
きる。
【００６６】〈実施例４〉第４実施形態として、図８の
第２実施形態で説明したように、４枚のマスクのみを用
いてデータラインが保護膜の上部に配置された薄膜トラ
ンジスター基板を製造する方法を開示する。図１５に図
示されたように、第１マスクを用いてゲート電極、ゲー
トライン、下部ストレージ電極を含むゲートパターンを
形成する。その後、ゲートパターンを含む結果的な基板
の全面にゲート絶縁膜を所定厚さで形成する。
第２実施形態で説明したように、４枚のマスクのみを用
いてデータラインが保護膜の上部に配置された薄膜トラ
ンジスター基板を製造する方法を開示する。図１５に図
示されたように、第１マスクを用いてゲート電極、ゲー
トライン、下部ストレージ電極を含むゲートパターンを
形成する。その後、ゲートパターンを含む結果的な基板
の全面にゲート絶縁膜を所定厚さで形成する。
【００６７】次に、図１７乃至図２１に示すように、前
述の実施例と同一の方法により第１、第２不純物領域と
チャンネル領域を含む活性層パターン及びソース電極、
ドレーン電極を含むデータパターンを形成し、画素領域
でソース電極と一体で形成されたデータラインを形成し
ない（第２マスク）。次に、図２２と図８に示すよう
に、全面に所定厚さのシリコン窒化膜（ＳｉＮｘ）で構
成される保護膜を形成し、データパターンを含む結果的
な基板上に画素領域のソース電極１２０ａを部分的に露
出する第１コンタクトホール（Ｈ１）、画素領域のドレ
ーン電極１２０ｂを部分的に露出する第２コンタクトホ
ール（Ｈ２）、ゲートドライバー領域のコンタクト用ゲ
ートパターン１１２ｆを露出する第３コンタクトホール
（Ｈ３）及びゲートドライバー領域のコンタクト用デー
タパターン１２０ｈを露出する第４コンタクトホール
（Ｈ４）を保護膜１３０に形成する（第３マスク）。
述の実施例と同一の方法により第１、第２不純物領域と
チャンネル領域を含む活性層パターン及びソース電極、
ドレーン電極を含むデータパターンを形成し、画素領域
でソース電極と一体で形成されたデータラインを形成し
ない（第２マスク）。次に、図２２と図８に示すよう
に、全面に所定厚さのシリコン窒化膜（ＳｉＮｘ）で構
成される保護膜を形成し、データパターンを含む結果的
な基板上に画素領域のソース電極１２０ａを部分的に露
出する第１コンタクトホール（Ｈ１）、画素領域のドレ
ーン電極１２０ｂを部分的に露出する第２コンタクトホ
ール（Ｈ２）、ゲートドライバー領域のコンタクト用ゲ
ートパターン１１２ｆを露出する第３コンタクトホール
（Ｈ３）及びゲートドライバー領域のコンタクト用デー
タパターン１２０ｈを露出する第４コンタクトホール
（Ｈ４）を保護膜１３０に形成する（第３マスク）。
【００６８】また、保護膜１３０のパッド領域にゲート
パッドとデータパッドを部分的に露出する第５、第６コ
ンタクトホール（Ｈ５、Ｈ６）を形成する。第１乃至第
６コンタクトホールを含む保護膜１３０上に、画素電極
用メタル膜を所定厚さで蒸着し、蒸着されたメタル膜を
第４マスクを用いてパターニングして、第１コンタクト
ホール（Ｈ１）を通じて画素領域のソース電極１２０ａ
と連結されるデータライン（又は第１電極パターン）１
４４、データライン１４４と所定間隔に離隔され第２コ
ンタクトホール（Ｈ２）を通じて画素領域のドレーン電
極１２０ｂと連結される画素電極（又は第２電極パター
ン）１４０、第３、第４コンタクトホール（Ｈ３、Ｈ
４）を通じてゲートドライバー領域の露出されたコンタ
クト用ゲートパターン１１２ｆと、露出されたコンタク
ト用データパターン１２０ｈを互いに電気的に連結する
第３電極パターン１４２と、第５、第６コンタクトホー
ル（Ｈ５、Ｈ６）を通じてパッド領域のゲートパッド１
１２ｃとデータパッド１２０ｄを互いに電気的に連結す
る第４電極パターン１４３を形成する。
パッドとデータパッドを部分的に露出する第５、第６コ
ンタクトホール（Ｈ５、Ｈ６）を形成する。第１乃至第
６コンタクトホールを含む保護膜１３０上に、画素電極
用メタル膜を所定厚さで蒸着し、蒸着されたメタル膜を
第４マスクを用いてパターニングして、第１コンタクト
ホール（Ｈ１）を通じて画素領域のソース電極１２０ａ
と連結されるデータライン（又は第１電極パターン）１
４４、データライン１４４と所定間隔に離隔され第２コ
ンタクトホール（Ｈ２）を通じて画素領域のドレーン電
極１２０ｂと連結される画素電極（又は第２電極パター
ン）１４０、第３、第４コンタクトホール（Ｈ３、Ｈ
４）を通じてゲートドライバー領域の露出されたコンタ
クト用ゲートパターン１１２ｆと、露出されたコンタク
ト用データパターン１２０ｈを互いに電気的に連結する
第３電極パターン１４２と、第５、第６コンタクトホー
ル（Ｈ５、Ｈ６）を通じてパッド領域のゲートパッド１
１２ｃとデータパッド１２０ｄを互いに電気的に連結す
る第４電極パターン１４３を形成する。
【００６９】ここで、ゲートドライバー領域の第３電極
パターン１４２とパッド領域の第４電極パターン１４３
は、ゲートパターンの一部とデータパターンの一部を互
いに電気的に連結する点で、同一の類型のコンタクト端
子にみなされる。前述した実施形態と同様に、第４実施
形態の薄膜トランジスター基板の製造方法が透過型液晶
表示装置に適用される場合、第１電極パターン１４４、
第２電極パターン１４０は、透明材質のインジウム錫酸
化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）や
インジウムジンク酸化物（ＩＺＯ：Ｉｎｄｉｕｍ Ｚｉ
ｎｃ Ｏｘｉｄｅ）により構成され、反射型である場合
不透明なクロム（Ｃｒ）や、アルミニウムネドニウム
（ＡｌＮｄ）により構成される。
パターン１４２とパッド領域の第４電極パターン１４３
は、ゲートパターンの一部とデータパターンの一部を互
いに電気的に連結する点で、同一の類型のコンタクト端
子にみなされる。前述した実施形態と同様に、第４実施
形態の薄膜トランジスター基板の製造方法が透過型液晶
表示装置に適用される場合、第１電極パターン１４４、
第２電極パターン１４０は、透明材質のインジウム錫酸
化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）や
インジウムジンク酸化物（ＩＺＯ：Ｉｎｄｉｕｍ Ｚｉ
ｎｃ Ｏｘｉｄｅ）により構成され、反射型である場合
不透明なクロム（Ｃｒ）や、アルミニウムネドニウム
（ＡｌＮｄ）により構成される。
【００７０】特に、反射型液晶表示装置用薄膜トランジ
スター基板の反射電極が特定な凹凸構造を有する場合、
保護膜として表面に凹凸構造を有する感光性有機絶縁膜
を使用することができる。感光性有機絶縁膜は、その上
部に感光膜マスクを形成するための工程を必要としない
ために、コンタクトホールの形成と凹凸構造の形成のた
めのパターニング工程を少なくとも１回省略できる。
スター基板の反射電極が特定な凹凸構造を有する場合、
保護膜として表面に凹凸構造を有する感光性有機絶縁膜
を使用することができる。感光性有機絶縁膜は、その上
部に感光膜マスクを形成するための工程を必要としない
ために、コンタクトホールの形成と凹凸構造の形成のた
めのパターニング工程を少なくとも１回省略できる。
【００７１】本発明の第４実施形態によると、活性層パ
ターンとソース、ドレーン電極を一度のマスキング工程
を通じて形成し、また、画素電極をパターニングすると
きに、ゲートドライバー領域の第１薄膜トランジスター
のゲート側に延びるコンタクトゲートパターンと第２薄
膜トランジスターのソース／ドレーン側に延びるコンタ
クトデータパターンを共に形成するので、薄膜トランジ
スターの形成のためのマスク数を４枚に減らすことがで
きる。
ターンとソース、ドレーン電極を一度のマスキング工程
を通じて形成し、また、画素電極をパターニングすると
きに、ゲートドライバー領域の第１薄膜トランジスター
のゲート側に延びるコンタクトゲートパターンと第２薄
膜トランジスターのソース／ドレーン側に延びるコンタ
クトデータパターンを共に形成するので、薄膜トランジ
スターの形成のためのマスク数を４枚に減らすことがで
きる。
【００７２】また、データラインを画素電極と共に形成
するので、画素領域内におけるデータパターンの複雑な
構造に基づく短絡又はオープン不良を防止することがで
きる。 〈実施例５〉実施形態５では、ゲートドライバー領域で
コンタクトを最小化し、最小の面積により回路を具現す
るようにパターンのレイアウトを設計することに注目す
る。
するので、画素領域内におけるデータパターンの複雑な
構造に基づく短絡又はオープン不良を防止することがで
きる。 〈実施例５〉実施形態５では、ゲートドライバー領域で
コンタクトを最小化し、最小の面積により回路を具現す
るようにパターンのレイアウトを設計することに注目す
る。
【００７３】図３０はゲートドライバー領域と隣接する
画素領域を部分的に図示した平面図である。図３０とゲ
ートドライブ領域の回路図である図６に示すように、画
素領域に隣接した部分にゲートライン駆動トランジスタ
ーである第１、第２トランジスター（ＮＴ１、ＮＴ２）
を配置し、画素領域から最も遠く離れた部分に外部信号
ライン（ＣＫＢ、ＣＫ、ＶＤＤ、ＶＳＳ、ＳＴ）を配置
する。
画素領域を部分的に図示した平面図である。図３０とゲ
ートドライブ領域の回路図である図６に示すように、画
素領域に隣接した部分にゲートライン駆動トランジスタ
ーである第１、第２トランジスター（ＮＴ１、ＮＴ２）
を配置し、画素領域から最も遠く離れた部分に外部信号
ライン（ＣＫＢ、ＣＫ、ＶＤＤ、ＶＳＳ、ＳＴ）を配置
する。
【００７４】また、駆動トランジスター配置領域と信号
ライン配置領域の間に制御用トランジスターである第３
乃至第９トランジスター（ＮＴ３、ＮＴ４、ＮＴ５、Ｎ
Ｔ６、ＮＴ７、ＮＴ８、ＮＴ９）を配置する。キャパシ
タ（Ｃ）は第１駆動トランジスター（ＮＴ１）と第２駆
動トランジスター（ＮＴ２）の間に配置され、第１駆動
トランジスター（ＮＴ１）のゲート電極の下部延長部に
提供された下部電極部、第２駆動トランジスター（ＮＴ
２）のドレーン電極の上部延長部に提供された上部電極
と、これらの間にゲート絶縁膜（ＳｉＮｘ）を含む。
ライン配置領域の間に制御用トランジスターである第３
乃至第９トランジスター（ＮＴ３、ＮＴ４、ＮＴ５、Ｎ
Ｔ６、ＮＴ７、ＮＴ８、ＮＴ９）を配置する。キャパシ
タ（Ｃ）は第１駆動トランジスター（ＮＴ１）と第２駆
動トランジスター（ＮＴ２）の間に配置され、第１駆動
トランジスター（ＮＴ１）のゲート電極の下部延長部に
提供された下部電極部、第２駆動トランジスター（ＮＴ
２）のドレーン電極の上部延長部に提供された上部電極
と、これらの間にゲート絶縁膜（ＳｉＮｘ）を含む。
【００７５】図３１乃至図３５は、図３０の構造を形成
するための単位工程でのパターンを示す。一方、前述し
た図７と図８の断面構造は、図３０と部分的に対応す
る。図３６は、図３０の単位画素領域とその周辺部の部
分詳細平面図であり、図３７乃至図４１は、その部分で
の単位工程を示す部分詳細平面図である。図４２は図３
０のゲートドライバー領域とパッド領域を含む周辺領域
の部分詳細平面図であり、図４３乃至図４７はその部分
での単位工程を示す部分詳細平面図である。
するための単位工程でのパターンを示す。一方、前述し
た図７と図８の断面構造は、図３０と部分的に対応す
る。図３６は、図３０の単位画素領域とその周辺部の部
分詳細平面図であり、図３７乃至図４１は、その部分で
の単位工程を示す部分詳細平面図である。図４２は図３
０のゲートドライバー領域とパッド領域を含む周辺領域
の部分詳細平面図であり、図４３乃至図４７はその部分
での単位工程を示す部分詳細平面図である。
【００７６】図３１、図３７、図４３及び図７に示すよ
うに、透明基板１０２上の画素領域にアルミニウム（Ａ
ｌ）、又はアルミニウムネドニウム（ＡｌＮｄ）のよう
なアルミニウム含有メタルの単一層や、アルミニウム上
にクロム（Ｃｒ）やモリブデン（Ｍｏ）合金が積層され
た多重層により構成されるゲートパターン１１２が形成
される（第１マスク）。
うに、透明基板１０２上の画素領域にアルミニウム（Ａ
ｌ）、又はアルミニウムネドニウム（ＡｌＮｄ）のよう
なアルミニウム含有メタルの単一層や、アルミニウム上
にクロム（Ｃｒ）やモリブデン（Ｍｏ）合金が積層され
た多重層により構成されるゲートパターン１１２が形成
される（第１マスク）。
【００７７】画素領域のゲートパターン１１２は第１方
向、即ち横方法に沿って水平に配列されたゲートライン
１１２ｇと、隣接したゲート配線１１２ｇの間に配置さ
れ、ゲート配線１１２ｇと並行に配列されたキャパシタ
下部配線１１２ｈ、キャパシタ下部配線１１２ｈとオー
バーラップされ、単位画素領域内に形成されたキャパシ
タ下部パターン１１２ｉ及びゲートライン１１２ｇから
分岐されたゲート電極１１２ａを含む。
向、即ち横方法に沿って水平に配列されたゲートライン
１１２ｇと、隣接したゲート配線１１２ｇの間に配置さ
れ、ゲート配線１１２ｇと並行に配列されたキャパシタ
下部配線１１２ｈ、キャパシタ下部配線１１２ｈとオー
バーラップされ、単位画素領域内に形成されたキャパシ
タ下部パターン１１２ｉ及びゲートライン１１２ｇから
分岐されたゲート電極１１２ａを含む。
【００７８】図３１に示すように、画素領域とゲートド
ライバー領域との間にゲートパッド１１２ｃが配置さ
れ、ゲートライン１１２ｇの一端に連結される。出力端
（ＯＵＴ）であるゲートパッド１１２ｃは、外部から照
射信号の印加を受けてゲートライン１１２ｇに印加す
る。第１駆動トランジスター（ＮＴ１）と第２駆動トラ
ンジスター（ＮＴ２）のゲート電極（１１２ｄ−１、１
１２ｄ−２）は図４３の拡大図に図示された第３乃至第
９トランジスター（ＮＴ３〜ＮＴ９）のゲートに比べて
大きな幅を有する。また、第１駆動トランジスター（Ｎ
Ｔ１）のゲート電極（１１２ｄ−１）は、隣接した第２
駆動トランジスター（ＮＴ２）のゲート電極（１１２ｄ
−２）側に延びた下部ストレージパターン１１２ｅを含
む。
ライバー領域との間にゲートパッド１１２ｃが配置さ
れ、ゲートライン１１２ｇの一端に連結される。出力端
（ＯＵＴ）であるゲートパッド１１２ｃは、外部から照
射信号の印加を受けてゲートライン１１２ｇに印加す
る。第１駆動トランジスター（ＮＴ１）と第２駆動トラ
ンジスター（ＮＴ２）のゲート電極（１１２ｄ−１、１
１２ｄ−２）は図４３の拡大図に図示された第３乃至第
９トランジスター（ＮＴ３〜ＮＴ９）のゲートに比べて
大きな幅を有する。また、第１駆動トランジスター（Ｎ
Ｔ１）のゲート電極（１１２ｄ−１）は、隣接した第２
駆動トランジスター（ＮＴ２）のゲート電極（１１２ｄ
−２）側に延びた下部ストレージパターン１１２ｅを含
む。
【００７９】図３１に示したゲートパターンのパターニ
ングを完了後に、図７に示すように、基板の全面にシリ
コン窒化膜のゲート絶縁膜１１４を形成する。その後、
ゲート絶縁膜１１４上にチャンネル領域１１６ａ、１１
６ｂ、第１不純物領域１１８ａ、１１８ｃ及び第２不純
物領域１１８ｂ、１１８ｄを含む活性層パターンを形成
する（第２マスク）。
ングを完了後に、図７に示すように、基板の全面にシリ
コン窒化膜のゲート絶縁膜１１４を形成する。その後、
ゲート絶縁膜１１４上にチャンネル領域１１６ａ、１１
６ｂ、第１不純物領域１１８ａ、１１８ｃ及び第２不純
物領域１１８ｂ、１１８ｄを含む活性層パターンを形成
する（第２マスク）。
【００８０】図３２、図３８及び図４４はゲート絶縁膜
１１４上に活性層パターンが形成された状態を示す平面
図である。図３２と図３８に示すように、画素領域にゲ
ートライン１１２ｇと直交する第１活性層パターン１１
８ｅと、ゲート電極１１２ａと部分的に重畳される第２
活性層パターン１１７と、前記第１活性層パターン１１
８ｅの所定位置ごとに配置され、ストレージキャパシタ
用下部配線１１２ｈと重畳する第３活性層パターン１１
８ｆを含む活性層パターンが形成される。第２活性層パ
ターン１１７は、第１不純物領域（即ち、ドレーン領
域）１１８ａと第２不純物領域（即ち、ソース領域）１
１８ｂ及び第１不純物領域１１８ａと第２不純物領域１
１８ｂとの間のチャンネル領域１１６ａを含む。
１１４上に活性層パターンが形成された状態を示す平面
図である。図３２と図３８に示すように、画素領域にゲ
ートライン１１２ｇと直交する第１活性層パターン１１
８ｅと、ゲート電極１１２ａと部分的に重畳される第２
活性層パターン１１７と、前記第１活性層パターン１１
８ｅの所定位置ごとに配置され、ストレージキャパシタ
用下部配線１１２ｈと重畳する第３活性層パターン１１
８ｆを含む活性層パターンが形成される。第２活性層パ
ターン１１７は、第１不純物領域（即ち、ドレーン領
域）１１８ａと第２不純物領域（即ち、ソース領域）１
１８ｂ及び第１不純物領域１１８ａと第２不純物領域１
１８ｂとの間のチャンネル領域１１６ａを含む。
【００８１】図３２と図４４に示すように、ゲートドラ
イブ領域の出力端に連結される第１、第２トランジスタ
ーの活性層パターン（１１８ｃ−１、１１８ｃ−２）
は、第３乃至第９トランジスター（ＮＴ３〜ＮＴ９）の
活性層に比べて大きな幅を有する。図３２に示すアクテ
ィブパターンのうち、ＳＰとして表示する部分は、下部
のゲートパターンと交差するソースパターンを保護する
ために付加されるダミパターンである。このような、付
加パターンは、上部構造物であるソースパターンが形成
される表面の傾きを緩和させることにより、上部ソース
メタルラインが切れることを防止する。
イブ領域の出力端に連結される第１、第２トランジスタ
ーの活性層パターン（１１８ｃ−１、１１８ｃ−２）
は、第３乃至第９トランジスター（ＮＴ３〜ＮＴ９）の
活性層に比べて大きな幅を有する。図３２に示すアクテ
ィブパターンのうち、ＳＰとして表示する部分は、下部
のゲートパターンと交差するソースパターンを保護する
ために付加されるダミパターンである。このような、付
加パターンは、上部構造物であるソースパターンが形成
される表面の傾きを緩和させることにより、上部ソース
メタルラインが切れることを防止する。
【００８２】活性層パターンを含む結果的な基板の上部
に図３３に示すように、ソース／ドレーン電極層１２０
を形成する（第３マスク）。ソース／ドレーン電極層１
２０はクロム（Ｃｒ）を約１５００Aの厚さで結果的な
基板の全面に蒸着し、通常のフォトリソグラフィにより
パターニングすることにより形成される。図３３、図３
９及び図４５に示すように、画素領域にゲートライン１
１２ｉと直交し、第１活性層パターン１１８ｅと重畳す
るデータライン１２０ｉが配置される。データライン１
２０ｉから分岐するソース電極１２０ａとソース電極１
２０ａから所定間隔で離隔したドレーン電極１２０ｂ
が、第２活性層パターン１１７の第１不純物領域１１８
ａ及び第２不純物領域１１８ｂと各々コンタクトするよ
うに画素領域にデータライン１２０ｉと共に形成され
る。
に図３３に示すように、ソース／ドレーン電極層１２０
を形成する（第３マスク）。ソース／ドレーン電極層１
２０はクロム（Ｃｒ）を約１５００Aの厚さで結果的な
基板の全面に蒸着し、通常のフォトリソグラフィにより
パターニングすることにより形成される。図３３、図３
９及び図４５に示すように、画素領域にゲートライン１
１２ｉと直交し、第１活性層パターン１１８ｅと重畳す
るデータライン１２０ｉが配置される。データライン１
２０ｉから分岐するソース電極１２０ａとソース電極１
２０ａから所定間隔で離隔したドレーン電極１２０ｂ
が、第２活性層パターン１１７の第１不純物領域１１８
ａ及び第２不純物領域１１８ｂと各々コンタクトするよ
うに画素領域にデータライン１２０ｉと共に形成され
る。
【００８３】図３９に示すように、ドレーン電極１２０
ｂは十分な蓄積容量の確保のために図３１に図示された
キャパシタ下部パターン１１２ｉと重畳する構造を有す
る。図３３に示すように、ゲートドライバー領域に図３
１のゲートパッド１１２ｃに隣接するようにソース／ド
レーンパッド１２０ｄが形成される。このゲートパッド
１１２ｃとソース／ドレーンパッド１２０ｄは図３０に
示すように、画素領域の画素電極と共に形成されるコン
タクトパターンにより互いに電気的に連結される。
ｂは十分な蓄積容量の確保のために図３１に図示された
キャパシタ下部パターン１１２ｉと重畳する構造を有す
る。図３３に示すように、ゲートドライバー領域に図３
１のゲートパッド１１２ｃに隣接するようにソース／ド
レーンパッド１２０ｄが形成される。このゲートパッド
１１２ｃとソース／ドレーンパッド１２０ｄは図３０に
示すように、画素領域の画素電極と共に形成されるコン
タクトパターンにより互いに電気的に連結される。
【００８４】図３３に示すように、第１、第２トランジ
スターのソース、ドレーン電極はインターデジタル（Ｉ
ｎｔｅｒｄｉｇｉｔａｌ）構造で形成される。即ち、偶
数番目電極１２０ｅは左側のソースパッドに共通連結さ
れ、奇数番目電極１２０ｆは右側のドレーンパッドに共
通連結され、偶数番目電極１２０ｅが奇数番目電極１２
０ｆの間に配置される。
スターのソース、ドレーン電極はインターデジタル（Ｉ
ｎｔｅｒｄｉｇｉｔａｌ）構造で形成される。即ち、偶
数番目電極１２０ｅは左側のソースパッドに共通連結さ
れ、奇数番目電極１２０ｆは右側のドレーンパッドに共
通連結され、偶数番目電極１２０ｅが奇数番目電極１２
０ｆの間に配置される。
【００８５】第２駆動トランジスター（ＮＴ２）の奇数
番目電極１２０ｆは、図３１の第１駆動トランジスター
（ＮＴ１）の下部ストレージパターン１１２ｅと重畳さ
れるように幅方向に延びて、図６の回路図に示すよう
に、第１駆動トランジスター（ＮＴ１）のソース電極１
２０ｅとゲート電極１１２ｄとの間に連結されるキャパ
シタ（Ｃ）の上部電極として機能する。
番目電極１２０ｆは、図３１の第１駆動トランジスター
（ＮＴ１）の下部ストレージパターン１１２ｅと重畳さ
れるように幅方向に延びて、図６の回路図に示すよう
に、第１駆動トランジスター（ＮＴ１）のソース電極１
２０ｅとゲート電極１１２ｄとの間に連結されるキャパ
シタ（Ｃ）の上部電極として機能する。
【００８６】第１、第２駆動トランジスター（ＮＴ１、
ＮＴ２）のソース／ドレーン電極のインターデジタル構
造は、限定された面積内で駆動トランジスターのチャン
ネル幅を増加させるので、アモルファスシリコンにより
製作されたトランジスターの駆動能力を十分に確保でき
るようにする。図３３に示すソース／ドレーン層の形成
が完了すると、図７に示すように、結果的な基板の全面
に保護層１３０を形成する。
ＮＴ２）のソース／ドレーン電極のインターデジタル構
造は、限定された面積内で駆動トランジスターのチャン
ネル幅を増加させるので、アモルファスシリコンにより
製作されたトランジスターの駆動能力を十分に確保でき
るようにする。図３３に示すソース／ドレーン層の形成
が完了すると、図７に示すように、結果的な基板の全面
に保護層１３０を形成する。
【００８７】保護層１３０は、シリコン酸化物やシリコ
ン窒化物又はこれらの組み合せにより構成される無機絶
縁物質で形成される。次に、図３４に示すように、通常
のフォトリソグラフィを用いて保護層の所定部分にコン
タクトホールを形成する（第４マスク）。ここでは、画
素領域にドレーン電極１２０ｂを部分的に露出する第１
コンタクトホール（Ｈ１）を形成する。
ン窒化物又はこれらの組み合せにより構成される無機絶
縁物質で形成される。次に、図３４に示すように、通常
のフォトリソグラフィを用いて保護層の所定部分にコン
タクトホールを形成する（第４マスク）。ここでは、画
素領域にドレーン電極１２０ｂを部分的に露出する第１
コンタクトホール（Ｈ１）を形成する。
【００８８】また、ゲートドライバー領域にコンタクト
ゲートパターンを露出する第２コンタクトホール（Ｈ
２）と、コンタクト用データパターンを露出する第３コ
ンタクトホール（Ｈ３）を形成する。第３コンタクトホ
ール（Ｈ３）以外にも、ゲートパッド１１２ｃとソース
パッド１２０ｄを部分的に露出する第４、第５コンタク
トホール（Ｈ４、Ｈ５）を形成するが、これら第４、第
５コンタクトホール（Ｈ４、Ｈ５）は第２、第３コンタ
クトホールと同様にコンタクトゲートパターンを露出す
るコンタクトホールと、コンタクトデータパターンを部
分的に露出するコンタクトホールに分類することができ
るので、ゲートパッド１１２ｃを部分的に露出するコン
タクトホールは、第２コンタクトホールに、データパッ
ド１２０ｄを部分的に露出するコンタクトホールは、第
３コンタクトホールに含まれるものとみなすことができ
る。
ゲートパターンを露出する第２コンタクトホール（Ｈ
２）と、コンタクト用データパターンを露出する第３コ
ンタクトホール（Ｈ３）を形成する。第３コンタクトホ
ール（Ｈ３）以外にも、ゲートパッド１１２ｃとソース
パッド１２０ｄを部分的に露出する第４、第５コンタク
トホール（Ｈ４、Ｈ５）を形成するが、これら第４、第
５コンタクトホール（Ｈ４、Ｈ５）は第２、第３コンタ
クトホールと同様にコンタクトゲートパターンを露出す
るコンタクトホールと、コンタクトデータパターンを部
分的に露出するコンタクトホールに分類することができ
るので、ゲートパッド１１２ｃを部分的に露出するコン
タクトホールは、第２コンタクトホールに、データパッ
ド１２０ｄを部分的に露出するコンタクトホールは、第
３コンタクトホールに含まれるものとみなすことができ
る。
【００８９】このように、隣接して形成された第２、第
３コンタクトホール（Ｈ２、Ｈ３）の対は、図３５に示
すように表示領域に提供される画素電極パターン１４０
と同時に形成されるコンタクト用電極パターンにより相
互電気的に連結される。即ち、本発明ではゲートメタル
パターンと、ソースパターンにより構成される信号ライ
ンを互いに電気的に連結するためにコンタクトホールを
形成し、このコンタクトホールを通じて画素電極パター
ンと同一材質の導電物質でコンタクトパターンを形成し
て連結する。
３コンタクトホール（Ｈ２、Ｈ３）の対は、図３５に示
すように表示領域に提供される画素電極パターン１４０
と同時に形成されるコンタクト用電極パターンにより相
互電気的に連結される。即ち、本発明ではゲートメタル
パターンと、ソースパターンにより構成される信号ライ
ンを互いに電気的に連結するためにコンタクトホールを
形成し、このコンタクトホールを通じて画素電極パター
ンと同一材質の導電物質でコンタクトパターンを形成し
て連結する。
【００９０】次に、コンタクトホールの形成が完了する
と、画素電極用メタル膜を全面に蒸着する。蒸着された
メタル膜は、通常のフォトリソグラフィによりパターニ
ングされる（第５マスク）。図３５はコンタクトホール
が形成された保護膜の上部に形成された画素電極パター
ンを示す平面図であり、図４１は図３５の画素領域を詳
細に示す図面であり、図４７はゲートドライバー領域に
形成された電極パターンを示す図面である。
と、画素電極用メタル膜を全面に蒸着する。蒸着された
メタル膜は、通常のフォトリソグラフィによりパターニ
ングされる（第５マスク）。図３５はコンタクトホール
が形成された保護膜の上部に形成された画素電極パター
ンを示す平面図であり、図４１は図３５の画素領域を詳
細に示す図面であり、図４７はゲートドライバー領域に
形成された電極パターンを示す図面である。
【００９１】画素領域において形成される画素電極（第
１電極パターン）１４０は図３５に示すような形状でな
り、図３４に示すような保護膜１３０に形成された第１
コンタクトホール（Ｈ１）を通じて、図３３に示すドレ
ーン電極１２０ｂとコンタクトする。同様にして、図３
５に示すように、周辺領域のゲートドライブ部分に形成
された画素電極パターン（第２電極パターン）１４４
は、各々図３４に示す第２、第３コンタクトホール（Ｈ
２、Ｈ３）を通じて露出された図３３に示すコンタクト
用ゲートパターン１１２ｆとコンタクト用データパター
ン１２０ｈを互いに電気的に連結する。
１電極パターン）１４０は図３５に示すような形状でな
り、図３４に示すような保護膜１３０に形成された第１
コンタクトホール（Ｈ１）を通じて、図３３に示すドレ
ーン電極１２０ｂとコンタクトする。同様にして、図３
５に示すように、周辺領域のゲートドライブ部分に形成
された画素電極パターン（第２電極パターン）１４４
は、各々図３４に示す第２、第３コンタクトホール（Ｈ
２、Ｈ３）を通じて露出された図３３に示すコンタクト
用ゲートパターン１１２ｆとコンタクト用データパター
ン１２０ｈを互いに電気的に連結する。
【００９２】また、図３５に示す周辺領域のパッド部分
に形成された画素電極パターン（第３電極パターン）１
４３は、各々図３４に示す第４、第５コンタクトホール
（Ｈ４、Ｈ５）を通じて露出された図３３に示すデータ
パッド１２０ｄとゲートパッド１１２ｃを互いに電気的
に連結する。前述した実施形態と同様に、第５実施例の
薄膜トランジスター基板の製造方法が透過型液晶表示装
置に適用される場合、第１電極パターン１４４、第２電
極パターン１４０は透明材質のインジウム錫酸化物（Ｉ
ＴＯ：Ｉｎｄｉｕｍ ＴｉｎＯｘｉｄｅ）やインジウム
ジンク酸化物（ＩＺＯ：Ｉｎｄｉｕｍ ＺｉｎｃＯｘｉ
ｄｅ）により構成され、反射型である場合不透明なクロ
ム（Ｃｒ）や、アルミニウムネドニウム（ＡｌＮｄ）に
より構成される。
に形成された画素電極パターン（第３電極パターン）１
４３は、各々図３４に示す第４、第５コンタクトホール
（Ｈ４、Ｈ５）を通じて露出された図３３に示すデータ
パッド１２０ｄとゲートパッド１１２ｃを互いに電気的
に連結する。前述した実施形態と同様に、第５実施例の
薄膜トランジスター基板の製造方法が透過型液晶表示装
置に適用される場合、第１電極パターン１４４、第２電
極パターン１４０は透明材質のインジウム錫酸化物（Ｉ
ＴＯ：Ｉｎｄｉｕｍ ＴｉｎＯｘｉｄｅ）やインジウム
ジンク酸化物（ＩＺＯ：Ｉｎｄｉｕｍ ＺｉｎｃＯｘｉ
ｄｅ）により構成され、反射型である場合不透明なクロ
ム（Ｃｒ）や、アルミニウムネドニウム（ＡｌＮｄ）に
より構成される。
【００９３】透過型の場合は、透明導電膜がコンタクト
パターンとして提供されるので、メタルパターンに比べ
て相対的に電気伝導度の低い透明導電膜を使用しても、
コンタクト抵抗によるゲート駆動回路の電気的特性影響
を最小化するために互いに連結されるコンタクトホール
を最大限隣接して配置することが望ましい。また、ミス
アラインメントによるコンタクト抵抗増加や接触不良を
防止するためにコンタクトホールを十分にカバーするこ
とができるようにコンタクトパターンのサイズに十分な
マージンを確保することが望ましい。
パターンとして提供されるので、メタルパターンに比べ
て相対的に電気伝導度の低い透明導電膜を使用しても、
コンタクト抵抗によるゲート駆動回路の電気的特性影響
を最小化するために互いに連結されるコンタクトホール
を最大限隣接して配置することが望ましい。また、ミス
アラインメントによるコンタクト抵抗増加や接触不良を
防止するためにコンタクトホールを十分にカバーするこ
とができるようにコンタクトパターンのサイズに十分な
マージンを確保することが望ましい。
【００９４】一方、反射型液晶表示装置用薄膜トランジ
スター基板の反射電極が特定な凹凸構造を有する場合、
保護膜として表面に凹凸構造を有する感光性有機絶縁膜
を使用することができる。感光性有機絶縁膜は、その上
部に感光膜マスクを形成するための工程を必要としない
ために、コンタクトホールの形成と凹凸構造の形成のた
めのパターニング工程を少なくとも１回省略できる。
スター基板の反射電極が特定な凹凸構造を有する場合、
保護膜として表面に凹凸構造を有する感光性有機絶縁膜
を使用することができる。感光性有機絶縁膜は、その上
部に感光膜マスクを形成するための工程を必要としない
ために、コンタクトホールの形成と凹凸構造の形成のた
めのパターニング工程を少なくとも１回省略できる。
【００９５】本発明の第５実施例によると、画素電極を
パターニングをするときに、ゲートドライブ領域の第１
薄膜トランジスターのゲート側に延びたコンタクトゲー
トパターンと、第２薄膜トランジスターのソース／ドレ
ーン側に延びたコンタクトデータパターンを画素電極パ
ターンと同時に形成するので、薄膜トランジスターの形
成のためのマスクの数を５枚に減らすことができる。
パターニングをするときに、ゲートドライブ領域の第１
薄膜トランジスターのゲート側に延びたコンタクトゲー
トパターンと、第２薄膜トランジスターのソース／ドレ
ーン側に延びたコンタクトデータパターンを画素電極パ
ターンと同時に形成するので、薄膜トランジスターの形
成のためのマスクの数を５枚に減らすことができる。
【００９６】このように、周辺領域でのコンタクトを最
小化してパネルサイズに比べて最小の面積を有するゲー
ト駆動回路の集積が可能になる。また、ゲートドライバ
ー領域で画素電極の使用範囲をコンタクト部位に限定し
て、電極種類に関係なしに回路特性が影響を受けないの
で、安定された回路が具現される。
小化してパネルサイズに比べて最小の面積を有するゲー
ト駆動回路の集積が可能になる。また、ゲートドライバ
ー領域で画素電極の使用範囲をコンタクト部位に限定し
て、電極種類に関係なしに回路特性が影響を受けないの
で、安定された回路が具現される。
【００９７】〈実施例６〉図８は本発明の第６実施形態
による非晶質シリコン薄膜トランジスターの断面図であ
る。図７と図８を比べると、データラインの構成が注目
される。即ち、図８に示すように、データライン１４４
は画素電極１４０と共に保護膜１３０上に形成され、画
素電極１４０と所定間隔に離隔される。
による非晶質シリコン薄膜トランジスターの断面図であ
る。図７と図８を比べると、データラインの構成が注目
される。即ち、図８に示すように、データライン１４４
は画素電極１４０と共に保護膜１３０上に形成され、画
素電極１４０と所定間隔に離隔される。
【００９８】具体的に、図３１と図３２に示すように、
ゲートパターン１１２、ゲート絶縁膜１１４及び活性層
パターン１１８ａ、１１８ｂ、１１８ｃ、１１８ｄが形
成された結果的な基板上の画素領域にデータラインが形
成されておらず、第１不純物領域１１８ａとコンタクト
するソース電極１２０ａ及び第２不純物領域１１８ｂと
コンタクトするドレーン電極１２０ｂを含むデータパタ
ーンが形成される。
ゲートパターン１１２、ゲート絶縁膜１１４及び活性層
パターン１１８ａ、１１８ｂ、１１８ｃ、１１８ｄが形
成された結果的な基板上の画素領域にデータラインが形
成されておらず、第１不純物領域１１８ａとコンタクト
するソース電極１２０ａ及び第２不純物領域１１８ｂと
コンタクトするドレーン電極１２０ｂを含むデータパタ
ーンが形成される。
【００９９】データパターンは、クロムのようなメタル
膜を約１，５００Aの厚さで図３２に示すように活性層
を含む結果的な基板上に蒸着し、これを通常のフォトリ
ソグラフィによりパターニングすることで形成される
（第３マスク）。図８に図示されたように、データパタ
ーンを含む結果的な基板上にシリコン窒化膜の保護膜１
３０を約１．８５μｍの厚さで形成する。
膜を約１，５００Aの厚さで図３２に示すように活性層
を含む結果的な基板上に蒸着し、これを通常のフォトリ
ソグラフィによりパターニングすることで形成される
（第３マスク）。図８に図示されたように、データパタ
ーンを含む結果的な基板上にシリコン窒化膜の保護膜１
３０を約１．８５μｍの厚さで形成する。
【０１００】通常のフォトリソグラフィを用いて画素領
域のソース電極１２０ａを部分的に露出する第１コンタ
クトホール（Ｈ１）、画素領域のドレーン電極１２０ｂ
を部分的に露出する第２コンタクトホール（Ｈ２）、ゲ
ートドライバー領域のコンタクト用ゲートパターン１１
２ｆを露出する第３コンタクトホール（Ｈ３）及びゲー
トドライバー領域のコンタクト用データパターン１２０
ｈを露出する第４コンタクトホール（Ｈ４）を保護膜１
３０に形成する。
域のソース電極１２０ａを部分的に露出する第１コンタ
クトホール（Ｈ１）、画素領域のドレーン電極１２０ｂ
を部分的に露出する第２コンタクトホール（Ｈ２）、ゲ
ートドライバー領域のコンタクト用ゲートパターン１１
２ｆを露出する第３コンタクトホール（Ｈ３）及びゲー
トドライバー領域のコンタクト用データパターン１２０
ｈを露出する第４コンタクトホール（Ｈ４）を保護膜１
３０に形成する。
【０１０１】また、保護膜１３０のパッド領域にゲート
パッド１１２ｃとデータパッド１２０ｄを部分的に露出
する第５、第６コンタクトホール（Ｈ５、Ｈ６）と共に
形成する（第４マスク）。第１乃至第６コンタクトホー
ルを含む保護膜１３０上に透明導電膜を約１５００Aの
厚さで蒸着し、これを通常のフォトリソグラフィを通じ
てパターニングする（第５マスク）。
パッド１１２ｃとデータパッド１２０ｄを部分的に露出
する第５、第６コンタクトホール（Ｈ５、Ｈ６）と共に
形成する（第４マスク）。第１乃至第６コンタクトホー
ルを含む保護膜１３０上に透明導電膜を約１５００Aの
厚さで蒸着し、これを通常のフォトリソグラフィを通じ
てパターニングする（第５マスク）。
【０１０２】即ち、フォトリソグラフィにより第１コン
タクトホール（Ｈ１）を通じて画素領域のソース電極１
２０ａと連結されるデータライン（又は、第１電極パタ
ーン）１４４、データライン１４４と所定間隔に離隔さ
れ第２コンタクトホール（Ｈ２）を通じて画素領域のド
レーン電極１２０ｂと連結される画素電極（又は第２電
極パターン）１４０、第３、第４コンタクトホール（Ｈ
３、Ｈ４）を通じてゲートドライバー領域の露出された
コンタクト用ゲートパターン１１２ｆと露出されたコン
タクト用データパターン１２０ｈを互いに電気的に連結
する第３電極パターン１４２と、第５、第６コンタクト
ホール（Ｈ５、Ｈ６）を通じてパッド領域のゲートパッ
ド１１２ｃとデータパッド１２０ｄを互いに電気的に連
結する第４電極パターン１４３を形成する。
タクトホール（Ｈ１）を通じて画素領域のソース電極１
２０ａと連結されるデータライン（又は、第１電極パタ
ーン）１４４、データライン１４４と所定間隔に離隔さ
れ第２コンタクトホール（Ｈ２）を通じて画素領域のド
レーン電極１２０ｂと連結される画素電極（又は第２電
極パターン）１４０、第３、第４コンタクトホール（Ｈ
３、Ｈ４）を通じてゲートドライバー領域の露出された
コンタクト用ゲートパターン１１２ｆと露出されたコン
タクト用データパターン１２０ｈを互いに電気的に連結
する第３電極パターン１４２と、第５、第６コンタクト
ホール（Ｈ５、Ｈ６）を通じてパッド領域のゲートパッ
ド１１２ｃとデータパッド１２０ｄを互いに電気的に連
結する第４電極パターン１４３を形成する。
【０１０３】ここで、コンタクト領域の第３電極パター
ン１４２とパッド領域の第４電極パターン１４３のゲー
トパターンの一部とデータパターンの一部を互いに電気
的に連結する点で、互いに同一の類型のコンタクト端子
にみなされる。第６実施形態によると、周辺領域でのコ
ンタクトを最小化してパネルサイズに比べて最小の面積
を有するゲート駆動ドライバーの集積が可能になる。
ン１４２とパッド領域の第４電極パターン１４３のゲー
トパターンの一部とデータパターンの一部を互いに電気
的に連結する点で、互いに同一の類型のコンタクト端子
にみなされる。第６実施形態によると、周辺領域でのコ
ンタクトを最小化してパネルサイズに比べて最小の面積
を有するゲート駆動ドライバーの集積が可能になる。
【０１０４】また、ゲートドライバー領域で画素電極の
使用範囲をコンタクト部位に限定して電極種類に関係な
しに回路特性が影響を及ぼさないので、安定した回路が
具現できる。以上、本発明の実施例によって詳細に説明
したが、本発明はこれに限定されず、本発明が属する技
術分野において通常の知識を有するものであれば本発明
の思想と精神を離れることなく、本発明を修正または変
更できるであろう。
使用範囲をコンタクト部位に限定して電極種類に関係な
しに回路特性が影響を及ぼさないので、安定した回路が
具現できる。以上、本発明の実施例によって詳細に説明
したが、本発明はこれに限定されず、本発明が属する技
術分野において通常の知識を有するものであれば本発明
の思想と精神を離れることなく、本発明を修正または変
更できるであろう。
【０１０５】
【発明の効果】上述したように、本発明によると、周辺
領域でのコンタクトを最小化してパネルサイズに比べ
て、最小の面積を有するゲート駆動ドライバーの集積が
可能になる。また、ゲートドライバー領域で画素電極の
使用範囲をコンタクト部位に限定することによって、電
極の種類に関係なしに、回路特性が影響を受けないの
で、安定した回路を具現できる。
領域でのコンタクトを最小化してパネルサイズに比べ
て、最小の面積を有するゲート駆動ドライバーの集積が
可能になる。また、ゲートドライバー領域で画素電極の
使用範囲をコンタクト部位に限定することによって、電
極の種類に関係なしに、回路特性が影響を受けないの
で、安定した回路を具現できる。
【０１０６】活性層パターンとソース、ドレーン電極を
一度のマスキング工程を通じて形成し、また、画素電極
をパターニングするときにゲートドライバー領域の第１
薄膜トランジスターのゲートで延びたコンタクト用ゲー
トパターンと、第２薄膜トランジスターのソース／ドレ
ーン電極で延びたコンタクトデータパターンとを共に形
成するので、薄膜トランジスターを形成するためのマス
ク数を４枚に減らすことができる。
一度のマスキング工程を通じて形成し、また、画素電極
をパターニングするときにゲートドライバー領域の第１
薄膜トランジスターのゲートで延びたコンタクト用ゲー
トパターンと、第２薄膜トランジスターのソース／ドレ
ーン電極で延びたコンタクトデータパターンとを共に形
成するので、薄膜トランジスターを形成するためのマス
ク数を４枚に減らすことができる。
【０１０７】さらに、データラインを画素電極と共に形
成することにより、画素領域内におけるデータパターン
の複雑さによる短絡又はオープン不良を防止することが
できる。また、画素電極をパターニングするときにゲー
トドライブ領域の第１薄膜トランジスターのゲート側に
延びたコンタクト用ゲートパターンと第２薄膜トランジ
スターのソース／ドレーン側に延びたコンタクトデータ
パターンを画素電極パターンと同時に形成するので、薄
膜トランジスターの形成のためのマスク数を５枚に減ら
すことができる。
成することにより、画素領域内におけるデータパターン
の複雑さによる短絡又はオープン不良を防止することが
できる。また、画素電極をパターニングするときにゲー
トドライブ領域の第１薄膜トランジスターのゲート側に
延びたコンタクト用ゲートパターンと第２薄膜トランジ
スターのソース／ドレーン側に延びたコンタクトデータ
パターンを画素電極パターンと同時に形成するので、薄
膜トランジスターの形成のためのマスク数を５枚に減ら
すことができる。
【０１０８】また、保護膜をアクリル系感光性有機物で
形成することにより、コンタクトホールの形成のための
工程を減らして、工程を単純化させることができる。
形成することにより、コンタクトホールの形成のための
工程を減らして、工程を単純化させることができる。
【図１】液晶表示パネルの概略的な平面図である。
【図２】転送ゲート方式の単一のソース駆動回路部を有
する１．８５″パネルの構成を概略的に示す平面図であ
る。
する１．８５″パネルの構成を概略的に示す平面図であ
る。
【図３】図２の概略的回路構成図である。
【図４】ダブルゲート方式の単一ソース駆動回路部を有
する１．８５″パネルの構成を概略的に示す平面図であ
る。
する１．８５″パネルの構成を概略的に示す平面図であ
る。
【図５】図４の概略的回路図である。
【図６】本発明の実施形態による液晶表示用非晶質シリ
コン薄膜トランジスター基板のゲートドライブ領域を構
成するシフトレジスタの回路構成図である。
コン薄膜トランジスター基板のゲートドライブ領域を構
成するシフトレジスタの回路構成図である。
【図７】図７は本発明の一実施形態による用非晶質シリ
コン薄膜トランジスター基板の断面図である。
コン薄膜トランジスター基板の断面図である。
【図８】本発明の他の実施形態による用非晶質シリコン
薄膜トランジスター基板の断面図である。
薄膜トランジスター基板の断面図である。
【図９】図７の薄膜トランジスター基板で単位画素領域
とその隣接部の構成を概略的に示す平面図である。
とその隣接部の構成を概略的に示す平面図である。
【図１０】図７の薄膜トランジスター基板で単位画素領
域とその隣接部の構成を概略的に示す平面図である。
域とその隣接部の構成を概略的に示す平面図である。
【図１１】図７の薄膜トランジスター基板で単位画素領
域とその隣接部の構成を概略的に示す平面図である。
域とその隣接部の構成を概略的に示す平面図である。
【図１２】図７の薄膜トランジスター基板で単位画素領
域とその隣接部の構成を概略的に示す平面図である。
域とその隣接部の構成を概略的に示す平面図である。
【図１３】図７の薄膜トランジスター基板で単位画素領
域とその隣接部の構成を概略的に示す平面図である。
域とその隣接部の構成を概略的に示す平面図である。
【図１４】図７の薄膜トランジスター基板で単位画素領
域とその隣接部の構成を概略的に示す平面図である。
域とその隣接部の構成を概略的に示す平面図である。
【図１５】図９乃至図１４の第１ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図１６】図９乃至図１４の第１ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図１７】図９乃至図１４の第１ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図１８】図９乃至図１４の第１ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図１９】図９乃至図１４の第１ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図２０】図９乃至図１４の第１ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図２１】図９乃至図１４の第１ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図２２】図９乃至図１４の第１ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図２３】図９乃至図１４の第１ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図２４】図９乃至図１４の第２ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図２５】図９乃至図１４の第２ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図２６】図９乃至図１４の第２ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図２７】図９乃至図１４の第２ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図２８】図９乃至図１４の第２ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図２９】図９乃至図１４の第２ラインに沿って切断さ
れた断面図である。
れた断面図である。
【図３０】ゲートドライブ領域と隣接した画素領域を部
分的に図示した平面図である。
分的に図示した平面図である。
【図３１】図３０の構造を形成するための単位工程での
パターンを示す平面図である。
パターンを示す平面図である。
【図３２】図３０の構造を形成するための単位工程での
パターンを示す平面図である。
パターンを示す平面図である。
【図３３】図３０の構造を形成するための単位工程での
パターンを示す平面図である。
パターンを示す平面図である。
【図３４】図３０の構造を形成するための単位工程での
パターンを示す平面図である。
パターンを示す平面図である。
【図３５】図３０の構造を形成するための単位工程での
パターンを示す平面図である。
パターンを示す平面図である。
【図３６】図３０の単位画素領域とその周辺部の部分詳
細平面図である。
細平面図である。
【図３７】単位画素領域とその周辺部での単位工程を示
す部分詳細平面図である。
す部分詳細平面図である。
【図３８】単位画素領域とその周辺部での単位工程を示
す部分詳細平面図である。
す部分詳細平面図である。
【図３９】単位画素領域とその周辺部での単位工程を示
す部分詳細平面図である。
す部分詳細平面図である。
【図４０】単位画素領域とその周辺部での単位工程を示
す部分詳細平面図である。
す部分詳細平面図である。
【図４１】単位画素領域とその周辺部での単位工程を示
す部分詳細平面図である。
す部分詳細平面図である。
【図４２】図３０のゲートドライブ領域の部分詳細平面
図である。
図である。
【図４３】図４２のゲートドライブ領域部分での単位工
程を示す部分詳細平面図である。
程を示す部分詳細平面図である。
【図４４】図４２のゲートドライブ領域部分での単位工
程を示す部分詳細平面図である。
程を示す部分詳細平面図である。
【図４５】図４２のゲートドライブ領域部分での単位工
程を示す部分詳細平面図である。
程を示す部分詳細平面図である。
【図４６】図４２のゲートドライブ領域部分での単位工
程を示す部分詳細平面図である。
程を示す部分詳細平面図である。
【図４７】図４２のゲートドライブ領域部分での単位工
程を示す部分詳細平面図である。
程を示す部分詳細平面図である。
【図４８】本発明の実施形態によるゲートドライブ領域
でシール部の構成を示す平面図である。
でシール部の構成を示す平面図である。
【図４９】本発明の実施形態によるゲートドライブ領域
でコンタクト部の詳細構成を示す平面図である。
でコンタクト部の詳細構成を示す平面図である。
【図５０】本発明の実施形態によるゲートドライブ領域
で信号線連結構成を示す平面図である。
で信号線連結構成を示す平面図である。
【図５１】ＤＥ１、ＤＥ２ラインと、ソース駆動回路部
から引出されたデータ信号線及びスイッチ部の平面図で
ある。
から引出されたデータ信号線及びスイッチ部の平面図で
ある。
１００ 薄膜トランジスター基板
１１０ 投光性絶縁基板
１１２ ゲートパターン
１１４ ゲート絶縁膜
１１８ａ、１１８ｃ 第１不純物領域
１１８ｂ、１１８ｄ 第２不純物領域
１２０ データパターン
１２０ａ、１２０ｅ ソース電極
１２０ｆ ドレーン電極
１２０ｇ ストレージ電極
１３０、２２２ 保護膜
１４０、２２４ 画素電極
１４２、１４３ 電極パターン
２００ カラーフィルタ基板
４００ ソース駆動回路部
５００ ゲート駆動回路部
６００ スイッチ部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｆ 9/35 Ｈ０１Ｌ 21/28 ３０１Ｚ ５Ｇ４３５
Ｈ０１Ｌ 21/28 ３０１ 29/78 ６１２Ｃ
21/3205 21/88 Ｂ
Ｎ
29/78 ６１２Ｂ
Ｆターム(参考） 2H092 GA59 HA04 HA05 JA29 JA33
JA35 JA39 JA40 JA46 JB57
KA05 KA12 KA18 KB13 NA25
NA27 PA01 PA06
4M104 AA09 BB02 BB06 BB13 BB36
CC01 CC05 DD16 DD37 EE03
EE16 EE17 FF13 GG09
5C094 AA43 AA45 BA03 BA43 CA19
EA04 EA07 GB10
5F033 GG04 HH10 HH17 HH38 JJ01
JJ10 JJ38 KK05 MM05 PP15
QQ37 RR04 RR06 RR27 VV06
VV15 XX33
5F110 AA04 AA16 AA26 BB02 CC07
DD02 DD03 DD04 DD13 EE03
EE04 EE06 EE14 EE44 FF02
FF03 FF30 GG02 GG15 GG25
GG35 GG45 HK04 HK09 HK16
HK21 HK32 HK33 HK35 HL04
HL06 HL07 HM18 HM19 NN03
NN24 NN27 NN72 NN73
5G435 AA17 BB17 CC09 KK05 KK09
Claims (43)
- 【請求項１】投光性絶縁基板上の画素領域と周辺領域に
各々形成されたゲート配線と、 前記ゲート配線から分岐されたゲート電極を含むゲート
パターンと、 前記ゲートパターンが形成された前記基板上に形成され
たゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、第１不純物領域、第２
不純物領域、前記第１不純物領域及び第２不純物領域と
の間に形成されたチャンネル領域を含むする活性層パタ
ーンと、 前記活性層パターンと前記ゲート絶縁膜の上に形成さ
れ、前記第１不純物領域とコンタクトするドレーン電
極、前記第２不純物領域とコンタクトするソース電極及
び前記ドレーン電極と連結されるデータ配線を含むデー
タパターンと、 前記データパターンが形成された基板上に形成され、前
記ドレーン電極を部分的に露出する第１コンタクトホー
ル、前記周辺領域の第１トランジスターのゲート電極を
露出する第２コンタクトホール及び前記周辺領域の第２
トランジスターのソース／ドレーン電極を露出する第３
コンタクトホールを含む第１層間絶縁膜と、 前記第１層間絶縁膜上に形成され、前記第１コンタクト
ホールを通じて、前記画素領域のドレーン電極と連結さ
れる第１電極パターン、前記第２、第３コンタクトホー
ルを通じて、第１トランジスターの露出された前記ゲー
ト電極と前記第２トランジスターの露出されたソース／
ドレーン電極を連結する第２電極パターンを含む電極パ
ターン部とを含むことを特徴とする液晶表示パネル用基
板。 - 【請求項２】前記画素領域の投光性絶縁基板上に前記ゲ
ート配線と同一の層で形成され、前記ゲート配線と並行
に所定間隔を置いて離隔されたキャパシタ用下部電極を
さらに具備することを特徴とする請求項１に記載の液晶
表示パネル用基板。 - 【請求項３】前記周辺領域は、ゲートドライバー領域と
パッド領域とを含み、前記ゲートドライバー領域の投光
性絶縁基板上に前記ゲート配線と同一の層に形成され、
前記ゲート配線の一側辺から延びたキャパシタ用下部電
極をさらに具備することを特徴とする請求項１に記載の
液晶表示パネル用基板。 - 【請求項４】前記活性層パターンは、非晶質シリコンよ
り成ることを特徴とする請求項１に記載の液晶表示パネ
ル用基板。 - 【請求項５】前記周辺領域は、ゲートドライバー領域と
パッド領域を含み、前記ゲートドライバー領域の第１、
第２駆動トランジスターのソース、ドレーン電極は、イ
ンターデジタル構造を有することを特徴とする請求項１
に記載の液晶表示パネル用基板。 - 【請求項６】前記ゲートドライバー領域の第２駆動トラ
ンジスターのソース電極は、前記第１駆動トランジスタ
ーのドレーン電極側に延びた上部キャパシタ電極を有す
ることを特徴とする請求項５に記載の液晶表示パネル用
基板。 - 【請求項７】前記第１層間絶縁膜は、シリコン窒化物よ
り成ることを特徴とする請求項１に記載の液晶表示パネ
ル用基板。 - 【請求項８】前記第１層間絶縁膜は、感光性有機絶縁物
質より成ることを特徴とする請求項１に記載の液晶表示
パネル用基板。 - 【請求項９】前記第１層間絶縁膜の表面にエンボシング
が形成されたことを特徴とする請求項８に記載の液晶表
示パネル用基板。 - 【請求項１０】投光性絶縁基板上の画素領域と周辺領域
に各々形成されたゲート配線と、 前記ゲート配線から分岐されたゲート電極を含むゲート
パターンと、 前記ゲートパターンが形成されている前記基板上に形成
されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成され、第１不純物領域、第２
不純物領域、前記第１不純物領域及び第２不純物領域と
の間に形成されたチャンネル領域を含む活性層パターン
と、 前記活性層パターンとゲート絶縁膜の上に形成され、前
記第１不純物領域とコンタクトするドレーン電極及び、
前記第２不純物領域とコンタクトするソース電極を含む
データパターンと、 前記データパターンが形成された基板上に形成され、前
記画素領域のソース電極を部分的に露出する第１コンタ
クトホール、前記画素領域の前記ドレーン電極を部分的
に露出する第２コンタクトホール、前記周辺領域の第１
トランジスターのゲートを露出する第３コンタクトホー
ル及び前記周辺領域の第２トランジスターのソース／ド
レーン電極を露出する第４コンタクトホールを含む第1
層間絶縁膜と、 前記第１層間絶縁膜上に形成され、前記第１コンタクト
ホールを通じて、前記画素領域のソース電極と連結され
る第１電極パターン、前記第２コンタクトホールを通じ
て前記画素領域の前記ドレーン電極と連結される第２電
極パターン、前記第３、第４コンタクトホールを通じ
て、前記第１トランジスターの露出された前記ゲート電
極と前記第２トランジスターの露出された前記ソース／
ドレーン電極を連結する第３電極パターンとを含むこと
を特徴とする液晶表示パネル用基板。 - 【請求項１１】前記画素領域の投光性絶縁基板上に前記
ゲート配線と同一の層に形成され、前記ゲート配線と並
行に所定間隔を置いて離隔されたキャパシタ用下部電極
をさらに具備することを特徴とする請求項１０に記載の
液晶表示パネル用基板。 - 【請求項１２】前記周辺領域は、ゲートドライバー領域
とパッド領域を含み、前記ゲートドライバー領域の投光
性絶縁基板上に前記ゲート配線と同一の層に形成され、
前記ゲート配線の一側辺から延びたキャパシタ用下部電
極をさらに具備することを特徴とする請求項１０に記載
の液晶表示パネル用基板。 - 【請求項１３】前記活性層パターンは、非晶質シリコン
より成ることを特徴とする請求項１０に記載の液晶表示
パネル用基板。 - 【請求項１４】前記周辺領域は、ゲートドライブ領域と
パッド領域を含み、前記ゲートドライブ領域の第１、第
２駆動トランジスターのソース、ドレーン電極は、イン
ターデジタル構造を有することを特徴とする請求項１０
に記載の液晶表示パネル用基板。 - 【請求項１５】前記ゲートドライバー領域の前記第２駆
動トランジスターのソース電極は、前記第１駆動トラン
ジスターのドレーン電極側に延びた上部キャパシタ電極
を有することを特徴とする請求項１４に記載の液晶表示
パネル用基板。 - 【請求項１６】前記第１層間絶縁膜は、シリコン窒化物
より成ることを特徴とする請求項１０に記載の液晶表示
パネル用基板。 - 【請求項１７】前記第１層間絶縁膜は、感光性有機絶縁
膜より成ることを特徴とする請求項１０に記載の液晶表
示パネル用基板。 - 【請求項１８】前記第１層間絶縁膜の表面にエンボシン
グが形成されたことを特徴とする請求項１７に記載の液
晶表示パネル用基板。 - 【請求項１９】前記第１、第２、第３電極パターンは、
互いに同一な材質を有することを特徴とする請求項１０
に記載の液晶表示パネル用基板。 - 【請求項２０】投光性絶縁基板上の画素領域と周辺領域
にゲート電極とゲートラインを含むゲートパターンを形
成する段階と、 前記ゲートパターンを含む前記基板上にゲート絶縁膜、
非晶質シリコン層、不純物がドーピングされた非晶質シ
リコン層及びメタル層を順次形成する段階と、 ソース電極とドレーン電極との間のチャンネル領域の高
さがソース電極及びドレーン電極部分の表面高さより低
い感光膜パターンを、前記メタル層上に形成する段階
と、 前記感光膜パターンをマスクにして、露出されたメタル
層とその下部のドーピングされた非晶質シリコン層及び
非晶質シリコン層をパターニングして、前記チャンネル
領域の前記メタル層を共に除去して、互いに分離された
ソース電極及びドレーン電極と前記ドレーン電極から連
結され、前記ゲートラインと直交するデータラインを含
むデータパターンを形成する段階と、 前記感光膜マスクパターンを除去し、前記チャンネル領
域の前記ドーピングされた非晶質シリコン層を除去する
段階と、 前記各段階を経た結果的な基板上に第１層間絶縁膜を形
成する段階と、 前記第１層間絶縁膜を部分にエッチングして、前記画素
領域の前記ドレーン電極を部分的に露出させる第１コン
タクトホール及び前記周辺領域の第１トランジスターの
ゲートを露出する第２コンタクトホールを形成する段階
と、 前記周辺領域の第２トランジスターのソース／ドレーン
電極を露出する第３コンタクトホールを形成する段階
と、 前記第１乃至第３コンタクトホールを含む前記第１層間
絶縁膜上に導電膜を形成する段階と、 前記導電膜をパターニングして前記第１コンタクトホー
ルを通じて、前記画素領域のドレーン電極と連結される
第１電極パターン、前記２、第３コンタクトホールを通
じて、前記第１トランジスターの露出された前記ゲート
と前記第２トランジスターの露出された前記ソース／ド
レーン電極を連結する第２電極パターンを形成する段階
とを含むことを特徴とする液晶表示パネル用基板の製造
方法。 - 【請求項２１】前記感光膜マスクパターンを形成する段
階は、 前記ゲートパターンを含む前記基板上に前記ゲート絶縁
膜、前記非晶質シリコン膜及び前記不純物が高濃度にド
ーピングされた非晶質シリコン膜と、前記メタル層を順
次形成する段階と、 前記メタル層上に感光膜を所定厚さで形成する段階と、 前記メタル層上に形成された感光膜を露光して、前記ソ
ース／ドレーン電極が形成されるソース／ドレーン領域
を除外した第１部分の感光膜は完全に露光される第１深
さで、前記ソース／ドレーン領域の間と前記ソース／ド
レーン領域を含む第２部分の感光膜は前記第１深さより
浅い第２深さに露光する段階と、 前記感光膜の露光された第１部分と、第２部分を現像し
て除去する段階とを含むことを特徴とする請求項２０に
記載の液晶表示パネル用基板の製造方法。 - 【請求項２２】前記メタル層は、ＰＥＣＶＤ（Ｐｌａｓ
ｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏ
ｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することを特
徴とする請求項２１に記載の液晶表示パネル用基板の製
造方法。 - 【請求項２３】前記感光膜マスクパターンは、前記三層
膜上にポジティブタイプの感光膜を塗布し、投光領域と
遮光領域を有するマスクを用いて形成し、前記マスクは
チャンネル領域とソース領域との間及びチャンネル領域
とドレーン領域との間の投光領域としてスリットを有す
ることを特徴とする請求項２１に記載の液晶表示パネル
用基板の製造方法。 - 【請求項２４】前記データパターンの形成段階で露出さ
れた前記メタル層、不純物がドーピングされた非晶質シ
リコン膜及び非晶質シリコン膜を除去するとき、前記第
２部分の感光膜マスクパターンと共に除去されるように
露出された前記メタル層、不純物がドーピングされた非
晶質シリコン層及び非晶質シリコン層のうちの少なくと
も一つは、ドライエッチング工程により除去されること
を特徴とする請求項２１に記載の液晶表示パネル用基板
の製造方法。 - 【請求項２５】前記層間絶縁膜は、無機絶縁物質又は有
機絶縁物質で形成することを特徴とする請求項２０に記
載の液晶表示パネル用基板の製造方法。 - 【請求項２６】前記第１、第２電極パターンは、同一材
質の透明なＩＴＯ又はＩＺＯで形成されることを特徴と
する請求項２０に記載の液晶表示パネル用基板の製造方
法。 - 【請求項２７】前記第１、第２電極パターンは、同一材
質の不透明なメタル膜より成り、前記層間絶縁膜は表面
にエンボシングを有する感光性有機絶縁膜であることを
特徴とする請求項２０に記載の液晶表示パネル用基板の
製造方法。 - 【請求項２８】投光性絶縁基板上の画素領域と周辺領域
にゲート電極とゲートラインを含むゲートパターンを形
成する段階と、 前記ゲートパターンを含む前記基板上にゲート絶縁膜、
非晶質シリコン層、不純物がドーピングされた非晶質シ
リコン層及びメタル層を順次に形成する段階と、 ソース電極とドレーン電極との間のチャンネル領域の高
さがソース電極及びドレーン電極部分の表面高さより低
い感光膜パターンを、前記メタル層上に形成する段階
と、 前記感光膜パターンをマスクにして露出されたメタル層
と、その下部のドーピングされた非晶質シリコン層及び
非晶質シリコン層をパターニングして、前記チャンネル
領域の前記メタル層を共に除去して、互いに分離された
ソース及びドレーン電極を含むデータパターンを形成す
る段階と、 前記感光膜マスクパターンを除去し、前記チャンネル領
域の前記ドーピングされた非晶質シリコン層を除去する
段階と、 前記各段階を経た結果的な基板上に第１層間絶縁膜を形
成する段階と、 前記第１層間絶縁膜を部分的にエッチングして、前記画
素領域の前記ドレーン電極を部分的に露出させる第１コ
ンタクトホール、前記画素領域の前記ソース電極を部分
的に露出する第２コンタクトホール、前記周辺領域の第
１トランジスターのゲートを露出する第３コンタクトホ
ール及び前記周辺領域の第２トランジスターのソース／
ドレーン電極を露出する第４コンタクトホールを形成す
る段階と、 前記第１乃至第４コンタクトホールを含む前記第１層間
絶縁膜上に導電膜を形成する段階と、 前記導電膜をパターニングして前記第１コンタクトホー
ルを通じて、前記画素領域のソース電極と連結される第
１電極パターン、前記第２コンタクトホールを通じて画
素領域のドレーン電極と連結される第２電極パターン及
び、前記３、第４コンタクトホールを通じて、前記周辺
領域の前記第１トランジスターの前記露出されたゲート
と、前記第２トランジスターの前記露出されたソース／
ドレーン電極を連結する第３電極パターンを形成する段
階とを含むことを特徴とする液晶表示パネル用基板の製
造方法。 - 【請求項２９】前記感光膜マスクパターンを形成する段
階は、 前記ゲートパターンが形成された基板上に前記ゲート絶
縁膜、前記非晶質シリコン膜及び前記不純物が高濃度に
ドーピングされた非晶質シリコン膜と、前記メタル層の
三層膜を順次形成する段階と、 前記メタル層上に感光膜を所定厚さで形成する段階と、 前記メタル層上に形成された感光膜を露光して、前記ソ
ース／ドレーン電極が形成されるソース／ドレーン領域
を除外した第１部分の感光膜は完全に露光される第１深
さで、前記ソース／ドレーン領域の間と前記ソース／ド
レーン領域を含む第２部分の感光膜は前記第１深さより
浅い第２深さに露光する段階と、 前記感光膜の露光された第１部分と、第２部分を現像し
て除去する段階とを含むことを特徴とする請求項２８に
記載の液晶表示パネル用基板の製造方法。 - 【請求項３０】前記三層膜は、ＰＥＣＶＤ（Ｐｌａｓｍ
ａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）法により形成されることを特
徴とする請求項２９に記載の液晶表示パネル用基板の製
造方法。 - 【請求項３１】前記感光膜マスクパターンは、前記三層
膜上にポジティブタイプの感光膜を塗布し、投光領域と
遮光領域を有するマスクを用いて形成し、前記マスクは
チャンネル領域とソース領域との間の投光領域とチャン
ネル領域とドレーン領域との間の投光領域にスリットを
有することを特徴とする請求項２９に記載の液晶表示パ
ネル用基板の製造方法。 - 【請求項３２】前記データパターンの形成段階で露出さ
れた前記メタル層、不純物がドーピングされた非晶質シ
リコン膜及び非晶質シリコン膜を除去するとき、前記第
２部分の感光膜マスクパターンと共に除去されるように
露出された前記メタル層、不純物がドーピングされた非
晶質シリコン膜及び非晶質シリコン膜のうちの少なくと
も一つは、ドライエッチング工程により除去されること
を特徴とする請求項２９に記載の液晶表示パネル用基板
の製造方法。 - 【請求項３３】前記第１層間絶縁膜は、無機絶縁物質又
は有機絶縁物質で形成することを特徴とする請求項２９
に記載の液晶表示パネル用基板の製造方法。 - 【請求項３４】前記第１、第２、第３電極パターンは、
同一材質の透明なＩＴＯ又はＩＺＯで形成されることを
特徴とする請求項２９に記載の液晶表示パネル用基板の
製造方法。 - 【請求項３５】前記第１、第２、第３電極パターンは、
同一材質の不透明なメタル膜から成り、前記層間絶縁膜
は表面にエンボシングを有する感光性有機絶縁膜である
ことを特徴とする請求項２９に記載の液晶表示パネル用
基板の製造方法。 - 【請求項３６】投光性絶縁基板上の画素領域と周辺領域
にゲート電極とゲートラインを含むゲートパターンを形
成する段階と、 前記ゲートパターンを含む前記基板上にゲート絶縁膜を
形成する段階と、 前記ゲート絶縁膜上に、第１不純物領域、第２不純物領
域及び前記第１不純物領域と第２不純物領域との間にチ
ャンネル領域を含む活性層パターンを形成する段階と、 前記第１不純物領域上で、前記第１不純物領域とコンタ
クトするドレーン電極と、前記第２不純物領域上で、前
記第２不純物領域とコンタクトするソース電極と、前記
ソース電極から分岐され前記ゲートラインと直交するデ
ータラインとを含むデータパターンを形成する段階と、 前記データパターンが形成された基板上に層間絶縁膜を
形成する段階と、 前記層間絶縁膜を部分的にエッチングして、前記画素領
域の前記ドレーン電極を部分的に露出する第１コンタク
トホール、前記周辺領域の第１駆動トランジスターのゲ
ート電極を露出する第２コンタクトホール及び前記周辺
領域の第２駆動トランジスターのソース／ドレーン電極
を露出する第３コンタクトホールを形成する段階と、 前記第１乃至第３コンタクトホールを含む前記層間絶縁
膜上に導電膜を形成する段階と、 前記導電膜をパターニングして前記第１コンタクトホー
ルを通じて、前記画素領域のドレーン電極と連結される
第１電極パターン、前記２、第３コンタクトホールを通
じて、前記周辺領域の前記第１トランジスターの露出さ
れた前記ゲート電極と前記第２トランジスターの露出さ
れた前記ソース／ドレーン電極を連結する第２電極パタ
ーンを形成する段階とを含むことを特徴とする液晶表示
パネル用基板の製造方法。 - 【請求項３７】前記ゲートパターンは、前記画素領域の
投光性絶縁基板上に前記ゲート配線と同一の層に形成さ
れ、前記ゲート配線と並行に所定間隔を置いて離隔され
たキャパシタ用下部電極と、前記周辺領域の投光性絶縁
基板上に前記ゲート配線と同一の層に形成され、前記ゲ
ート配線の一側辺から延びたキャパシタ用下部電極をさ
らに具備することを特徴とする請求項３６に記載の液晶
表示パネル用基板の製造方法。 - 【請求項３８】前記周辺領域は、ゲートドライバー領域
とパッド領域を含み、前記ゲートドライバー領域のデー
タパターンは、第１、第２駆動トランジスターのソース
／ドレーン電極を含み、前記ソース／ドレーン電極はイ
ンターデジタル構造を有することを特徴とする請求項３
６に記載の液晶表示パネル用基板の製造方法。 - 【請求項３９】前記ゲートドライバー領域の前記第１駆
動トランジスターのドレーン電極は、前記第２駆動トラ
ンジスターのソース電極側に延びた上部キャパシタ電極
を有することを特徴とする請求項３８に記載の液晶表示
パネル用基板の製造方法。 - 【請求項４０】投光性絶縁基板上の画素領域と周辺領域
にゲート電極とゲートラインを含むゲートパターンを形
成する段階と、 前記ゲートパターンを含む前記基板上にゲート絶縁膜を
形成する段階と、 前記ゲート絶縁膜上に、第１不純物領域、第２不純物領
域及び前記第１不純物領域と第２不純物領域との間にチ
ャンネル領域を含む活性層パターンを形成する段階と、 前記第１不純物領域上で、前記第１不純物領域とコンタ
クトするドレーン電極と、前記第２不純物領域上で、前
記第２不純物領域とコンタクトするソース電極と、前記
ソース電極から分岐され前記ゲートラインと直交するデ
ータラインを含むするデータパターンを形成する段階
と、 前記データパターンを含む基板上に第１層間絶縁膜を形
成する段階と、 前記第１層間絶縁膜を部分的にエッチングして、前記画
素領域の前記ソース電極を部分的に露出する第１コンタ
クトホール、前記画素領域の前記ドレーン電極を部分的
に露出する第2コンタクトホール、前記周辺領域の第１
トランジスターのゲート電極を露出する第３コンタクト
ホール及び前記周辺領域の第２トランジスターのソース
／ドレーン電極を露出する第４コンタクトホールを形成
する段階と、 前記第１乃至第４コンタクトホールを含む前記第１層間
絶縁膜上に導電膜を形成する段階と、 前記導電膜をパターニングして前記第１コンタクトホー
ルを通じて、前記画素領域のソース電極と連結される第
１電極パターン、前記第２コンタクトホールを通じて前
記画素領域のドレーン電極と連結される第２電極パター
ン及び、第３及び第４コンタクトホールを通じて、前記
周辺領域の前記第１駆動トランジスターの前記露出され
たゲート電極と、前記第２駆動トランジスターの前記露
出されたソース／ドレーン電極を連結する第３電極パタ
ーンを形成する段階とを含むことを特徴とする液晶表示
パネル用基板の製造方法。 - 【請求項４１】前記ゲートパターンは、前記画素領域の
投光性絶縁基板上に前記ゲート配線と同一の層に形成さ
れ、前記ゲート配線と並行に所定間隔を置いて離隔され
たキャパシタ用下部電極と、前記周辺領域の投光性絶縁
基板上に前記ゲート配線と同一の層に形成され、前記ゲ
ート配線の一側辺から延びたキャパシタ用下部電極をさ
らに具備することを特徴とする請求項４０に記載の液晶
表示パネル用基板の製造方法。 - 【請求項４２】前記周辺領域は、ゲートドライバー領域
とパッド領域を含み、前記ゲートドライバー領域のデー
タパターンは、第１、第２駆動トランジスターのソース
／ドレーン電極を含み、前記ソース／ドレーン電極はイ
ンターデジタル構造を有することを特徴とする請求項４
０に記載の液晶表示パネル用基板の製造方法。 - 【請求項４３】前記ゲートドライバー領域の前記第１駆
動トランジスターのドレーン電極は、前記第２駆動トラ
ンジスターのソース電極側に延びた上部キャパシタ電極
を有することを特徴とする請求項４２に記載の液晶表示
パネル用基板の製造方法。
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