JP2006258923A - 液晶表示装置及びその製造方法 - Google Patents

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Abstract

【課題】 蓄積容量の容量値が大きく、製造コストが低い液晶表示装置及びその製造方法を提供する。
【解決手段】 液晶表示装置の画素回路基板１上に複数のゲート線３を設ける。また、各画素にＴＦＴ６を設け、そのドレインにドレイン線４を接続し、そのソースに画素電極５を接続し、そのゲート電極３ａにゲート線３を接続する。ゲート線３からは、下部電極３ｂ及び３ｃを延出させる。そして、ドレイン線制御回路側からｎ本目のゲート線３に接続された下部電極３ｂ及び３ｃの直上域に、（ｎ＋１）本目のゲート線３にＴＦＴ６を介して結合された画素電極５を配置する。これにより、ｎ本目のゲート線３に接続された下部電極３ｂ及び３ｃと、（ｎ＋１）本目のゲート線３に結合された画素電極５との間に、蓄積容量が形成される。
【選択図】 図１

Description

本発明は、駆動素子に薄膜トランジスタを用いた液晶表示装置及びその製造方法に関し、特に、各画素に蓄積容量を備えた液晶表示装置及びその製造方法に関する。
アクティブマトリクス型の液晶表示装置においては、画素回路基板及び対向基板が相互に平行に一定の間隔を隔てて設けられており、これらの基板の間に液晶が封入されている。画素回路基板においては、例えば透明基板上に、相互に平行な方向、例えば水平方向に延びる複数のゲート線（走査線）と、ゲート線が延びる方向に直交する方向、例えば垂直方向に延びる複数のドレイン線（データ線）とが設けられており、ゲート線とドレイン線との最近接点毎に画素が形成され、画素毎に画素回路が設けられている。そして、各画素回路においては、画素電極と、ドレイン線をこの画素電極に接続するか否かを切替える薄膜トランジスタ（以下、ＴＦＴ（Thin Film Transistor）ともいう）が設けられている。このＴＦＴのドレイン電極はドレイン線に接続されており、ソース電極は画素電極に接続されており、ゲート電極はゲート線に接続されている。また、画素回路基板における表示領域の外側に設けられた非表示領域（額縁領域）には、ゲート線及びドレイン線の電位を制御する制御回路が設けられている。一方、対向基板においては、透明基板上の表示領域に共通電極が設けられている。
液晶表示装置を高画質化するためには、画素電極の電位を安定化させることが重要である。画素電極の電位をＶｐとし、その変動量をΔＶｐとし、ゲート電極の電位をＶｇとし、その変動量をΔＶｇとし、ゲート電極（ゲート線）とソース電極（画素電極）との間の寄生容量をＣｐｃとし、画素電極と対向電極との間の画素容量をＣｌｃとし、画素電極に付加される蓄積容量をＣｓｔとすると、画素電極電位の変動量ΔＶｐは、下記数式１によって表される。
Figure 2006258923
また、図２４は、横軸に時間をとり、縦軸にドレイン電極、ゲート電極及び画素電極の各電位をとって、画素回路のＴＦＴとしてＮ型ＴＦＴを使用した場合の駆動電圧波形の一例を示すグラフ図である。以下、上記数式１及び図２４を参照して、液晶表示装置の駆動方法の一例を説明する。ドレイン電極の電位（以下、ドレイン電圧Ｖｄという）が画像データに応じた所定の値となっている状態で、ゲート電圧Ｖｇがロウレベルからハイレベルに切替わると、ＴＦＴが導通し、ドレイン線が画素電極に接続される。これにより、画素電極電位Ｖｐがドレイン電圧Ｖｄと等しくなり、ドレイン電圧Ｖｄに依存した電荷が画素電極に蓄積される。しかしながら、その後ゲート電圧Ｖｇがハイレベルからロウレベルに切替わり、ＴＦＴが非導通になると、画素電極に蓄積された電荷が上述の寄生容量Ｃｐｃ、画素容量Ｃｌｃ及び蓄積容量Ｃｓｔに再分配され、画素電極電位ＶｐがΔＶｐだけ変動する。この現象をフィードスルーという。
このとき、寄生容量Ｃｐｃが大きいと、ΔＶｐが大きくなり、画素電極電位Ｖｐが大きく変動する。画素電極電位Ｖｐと共通電極電位Ｖｃｏｍとの間の電圧差が液晶層の駆動電圧となるため、ΔＶｐが大きいと液晶層の透過率が安定せず、表示画質が低下してしまう。また、ＴＦＴのリーク電流量に応じて液晶容量Ｃｌｃが変動し続けるため、表示画質は一層低下する。
液晶表示装置の高精細化、即ち表示画素の高密度化が進むと、寄生容量Ｃｐｃが増加すると共に液晶容量Ｃｌｃの変動が大きくなるため、画素電極電位Ｖｐの安定化はより困難になるが、一方で、表示品質を確保するために、画素電極電位Ｖｐの安定化はより重要になる。そして、画素電極電位Ｖｐを安定化するためには、ＴＦＴのリーク電流量を減らすと共に、蓄積容量Ｃｓｔを大きくすることが効果的な対策となる。
従来より、ＴＦＴのリーク電流量を減らす方法として、Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ（ＬＤＤ）構造及びＧａｔｅ Ｏｖｅｒ−Ｌａｐｐｅｄ Ｄｒａｉｎ（ＧＯＬＤ）構造等が知られている。また、蓄積容量Ｃｓｔを加える方法としては、例えば特許文献１に示されるように、ＴＦＴの能動層を下部電極として使用し、ゲート電極と同一工程で上部電極を形成し、この上部電極と下部電極との間のゲート絶縁膜を容量絶縁膜として利用することにより、蓄積容量を形成する技術が知られている。
特許文献１においては、ＴＦＴの能動層として多結晶シリコン膜（以下、ｐ−Ｓｉ膜という）を使用している。液晶表示装置の駆動素子、即ち、画素回路及び制御回路用の素子を構成するＴＦＴの能動層として、非晶質シリコン膜（以下ａ−Ｓｉ膜という）の替わりにｐ−Ｓｉ膜を使用すると、一層の高精細化及び高画質化を実現できる。その理由は、ｐ−Ｓｉ膜がａ−Ｓｉ膜の数十倍から数百倍のキャリア（電子及び正孔）移動度を持つからである。
また、特許文献１においては、ガラス基板上にａ−Ｓｉ膜を形成し、このａ−Ｓｉ膜にエキシマレーザを照射することによって、ａ−Ｓｉ膜を溶融させて結晶化させ、ｐ−Ｓｉ膜を形成している。また、このような低温ｐ−Ｓｉ型ＴＦＴ製造工程では、平坦面にｐ−Ｓｉ膜を形成することにより良質膜を得られるため、基板上にｐ−Ｓｉ膜を形成し、このｐ−Ｓｉ膜の上方にゲート絶縁膜及びゲート電極を形成したトップゲート型のＴＦＴを採用している。そして、特許文献１においては、能動層であるｐ−Ｓｉ膜、即ち、Ｐ型又はＮ型の不純物を高濃度にドーピングして電気抵抗率を低減したｐ−Ｓｉ膜をソース領域側から延出させて下部電極を形成している。また、下部電極の直上域にゲート電極と同一工程で上部電極を形成し、この上部電極と下部電極との間に位置するゲート絶縁膜を容量絶縁膜として利用することにより、蓄積容量を形成している。
しかしながら、特許文献１に記載された液晶表示装置においては、ＴＦＴのソース・ドレイン領域として電気抵抗率が低いｐ−Ｓｉ膜を形成するためのイオンドーピングを、ゲート電極の形成前に行わなければならず、このイオンドーピング工程のためにフォトリソグラフィ工程を１回余分に設ける必要がある。また、イオンドーピング工程において、ゲート電極をマスクとして使用できないため、ソース・ドレイン領域を自己整合的に形成できないという問題もある。なお、ゲート電極形成工程後にイオンドーピングを行うと、上部電極がイオンドーピング時の障壁となって下部電極に使用するｐ−Ｓｉ膜にイオンが到達し難くなり、ｐ−Ｓｉ膜の電気抵抗率を下げられないという問題がある。更に、ｐ−Ｓｉ膜及びゲート絶縁膜を形成した後イオンドーピングを行うと、注入イオン欠陥によってゲート絶縁膜の耐電圧が低下してしまう。
更にまた、特許文献１に記載されているように、能動層としてｐ−Ｓｉ膜を使用すると、ｐ−Ｓｉ膜のＳｉ粒界突起によって、蓄積容量の容量絶縁膜の耐電圧が更に低下するという問題がある。特許文献１に記載された技術では、ｐ−Ｓｉ膜のうち蓄積容量の下部電極として使用する部分の平均結晶粒径を、ゲート電極の直下域に相当する部分の平均結晶粒径よりも小さくすることにより、ｐ−Ｓｉ膜のＳｉ粒界突起による容量絶縁膜の耐電圧の低下を改善しているが、Ｓｉ粒界突起のサイズ制御が難しく、ｐ−Ｓｉ膜上のゲート絶縁膜を蓄積容量絶縁膜として利用する限り、統計的な耐電圧の低下は避けられない。
上述のような問題を避けるために、例えば特許文献２には、ゲート絶縁膜上に新たな蓄積容量絶縁膜を形成し、ゲート絶縁膜及び蓄積容量絶縁膜の積層膜を蓄積容量の容量絶縁膜として使用する技術が開示されている。特許文献２に記載の技術によれば、イオンドーピングによって耐電圧が低下したゲート絶縁膜上に、ダメージがない膜を新たに形成することによって、容量絶縁膜における耐電圧の低下を補うことができる。
しかしながら、特許文献２に記載の技術においては、ゲート絶縁膜とは別に蓄積容量絶縁膜を形成しているため、製造工程数が増加し、製造コストが増加してしまう。また、ゲート絶縁膜と蓄積容量絶縁膜とを積層することにより、結果的に蓄積容量における下部電極と上部電極との間の距離が大きくなり、蓄積容量の容量値が低下してしまう。
また、ゲート絶縁膜以外の絶縁膜、例えばゲート電極とドレイン電極とを電気的に分離するための層間絶縁膜を蓄積容量絶縁膜に利用することも考えられる。しかし、この場合も、蓄積容量の下部電極と上部電極との間の耐電圧を確保するために層間絶縁膜を厚くすると、十分な蓄積容量Ｃｓｔを得ることができないという問題がある。逆に、十分な蓄積容量Ｃｓｔを得るために層間絶縁膜を薄くすると、十分な耐電圧の確保ができない。即ち、十分な耐電圧と十分な蓄積容量Ｃｓｔとを同時に得ることができない。
このため、例えば特許文献３には、ＴＦＴの能動層とは別に専用の下部電極を形成し、この下部電極上にＴＦＴのゲート絶縁膜とは別に専用の容量絶縁膜を形成し、この容量絶縁膜上にソース電極から延出された上部電極を形成して、ｐ−Ｓｉ膜の直上域から外れた領域に蓄積容量を形成する技術が開示されている。
特開平１０−１８６４０１号公報 （第１図） 特開平１０−１３３２３３号公報 （第１図） 特開２０００−０９１５８５号公報 （第１図）
しかしながら、上述の従来の技術には、以下に示すような問題点がある。特許文献３に記載された技術においては、蓄積容量を形成するために専用の下部電極及び専用の容量絶縁膜を形成しているため、液晶表示装置を形成するための工程数が増加してしまう。この結果、液晶表示装置の製造コストが増加してしまう。
本発明はかかる問題点に鑑みてなされたものであって、蓄積容量の容量値が大きく、製造コストが低い液晶表示装置及びその製造方法を提供することを目的とする。
本発明に係る液晶表示装置は、複数の画素を備えた液晶表示装置において、画素回路基板と、対向基板と、前記画素回路基板と前記対向基板との間に配置された液晶層と、を有し、前記画素回路基板は、基板と、この基板上に前記画素毎に設けられたトランジスタと、このトランジスタの能動層の直上域から外れた領域に設けられた下部電極と、この下部電極を覆うように設けられた絶縁膜と、この絶縁膜上における前記下部電極の直上域を含む領域に設けられ前記トランジスタのソース・ドレインの一方に接続された画素電極と、を有し、前記下部電極と前記画素電極との間に蓄積容量が形成されることを特徴とする。
本発明においては、蓄積容量の下部電極がトランジスタの能動層とは別に設けられており、蓄積容量の容量絶縁膜としてトランジスタのゲート絶縁膜を利用する必要がないため、蓄積容量の容量値を大きくすることができる。また、本発明においては、画素電極の下地となる絶縁膜を利用して蓄積容量の容量絶縁膜を形成することができ、画素電極を利用して蓄積容量の上部電極を形成することができるため、容量絶縁膜及び上部電極を形成するために特別な工程を設ける必要がなく、製造コストが低い。
また、前記能動層が多結晶シリコンにより形成されていることが好ましい。これにより、トランジスタにおけるキャリアの移動度を向上させ、画像の高画質化を図ることができる。
更に、前記画素回路基板は、一方向に延び前記トランジスタのソース・ドレインの他方に接続された複数のデータ線と、前記一方向に交差する方向に延び前記トランジスタのゲート電極に接続された複数のゲート線と、を有し、一の前記下部電極の直上域を含む領域に設けられ前記一の下部電極との間で蓄積容量が形成される前記画素電極が、前記一の下部電極が接続された一の前記ゲート線とは異なる他の前記ゲート線がそのゲート電極に接続された前記トランジスタのソース・ドレインの一方に接続されていてもよい。これにより、下部電極に選択されていないゲート電極と同じ電位を印加することができる。
又は、前記画素回路基板は、一方向に延び前記下部電極に接続された配線を有していてもよい。これにより、下部電極の電位をゲート線の電位とは独立して制御することができ、駆動の自由度が向上する。
また、前記下部電極と前記トランジスタのゲート電極とは、同一の導電膜がパターニングされて形成されたものであることが好ましい。これにより、製造コストをより一層低減することができる。
更に、前記絶縁膜における前記下部電極の直上域に相当する部分には凹部が形成されており、前記画素電極における前記下部電極の直上域に相当する部分は、前記凹部の底部に設けられていることが好ましい。これにより、蓄積容量の容量絶縁膜を薄くすることができ、容量値を増加させることができる。
このとき、前記絶縁膜は、前記トランジスタのゲート電極を覆うように設けられその上に前記トランジスタのソース・ドレインの他方に接続されたデータ線が配置された層間絶縁膜と、この層間絶縁膜上に前記データ線を覆うように設けられその上に前記画素電極が配置された平坦化膜と、を有し、前記凹部が前記平坦化膜を貫通し前記層間絶縁膜の途中まで形成されていてもよい。
又は、前記層間絶縁膜が、下層と、この下層上に形成された上層と、を有し、前記凹部が前記平坦化膜及び前記上層を貫通しており、前記下層は貫通していなくてもよい。このとき、前記凹部がエッチングにより形成されたものであり、前記エッチングにおける前記上層のエッチングレートが、前記エッチングにおける前記下層のエッチングレートの２倍以上であることが好ましい。これにより、下層をエッチングストッパ膜として上層をエッチングすることができる。
更にまた、前記平坦化膜が有機材料により形成されており、前記絶縁膜は、前記層間絶縁膜と前記平坦化膜との間に配置され、無機材料からなる保護絶縁膜を有することが好ましい。これにより、液晶表示装置の耐湿性を向上させることができる。
更にまた、前記画素電極が透明な導電性材料により形成されていてもよい。これにより、透過型の液晶表示装置を実現できる。このとき、前記下部電極に複数の開口部が形成されていることが好ましい。これにより、蓄積容量の容量値を大きく低下させずに、画素回路基板全体の透過光量を増加させることができる。
又は、前記画素電極の少なくとも表面が可視光を反射する導電性材料により形成されていてもよい。これにより、反射型の液晶表示装置を実現できる。このとき、前記下部電極に複数の開口部が形成されており、前記絶縁膜における前記画素電極の直下域に相当する部分の上面には、前記下部電極の形状を反映した凹凸が形成されていることが好ましい。これにより、特別な工程を設けずに絶縁膜の上面に凹凸を形成し、光を乱反射させることができる。
又は、前記画素電極は、透明な導電性材料からなる透過領域と、少なくとも表面が可視光を反射する導電性材料からなる反射領域と、を有していてもよい。これにより、半透過型の液晶表示装置を実現できる。このとき、前記下部電極における前記反射領域の直下域に複数の開口部が形成されており、前記絶縁膜における前記画素電極の反射領域の直下域に相当する部分の上面には、前記下部電極の形状を反映した凹凸が形成されていることが好ましい。
本発明に係る液晶表示装置の製造方法は、画素回路基板を作製する工程と、対向基板を作製する工程と、前記画素回路基板と前記対向基板との間に液晶層を形成する工程と、を有し、前記画素回路基板を作製する工程は、基板上に局所的に半導体層を形成する工程と、この半導体層を覆うようにゲート絶縁膜を形成する工程と、このゲート絶縁膜上に導電膜を形成し、この導電膜をパターニングすることによりゲート電極及び下部電極を形成する工程と、前記半導体層に不純物を導入して能動層とし、前記能動層、前記ゲート絶縁膜及び前記ゲート電極からなるトランジスタを形成する工程と、前記ゲート電極及び前記下部電極を覆うように絶縁膜を形成する工程と、この絶縁膜上における前記下部電極の直上域を含む領域に前記トランジスタのソース・ドレインの一方に接続されるように画素電極を形成する工程と、を有することを特徴とする。
本発明によれば、蓄積容量の容量値が大きく、製造コストが低い液晶表示装置を得ることができる。
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。以下に示す第１乃至第８の実施形態は液晶表示装置の実施形態であり、第９乃至第１６の実施形態は、夫々第１乃至第８の実施形態に係る液晶表示装置の製造方法の実施形態である。なお、第１乃至第１６の実施形態において、同一の構成要素には同一の符号を付している。
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１は、本実施形態に係る液晶表示装置の画素回路基板を示す平面図であり、図２（ａ）は図１に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。なお、図１においては、画素回路基板の表示領域における３画素、例えば、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の３画素及びその周辺に相当する領域のみを示している。
図１に示すように、本実施形態に係る液晶表示装置においては、画素回路基板１と、対向基板（図示せず）が相互に平行に且つ離隔して設けられており、両基板の間に液晶（図示せず）が封入されて液晶層となっている。対向基板における画素回路基板１に対向する側の表面上には、共通電極が設けられている。
また、画素回路基板１においては、透明なガラス基板２（図２（ｂ）参照）が設けられており、ガラス基板２における対向基板に対向する表面上には、一方向、例えば水平方向に延びる複数のゲート線３が設けられており、前記一方向に交差する方向、例えば垂直方向に延びる複数のドレイン線（データ線）４が設けられている。なお、上述の水平方向及び垂直方向とは、この液晶表示装置の表示画面における水平方向及び垂直方向であり、必ずしも重力の方向とは対応していない。水平方向及び垂直方向は、図１における横方向及び縦方向に相当する。また、画素回路基板１における図示の横方向左側に位置する非表示領域には、ゲート線３の電位を制御するゲート線制御回路（図示せず）が設けられており、画素回路基板１における図示の縦方向上側に位置する非表示領域には、ドレイン線４の電位を制御するドレイン線制御回路（図示せず）が設けられている。そして、ゲート線３とドレイン線４との最近接点毎に画素が設けられている。これにより、本実施形態の液晶表示装置においては、複数の画素がマトリクス状に配列されている。
各画素においては、例えばＩＴＯ（Indium tin oxide film：酸化インジウム・スズ）等の透明導電材料からなる画素電極５が設けられており、ドレイン線４を画素電極５に接続するか否かを切替えるＴＦＴ（薄膜トランジスタ）６が設けられている。ＴＦＴ６には、ｐ−Ｓｉ膜（多結晶シリコン膜）からなる能動層７が設けられており、この能動層７の一端部がＴＦＴ６のソース領域となっており、他端部がドレイン領域となっており、ソース領域とドレイン領域との間の領域がチャネル領域となっている。そして、ドレイン領域はドレイン線４に接続されており、ソース領域は画素電極５に接続されている。そして、ＴＦＴ６のチャネル領域の直上域には、ゲート線３からドレイン線制御回路に向かう方向に延出したゲート電極３ａが設けられている。
そして、ゲート線３には下部電極３ｂ及び３ｃが接続されている。下部電極３ｂは、ゲート線３からゲート電極３ａが延出する方向とは反対の方向、即ち、ドレイン線制御回路から遠ざかる方向に延出し、その水平方向における長さが画素の長さと略等しくなっている。このため、ドレイン線制御回路側から数えてｎ番目のゲート線３に接続された下部電極３ｂ及び３ｃは、（ｎ＋１）番目のゲート線３にＴＦＴ６を介して接続される画素電極５の直下域に配置される。即ち、ガラス基板２の表面に垂直な方向から見て（以下、平面視で、という）、ドレイン線制御回路側からｎ番目の画素の下部電極３ｂ及び３ｃと、（ｎ＋１）番目の画素の画素電極５とが重なり合う。これにより、ｎ番目の画素の下部電極３ｂ及び３ｃと、（ｎ＋１）番目の画素の画素電極５との間に、蓄積容量Ｃが形成される。
以下、各画素のＴＦＴ６及びその周辺部について詳細に説明する。図２（ａ）及び（ｂ）に示すように、画素回路基板１においては、ガラス基板２上に、例えば酸化シリコン（以下、ＳｉＯという）からなり、厚さが例えば３００ｎｍの下地絶縁膜１１が設けられている。下地絶縁膜１１上には、ｐ−Ｓｉからなり厚さが例えば５０ｎｍの能動層７が設けられている。能動層７の一端部はドレイン領域７ａとなっており、他端部はソース領域７ｂとなっており、ドレイン領域７ａとソース領域７ｂとの間の領域はチャネル領域７ｃとなっている。ドレイン領域７ａ及びソース領域７ｂには、Ｎ型の不純物が注入されている。そして、下地絶縁膜１１上の全面に、能動層７を覆うように、例えばＳｉＯからなり、厚さが例えば１００ｎｍのゲート絶縁膜１２が設けられている。
ゲート絶縁膜１２上には、例えばモリブデン（Ｍｏ）からなり、厚さが例えば３００ｎｍであるゲート線３、ゲート電極３ａ並びに下部電極３ｂ及び３ｃが設けられている。ゲート線３、ゲート電極３ａ並びに下部電極３ｂ及び３ｃは、パターニングされた単一の連続膜により一体的に形成されている。即ち、ゲート線３は水平方向（図示の横方向）に直線的に延びている。また、ゲート電極３ａはゲート線３からドレイン線制御回路に向かう方向（図示の縦方向上側）に延出して能動層７のチャネル領域７ｃの直上域に達している。更に、下部電極３ｂはゲート線３からドレイン線制御回路から遠ざかる方向（図示の縦方向下側）に延出しており、下部電極３ｂの水平方向における長さは、画素の長さと略等しくなっている。更にまた、下部電極３ｃはゲート線３からドレイン線制御回路に向かう方向（図示の縦方向上側）に延出して能動層７間の領域の直上域に配置されている。下部電極３ｂ及び３ｃは、能動層７の直上域から外れた領域に配置されている。
ゲート絶縁膜１２上の全面には、ゲート線３、ゲート電極３ａ並びに下部電極３ｂ及び３ｃを覆うように、ＳｉＯからなり、厚さが例えば４００ｎｍである層間絶縁膜１３が設けられている。層間絶縁膜１３における能動層７のドレイン領域７ａの直上域の一部には、層間絶縁膜１３及びゲート絶縁膜１２を貫通するドレイン接続孔１４が形成されており、ソース領域７ｂの直上域の一部には、層間絶縁膜１３及びゲート絶縁膜１２を貫通するソース接続孔１５が形成されている。
層間絶縁膜１３上には、ドレイン線４、ドレイン電極４ａ及びソース電極４ｂが設けられている。ドレイン線４、ドレイン電極４ａ及びソース電極４ｂは、厚さが５０ｎｍのＭｏ膜４ｃ、厚さが３００ｎｍのアルミニウム（Ａｌ）膜４ｄ、厚さが１００ｎｍのＭｏ膜４ｅがガラス基板２側からこの順に積層された三層膜により形成されている。ドレイン線４は垂直方向に直線状に延びており、ドレイン電極４ａはドレイン線４におけるドレイン接続孔１４に相当する部分であり、ドレイン接続孔１４の側面上及び底面上に形成されており、能動層７のドレイン領域７ａに接続されている。また、ソース電極４ｂは、ドレイン線４及びドレイン電極４ａから離隔しており、ソース接続孔１５を含む領域に形成されている。ソース電極４ｂの一部はソース接続孔１５の側面上及び底面上に形成されており、能動層７のソース領域７ｂに接続されている。ドレイン電極４ｂの残部は層間絶縁膜１３上に形成されている。
層間絶縁膜１３上の全面には、感光性有機材料からなり、厚さが２乃至３μｍである平坦化膜１６が設けられている。平坦化膜１６の上面は、それより下層側の構造物の形状を反映しておらず、平坦になっている。平坦化膜１６におけるソース電極４ｂの層間絶縁膜１３上に位置する部分の直上域の一部には、平坦化膜１６を貫通する画素電極接続孔１７が形成されている。また、平坦化膜１６及び層間絶縁膜１３における下部電極３ｂ及び３ｃの直上域には、蓄積容量孔１８が形成されている。蓄積容量孔１８は平坦化膜１６を貫通し、層間絶縁膜１３の上部に食い込んだ凹部となっている。蓄積容量孔１８の底部に残留した層間絶縁膜１３の厚さは、例えば１００ｎｍである。層間絶縁膜１３の全体の厚さは例えば４００ｎｍであるため、蓄積容量孔１８は層間絶縁膜１３に例えば３００ｎｍの深さまで形成されていることになる。蓄積容量孔１８は、下部電極３ｂ及び３ｃの直上域を含むように形成されているため、その形状は平面視で、下部電極３ｂ及びゲート線３における下部電極３ｂに隣接した部分の直上域に相当する相対的に大きな矩形部から、下部電極３ｃ及びゲート線３における下部電極３ｃに隣接した部分の直上域に相当する相対的に小さな矩形部が、ドレイン線駆動回路に向かって延出した形状となっている。
平坦化膜１６上には、例えばＩＴＯからなり厚さが例えば１００ｎｍである画素電極５が設けられている。画素電極５は、画素電極接続孔１７を含む領域に設けられており、従って、画素電極接続孔１７の側面上及び底面上にも設けられており、画素電極接続孔１７の底面においてソース電極４ｂに接続されている。また、画素電極５は、この画素電極５が属する画素の下部電極３ｂ及び３ｃ、即ち、この画素電極５がＴＦＴ６を介して接続された下部電極３ｂ及び３ｃの直上域には形成されておらず、その替わり、この画素から見てドレイン線制御回路側（図示の縦方向上側）に隣接した画素の下部電極３ｂ及び３ｃの直上域に延出している。一方、この画素電極５が属する画素の下部電極３ｂ及び３ｃの直上域には、この画素から見てドレイン線制御回路から遠ざかる側（図示の縦方向下側）に隣接した画素の画素電極５が延出している。
次に、上述の如く構成された本実施形態に係る液晶表示装置の動作について説明する。本実施形態に係る液晶表示装置においては、ドレイン線制御回路側からｎ番目の画素に形成された下部電極３ｂ及び３ｃと、この下部電極３ｂ及び３ｃの直上域に形成された蓄積容量孔１８の底面上に配置された画素電極５、即ち、（ｎ＋１）番目の画素に形成された画素電極５との間で、蓄積容量Ｃが形成される。このとき、（ｎ＋１）番目の画素に形成された画素電極５が蓄積容量Ｃの上部電極として機能し、層間絶縁膜１３における蓄積容量孔１８の底部に位置する減厚された部分が、蓄積容量Ｃの容量絶縁膜１９として機能する。これにより、画素電極５に蓄積容量が付加される。また、このとき、選択された画素（例えばｎ番目の画素）の下部電極に、選択されていない画素（例えば（ｎ＋１）番目の画素）のゲート電極と同じ電位、例えば、ロウレベルの電位を印加することができる。
次に、本実施形態の効果について説明する。本実施形態においては、蓄積容量Ｃが能動層７の直上域から外れた領域に配置されているため、能動層７としてキャリア移動度が高いｐ−Ｓｉ膜を形成しても、ｐ−Ｓｉ膜の粒界突起により蓄積容量Ｃの容量絶縁膜の耐電圧が低下することがない。このため、能動層７としてｐ−Ｓｉ膜を使用することにより、表示画像の高精細化及び高画質化を実現できると共に、容量絶縁膜１９を薄膜化して蓄積容量Ｃの容量値を向上させることができる。
また、本実施形態においては、蓄積容量Ｃの下部電極がＴＦＴ６の能動層７とは別に設けられているため、蓄積容量Ｃの容量絶縁膜１９としてＴＦＴ６のゲート絶縁膜１２を利用する必要がない。このため、容量絶縁膜としてゲート絶縁膜を使用する場合のように、能動層への不純物の注入により容量絶縁膜の耐電圧が低下したり、不純物の注入の際にゲート電極をマスクとして使用できなかったりするといった問題が発生しない。また、蓄積容量Ｃの容量絶縁膜１９の厚さを、ＴＦＴ６のゲート絶縁膜１２の厚さに制約されずに選択することができるため、蓄積容量Ｃの容量値を大きくすることができる。
更に、本実施形態においては、蓄積容量孔１８が層間絶縁膜１３の途中まで形成されていることにより、蓄積容量孔１８の底部に位置する層間絶縁膜１３が薄膜化されている。これにより、蓄積容量Ｃの容量絶縁膜１９の厚さが層間絶縁膜１３の厚さに制約されることがなく、容量絶縁膜１９を薄膜化して蓄積容量Ｃの容量値を増大させることができる。
更にまた、本実施形態においては、蓄積容量Ｃの上部電極として透明な画素電極を使用しているため、上部電極により透過光が遮光されることがない。これにより、液晶表示装置の開口率を向上させることができる。このように、本実施形態によれば、製造工程の簡略化と表示画質の向上とを両立させることができる。
なお、画素電極５として、ＩＴＯ膜の替わりに、酸化亜鉛（ＺｎＯ）を主成分とする透明導電膜を設けてもよい。これにより、画素電極の材料コストを削減することができる。
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図３（ａ）は本実施形態に係る液晶表示装置の画素回路基板を示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。図３（ａ）に示す領域は、前述の第１の実施形態の図１における領域１００に相当する。
図３（ａ）に示すように、本実施形態に係る液晶表示装置の平面構造は、図２（ａ）に示す構造と同じである。図３（ｂ）に示すように、本実施形態は、前述の第１の実施形態と比較して、層間絶縁膜１３が二層構造になっている点が異なっている。本実施形態においては、層間絶縁膜１３は下層１３ａ及び上層１３ｂが積層されて形成されており、下層１３ａのエッチングレートが上層１３ｂのエッチングレートよりも小さく（遅く）なっている。即ち、（上層１３ｂのエッチングレート）＞（下層１３ａのエッチングレート）となっている。また、蓄積容量孔１８は上層１３ｂを貫通しているが、下層１３ａには食い込んでおらず、下層１３ａがそのまま容量絶縁膜１９となっている。下層１３ａの膜厚は例えば１００ｎｍであり、上層１３ｂの膜厚は例えば３００ｎｍである。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
下層１３ａ及び上層１３ｂの組成は、蓄積容量孔１８を形成する際のエッチング条件に応じて適宜選択すればよい。例えば、下層１３ａ及び上層１３ｂを同種材料によって形成し、成膜条件を調整することでエッチングレートを相互に異ならせてもよい。下層１３ａ及び上層１３ｂを、ＰＣＶＤ法（Plasma Chemical Vapor Deposition法：プラズマ化学気相成長法）によって成膜されたＳｉＯ膜とする場合は、ＰＣＶＤ工程においてシラン（ＳｉＨ４）ガス又は亜酸化窒素（Ｎ２Ｏ）ガスの流量比率を変えたり、成膜温度を変えたりすることで、形成された膜のエッチングレートを制御できる。また、下層１３ａ及び上層１３ｂをＳｉＮによって形成する場合は、ＰＣＶＤ工程においてＳｉＨ４ガス、アンモニア（ＮＨ３）ガス、窒素（Ｎ２）ガス等の流量比率を変えたり、成膜温度を変えたりすることで、形成された膜のエッチングレートを制御できる。特にＳｉＮ膜は、ＳｉＯ膜よりもエッチングレートをダイナミックに変化させることができる。
又は、下層１３ａ及び上層１３ｂを異種材料により形成してもよい。例えば、下層１３ａをエッチングレートが小さいＳｉＮ膜とし、上層１３ｂをエッチングレートが大きい（速い）ＳｉＯ膜としてもよい。若しくは、下層１３ａをエッチングレートが小さいＳｉＯ膜とし、上層１３ｂをエッチングレートが大きいＳｉＮ膜としてもよい。但し、下層１３ａ、即ち、容量絶縁膜１９にＳｉＮ膜を用いれば、ＳｉＮ膜の比誘電率はＳｉＯ膜の比誘電率の１．５倍程度と大きいため、容量絶縁膜１９にＳｉＯ膜を用いた場合よりも大きな蓄積容量を得ることができる。また、ＳｉＮ膜はＳｉＯ膜よりも水分阻止能が高いため、層間絶縁膜１３を、ＳｉＮ膜を含む二層膜にすると、ＳｉＯ膜だけを用いて層間絶縁膜１３を形成した場合よりも、耐湿信頼性が向上する。
このとき、上層１３ｂと下層１３ａとのエッチングレートの比率は、２以上であることが好ましい。即ち、上層１３ｂのエッチングレートをＲｔ、下層１３ａのエッチングレートをＲｂとするとき、（Ｒｔ／Ｒｂ）≧２であることが好ましい。また、前記比率が４以上あれば、ガラス基板２の面内において蓄積容量Ｃの容量値の均一性を向上できるので、より好適である。
本実施形態においては、蓄積容量孔１８をエッチングにより形成する際に、エッチングレートが相対的に小さい下層１３ａがエッチングストッパ膜として機能するため、蓄積容量絶縁膜１９を形成する際のウェットエッチングの制御性、即ちエッチング量の制御性が向上する。この結果、前述の第１の実施形態と比較して、ガラス基板２の面内における蓄積容量Ｃの均一性を向上させることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
なお、本実施形態においては、蓄積容量孔１８を形成する際に上層１３ｂをエッチングせず、容量絶縁膜１９を下層１３ａ及び上層１３ｂからなる二層膜としてもよいが、上層１３ｂエッチングして除去した方が、蓄積容量の容量値を大きくできるため好ましい。
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。図４（ａ）は本実施形態に係る液晶表示装置の画素回路基板を示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。図４（ａ）に示す領域は、前述の第１の実施形態の図１における領域１００に相当する。
図４（ａ）に示すように、本実施形態に係る液晶表示装置の平面構造は、図２（ａ）に示す構造と同じである。図４（ｂ）に示すように、本実施形態は、前述の第１の実施形態と比較して、層間絶縁膜１３並びにドレイン線４、ドレイン電極４ａ及びソース電極４ｂと、平坦化膜１６との間に、保護絶縁膜２１が形成されている点が異なっている。例えば、層間絶縁膜１３が、厚さが４００ｎｍのＳｉＯ膜である場合は、保護絶縁膜２１として例えば厚さが１００ｎｍのＳｉＮ膜を設ける。また、層間絶縁膜１３が、厚さが４００ｎｍのＳｉＮ膜である場合は、保護絶縁膜２１として例えば厚さが２００ｎｍのＳｉＯ膜を設ける。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
本実施形態においては、金属膜からなるゲート線３、ゲート電極３ａ、下部電極３ｂ及び３ｃ、並びにドレイン線４、ドレイン電極４ａ及びソース電極４ｂの全てが、耐食性が高い無機膜（保護絶縁膜２１）によって覆われるため、ＴＦＴ６及び外部接続端子部（図示せず）の腐食寿命を改善することができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
なお、本実施形態に前述の第２の実施形態を組み合わせてもよい。これにより、両実施形態の効果を同時に得ることができる。
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。図５は、本実施形態に係る液晶表示装置の画素回路基板を示す平面図であり、図６（ａ）は図５に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。本実施形態においては、前述の第１の実施形態とは異なり、下部電極３ｂ及び３ｃ（図２（ａ）参照）が設けられていない。即ち、ゲート線３からは、ゲート電極３ａのみが延出している。そして、ゲート線３とは別に、水平方向に直線状に延び、ゲート線３から絶縁された蓄積容量線２２が設けられている。蓄積容量線２２は、水平方向に配列された画素列毎に設けられており、その本数はゲート線３の本数と同じである。また、画素回路基板の非表示領域には、蓄積容量線２２の電位を制御する蓄積容量線制御回路（図示せず）が設けられている。
そして、各画素においては、蓄積容量線２２からドレイン線制御回路に向かって延出した下部電極２２ａが設けられている。また、蓄積容量線２２からドレイン線制御回路から遠ざかる方向に延出した下部電極２２ｂが設けられている。蓄積容量線２２、下部電極２２ａ及び２２ｂは、単一の連続膜により一体的に形成されている。また、蓄積容量線２２、下部電極２２ａ及び２２ｂ、並びにゲート線３及びゲート電極３ａは、その製造工程において同一の連続膜が同じ工程でパターニングされて形成されたものである。そして、層間絶縁膜１３及び平坦化膜１６における下部電極２２ａ及び２２ｂの直上域に相当する領域には、蓄積容量孔１８が形成されている。また、蓄積容量孔１８を含む領域には、この画素の画素電極５が設けられている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、上述の如く構成された本実施形態に係る液晶表示装置の動作について説明する。本実施形態においては、下部電極２２ａ及び２２ｂとその直上域に配置された画素電極５との間に、蓄積容量Ｃが形成される。即ち、ドレイン線制御回路側からｎ番目の画素の下部電極２２ａ及び２２ｂと、同じｎ番目の画素の画素電極５との間に、蓄積容量Ｃが形成される。
次に、本実施形態の効果について説明する。本実施形態においては、蓄積容量線制御回路及び蓄積容量線２２により、蓄積容量Ｃの下部電極２２ａ及び２２ｂに、ゲート電極３ａの電位とは無関係に任意の電位を印加することができる。即ち、下部電極の電位を独立して制御することができる。これにより、液晶表示装置の駆動方法の自由度が向上し、より高い表示画質を得ることができる。
なお、本実施形態に前述の第２の実施形態及び第３の実施形態を組み合わせてもよい。これにより、第２乃至第４の実施形態の効果を同時に得ることができる。
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。図７は、本実施形態に係る液晶表示装置の画素回路基板を示す平面図であり、図８（ａ）は図７に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。図７並びに図８（ａ）及び（ｂ）に示すように、本実施形態においては、前述の第４の実施形態と比較して、平坦化膜１６上に透明な画素電極５（図２（ｂ）参照）が設けられておらず、反射型の画素電極２５が設けられている点が異なっている。画素電極２５は、例えば厚さが５０ｎｍのＭｏ膜である下層２５ａと、例えば厚さが１００ｎｍのＡｌ膜である上層２５ｂとが積層されて構成されている。また、平坦化膜１６における画素電極２５の直下域に相当する部分の上面には、凹凸が形成されている。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。
次に、上述の如く構成された本実施形態に係る液晶表示装置の動作について説明する。本実施形態においては、画素電極２５の上層２５ｂがＡｌ膜により形成されているため、外部から対向基板を介して入射した可視光を高い反射率で反射することができる。また、このとき、平坦化膜１６における画素電極２５の直下域に相当する部分の上面に凹凸が形成されているため、光を乱反射させることができ、表示画像に外光が写り込むことを防止できる。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。
本実施形態においては、反射型の液晶表示装置を実現することができる。なお、本実施形態は、前述の第１乃至第４の実施形態のうち、任意の実施形態と組み合わせることができる。これにより、前述の第１乃至第４の実施形態を、反射型の液晶表示装置に適用することができる。また、Ａｌ膜からなる上層２５ｂの下層にＭｏ膜からなる下層２５ａが設けられているため、上層２５ｂの電池腐食を抑制することができる。本実施形態における上記以外の効果は、前述の第４の実施形態と同様である。
なお、本実施形態においては、画素電極２５の上層２５ｂをＡｌ膜により形成する例を示したが、本発明はこれに限定されず、他の材料により形成してもよい。例えば、上層２５ｂとしては、Ａｌ合金膜、銀（Ａｇ）膜、Ａｇ合金膜が好適である。その理由は、これらの膜は可視光反射率が高いからである。また、画素電極２５は、Ａｌ膜又はＡｇ膜等の単層膜としてもよい。その場合は、十分な可視光反射率を得るために、膜厚を１００ｎｍ以上とすることが好ましい。
（第６の実施形態）
次に、本発明の第６の実施形態について説明する。図９は、本実施形態に係る液晶表示装置の画素回路基板を示す平面図であり、図１０（ａ）は図９に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。図９並びに図１０（ａ）及び（ｂ）に示すように、本実施形態においては、前述の第５の実施形態と比較して、画素電極を、透明な導電層と、この透明な導電体層上の一部の領域に積層され可視光を反射する導電層とにより形成し、画素電極内に透過型の領域と反射型の領域とを混在させている点が異なっている。即ち、本実施形態に係る液晶表示装置においては、前述の第５の実施形態における反射型の画素電極２５（図８（ｂ）参照）の替わりに、半透過型の画素電極２６が設けられている。
そして、画素電極２６は、例えば厚さが１００ｎｍのＩＴＯ膜からなる下層２６ａと、例えば厚さが５０ｎｍのＭｏ膜からなる中層２６ｂと、例えば厚さが１００ｎｍのＡｌ膜からなる上層２６ｃとがガラス基板２側からこの順に積層されて構成されている。そして、各画素の中央に位置する矩形領域２７においては、中層２６ｂ及び上層２６ｃが設けられておらず、ＩＴＯからなる下層２６ａのみが設けられている。これに対して、矩形領域２７以外の領域においては、下層２６ａ、中層２６ｂ及び上層２６ｃが積層されて画素電極２６が構成されている。また、矩形領域２７においては、平坦化膜１６の上面に凹凸が形成されておらず平坦になっている。一方、画素電極２６の直下域における矩形領域２７を除く領域においては、平坦化膜１６の上面に凹凸が形成されている。本実施形態における上記以外の構成は、前述の第５の実施形態と同様である。
次に、上述の如く構成された本実施形態に係る液晶表示装置の動作について説明する。本実施形態においては、画素電極２６が設けられている領域のうち矩形領域２７においては、画素電極２６がＩＴＯからなる下層２６ａのみによって構成されているため、ガラス基板２側から入射した光を、対向基板側に透過させることができる。即ち、透過領域となっている。また、画素電極２６が設けられている領域のうち矩形領域２７を除く領域においては、Ａｌ膜からなる上層２５ｃが設けられているため、対向基板側から入射した外光を高い反射率で反射することができる。即ち、反射領域となっている。また、このとき、平坦化膜１６における上層２６ｃの直下域に相当する部分の上面に凹凸が形成されているため、光を乱反射させることができ、表示画像に外光が写り込むことを防止できる。本実施形態における上記以外の動作は、前述の第５の実施形態と同様である。
本実施形態においては、半透過型の液晶表示装置を実現することができる。なお、本実施形態は、前述の第１乃至第４の実施形態のうち、任意の実施形態と組み合わせることができる。これにより、前述の第１乃至第４の実施形態を、半透過型の液晶表示装置に適用することができる。本実施形態における上記以外の効果は、前述の第５の実施形態と同様である。
なお、本実施形態においては、矩形領域２７における液晶層（図示せず）の厚さ、即ち、セルギャップを、矩形領域２７を除く領域における液晶層の厚さの２倍に設定してもよい。これにより、液晶層における後面透過光の光路長と、液晶層における前面反射光の光路長とを、相互に等しくすることができる。なお、後面透過光とは、例えばバックライトモジュールから出射され、ガラス基板２及び矩形領域２７に位置する下層２６ａを透過してから液晶層を透過する光のことであり、前面反射光とは、対向基板側から入射し、液晶層を透過した後、画素電極２６の上層２６ｃにより反射されて再び液晶層を透過する光のことである。後面透過光及び前面反射光の光路長を揃えることにより、表示画質をより一層向上させることができる。
（第７の実施形態）
次に、本発明の第７の実施形態について説明する。図１１は、本実施形態に係る液晶表示装置の画素回路基板を示す平面図であり、図１２（ａ）は図１１に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。図１１並びに図１２（ａ）及び（ｂ）に示すように、本実施形態において、前述の第４の実施形態と比較して、下部電極２２ａに開口部２８が形成されており、下部電極２２ａがメッシュ状になっている点が異なっている。開口部２８の形状は矩形状であり、水平方向に１列に配列されている。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。
本実施形態においては、下部電極２２ａによって生じる漏れ電界によって、蓄積容量孔１８内に配置された画素電極５との間に容量が形成されるため、単位面積の下部電極が形成する実効容量値が増加する。このため、下部電極２２ａに開口部２８を形成しても、蓄積容量Ｃの容量値はほとんど減少しない。一方、下部電極２２ａに開口部２８を形成することにより、この開口部２８を光が透過するため、画素回路基板全体の透過光量は増加する。これにより、蓄積容量Ｃの容量値を維持したまま、より明るい透過型の液晶表示装置を実現することができる。
また、下部電極２２ａの断面形状をテーパ状にしてもよい。下部電極２２ａの膜厚は薄いため、その断面形状をテーパ状にしても、下部電極２２ａの表面積が増加する効果によって蓄積容量値が顕著に増加することはないが、下部電極２２ａの断面形状をテーパ状にすることにより、漏れ電界効果を高めることができる。本実施形態における上記以外の動作及び効果は、前述の第４の実施形態と同様である。
なお、本実施形態は、前述の第１乃至第３の実施形態と組み合わせることもできる。これにより、本実施形態の効果に加えて、第１乃至第３の実施形態の効果も得ることができる。
（第８の実施形態）
次に、本発明の第８の実施形態について説明する。図１３は、本実施形態に係る液晶表示装置の画素回路基板を示す平面図であり、図１４（ａ）は図１３に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。図１３並びに図１４（ａ）及び（ｂ）に示すように、本実施形態において、前述の第５の実施形態と比較して、下部電極２２ａが画素全体に延出しており、且つ、下部電極２２ａに開口部２８が形成されており、下部電極２２ａがメッシュ状になっている点が異なっている。開口部２８の形状は矩形状であり、下部電極２２ａ全体に渡って千鳥状に配列されている。層間絶縁膜１３及び平坦化膜１６における下部電極２２ａの直上域には蓄積容量孔１８が形成されている。下部電極２２ａが画素全体に延出しているため、蓄積容量孔１８も画素の略全体に形成されている。本実施形態における上記以外の構成は、前述の第５の実施形態と同様である。
本実施形態においては、下部電極２２ａによって生じる漏れ電界によって、蓄積容量孔１８内に配置された画素電極５との間に容量が形成されるため、単位面積の下部電極当たりの実効容量値が増加する。また、前述の第５の実施形態と比較して、下部電極２２ａの面積が大きい。このため、第５の実施形態と比較して、蓄積容量Ｃの容量値が増加する。また、蓄積容量孔１８の底部において、平坦化膜１６の形状にメッシュ状の下部電極２２ａの形状を反映させることにより、平坦化膜１６の上面に凹凸が形成されている。これにより、平坦化膜１６の上面に凹凸を形成するために特別な工程が不要となり、製造コストが減少する。なお、本実施形態に係る液晶表示装置は反射型の液晶表示装置であるため、下部電極２２ａの面積を増加させても、画像の明るさには影響しない。本実施形態における上記以外の動作及び効果は、前述の第５の実施形態と同様である。
なお、前述の第６の実施形態に係る半透過型の液晶表示装置において、反射領域、即ち、画素電極２６が設けられている領域のうち矩形領域２７を除く領域に位置する下部電極のみに開口部を形成してメッシュ状としてもよい。これにより、反射領域の平坦化膜に凹凸を形成するための工程を省略することができる。
（第９の実施形態）
次に、本発明の第９の実施形態について説明する。本実施形態は、前述の第１の実施形態に係る液晶表示装置の製造方法の実施形態である。図１５乃至図１９は本実施形態に係る液晶表示装置の製造方法をその工程順に示す図であり、各図の（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。以下、図１、図２（ａ）及び（ｂ）、図１５（ａ）乃至図１９（ｂ）を参照して、本実施形態について説明する。
先ず、図１５（ａ）及び（ｂ）に示すように、ガラス基板２上にＰＣＶＤによって酸化シリコン（ＳｉＯ）膜を厚さ３００ｎｍまで成膜し、下地絶縁膜１１とする。次に、下地絶縁膜１１上にアモルファスシリコン（ａ−Ｓｉ）膜を厚さ５０ｎｍまで成膜し、その上に保護用のＳｉＯ膜（図示せず）を厚さ１０ｎｍまで成膜する。次に、ａ−Ｓｉ膜中の水素を熱離脱させた後、ウェットエッチングによって保護用のＳｉＯ膜を除去する。そして、ａ−Ｓｉ膜にエキシマレーザを照射してａ-Ｓｉ膜を溶融させ、その後冷却させることによって結晶化させて多結晶シリコン（ｐ−Ｓｉ）膜とする。その後、ドライエッチングによってｐ−Ｓｉ膜をパターニングして島状にし、能動層７を形成する。このとき、能動層７の形状は、平面視で水平方向に延びる略矩形状とし、水平方向中央部は両端部よりも細くする。
次に、図１６（ａ）及び（ｂ）に示すように、ＰＣＶＤによって、下地絶縁膜１１上に能動層７を覆うように、ＳｉＯ膜を厚さ１００ｎｍまで成膜し、ゲート絶縁膜１２とする。次に、スパッタリングによってモリブデン（Ｍｏ）膜を厚さ３００ｎｍに成膜した後、ドライエッチングによってＭｏ膜をパターニングして、水平方向に延びるゲート線３、このゲート線３から能動層７の中央部の直上域に延出したゲート電極３ａ、ゲート線３から垂直方向に延出した下部電極３ｂ及び３ｃを形成する。
次に、ゲート電極３ａをマスクとして、能動層７に対してホスフィン（ＰＨ３）プラズマを用いたイオンドーピングを行い、能動層７中にリンイオンを加速電圧が７０ｋＶ、ドーズ量が４×１０１５／ｃｍ２の条件で導入し、能動層７の両端部にＮ型の高濃度不純物領域を形成する。これにより、能動層７の一端部にドレイン領域７ａを形成し、他端部にソース領域７ｂを形成する。また、能動層７におけるドレイン領域７ａとソース領域７ｂとの間のリンイオンが導入されていない領域がチャネル領域７ｃとなる。なお、ゲート電極３ａ上にレジスト膜を形成し、ゲート電極３ａ及びレジスト膜をマスクとしてイオンドーピングを行ってもよい。
次に、図１７（ａ）及び（ｂ）に示すように、ゲート絶縁膜１２上に、ゲート線３、ゲート電極３ａ、下部電極３ｂ及び３ｃを覆うように、ＰＣＶＤによってＳｉＯ膜を厚さ４００ｎｍまで成膜し、層間絶縁膜１３とする。なお、層間絶縁膜１３は、ＳｉＮ膜又はＳｉＮＯ膜により形成してもよい。この場合は、耐湿信頼性を向上させることができ、また、最終的に形成される蓄積容量の容量値を増加させることができる。
次に、瞬時熱アニール（ＲＴＡ：Rapid Thermal Anneal）を行い、能動層７中に導入した不純物を活性化し、ドレイン領域７ａ及びソース領域７ｂを低抵抗化する。その後、水素（Ｈ２）プラズマを用いた水素化処理により、ダングリングボンド終端等の欠陥密度を低減する。
次に、ドライエッチングを行い、それに引き続いてウェットエッチングを行って、層間絶縁膜１３及びゲート絶縁膜１２におけるドレイン領域７ａの直上域の一部に相当する部分及びソース領域７ｂの直上域の一部に相当する部分を選択的に除去する。これにより、ドレイン領域７ａの直上域の一部にドレイン接続孔１４を形成し、ソース領域７ｂの直上域の一部にソース接続孔１５を形成する。
次に、図１８（ａ）及び（ｂ）に示すように、スパッタリングによってＭｏ膜４ｃを厚さ５０ｎｍまで成膜し、アルミニウム（Ａｌ）膜４ｄを厚さ３００ｎｍまで成膜し、Ｍｏ膜４ｅを厚さ１００ｎｍまで成膜する。そして、ウェットエッチングによってＭｏ膜４ｅ、Ａｌ膜４ｄ、Ｍｏ膜４ｃをパターニングして、ドレイン線４、ドレイン電極４ａ及びソース電極４ｂを形成する。このとき、ドレイン線４は、垂直方向に配列された画素列毎に１本設け、ドレイン接続孔１４を通り垂直方向に直線状に延びるものとする。また、ドレイン電極４ａは、ドレイン線４におけるドレイン接続孔１４に相当する部分とし、ドレイン接続孔１４の底部において能動層７のドレイン領域７ａに接続される。更に、ソース電極４ｂは、ソース接続孔１５の直上域を含む領域に形成され、ソース接続孔１５の底部において能動層７のソース領域７ｂに接続される。
次に、図１９（ａ）及び（ｂ）に示すように、層間絶縁膜１３上に感光性有機膜をスピン塗布して、厚さが例えば２乃至３μｍ程度の平坦化膜１６を形成する。このとき、平坦化膜１６の上面は、それより下層の構成要素の形状が反映されずに平坦になる。次に、フォトリソグラフィによって平坦化膜１６をパターニングして選択的に除去し、ソース電極４ｂの直上域にソース電極４ｂまで到達する画素電極接続孔１７を形成すると共に、下部電極３ｂ及び３ｃの直上域に層間絶縁膜１３まで到達する蓄積容量孔１８を形成する。そして、平坦化膜１６をマスクとしたウェットエッチングによって、蓄積容量孔１８の底部において層間絶縁膜１３を３００ｎｍの深さまでエッチングして蓄積容量孔１８を更に深くする。このとき、蓄積容量孔１８の底部に残留した厚さが１００ｎｍの層間絶縁膜１３が、後の工程において形成される蓄積容量の容量絶縁膜１９になる。
なお、層間絶縁膜１３の厚さを減少させずに、層間絶縁膜１３をそのまま容量絶縁膜１９としてもよいが、層間絶縁膜１３の厚さを減少させた方が、蓄積容量の容量値を大きくできるため好ましい。また、容量絶縁膜１９を形成する際には、生産性及びエッチング量の制御性を考慮し、層間絶縁膜１３の成膜条件又はウェットエッチング条件、例えばフッ化水素酸（ＨＦ）若しくはフッ化アンモニウム（ＮＨ４Ｆ）の濃度若しくは処理温度を調整して、層間絶縁膜１３のエッチングレートを例えば６ｎｍ／秒以下とする。但し、エッチングレートが０．２ｎｍ／秒未満になると、バッチ処理でも生産性が低下したり、平坦化膜１６に劣化及び剥離等が生じたりするため、エッチングレートは０．２ｎｍ／秒以上とすることが好ましい。また、ＨＦ濃度を１０質量％より高くすると、平坦化膜１６をエッチングする際に、平坦化膜１６だけではなくＭｏ膜４ｅにも損傷が生じるので、ＨＦ濃度は１０質量％以下とすることが好ましい。但し、生産性の点で、ＨＦ濃度は０．１質量％以上とすることが好ましい。
次に、図２（ａ）及び（ｂ）に示すように、スパッタリングによってＩＴＯ膜を厚さ１００ｎｍまで成膜する。次に、ウェットエッチングによってＩＴＯ膜をパターニングして透過な画素電極５を形成する。このとき、画素電極５は、ある画素の画素電極接続孔１７及びこの画素から見てドレイン線制御回路側に隣接する画素の蓄積容量孔１８を含む領域に形成する。これにより、画素電極５は、画素電極接続孔１７の側面上及び底面上にも設けられ、画素電極接続孔１７の底面においてソース電極４ｂに接続される。また、画素電極５は、この画素電極５が属する画素の下部電極３ｂ及び３ｃ、即ち、この画素電極５がＴＦＴ６を介して接続された下部電極３ｂ及び３ｃの直上域には形成せず、その替わり、この画素から見てドレイン線制御回路側に隣接した画素の下部電極３ｂ及び３ｃの直上域に形成する。一方、この画素電極５が属する画素の下部電極３ｂ及び３ｃの直上域には、この画素から見てドレイン線制御回路から遠ざかる側（図示の縦方向下側）に隣接した画素の画素電極５を形成する。
これにより、ドレイン線制御回路側からｎ番目の画素に形成された下部電極３ｂ及び３ｃと、この下部電極３ｂ及び３ｃの直上域に形成された蓄積容量孔１８の底面上に配置された画素電極５、即ち、（ｎ＋１）番目の画素に形成された画素電極５との間で、蓄積容量Ｃが形成される。このとき、（ｎ＋１）番目の画素に形成された画素電極５が蓄積容量Ｃの上部電極として機能し、層間絶縁膜１３における蓄積容量孔１８の底部に位置する減厚された部分が、蓄積容量Ｃの容量絶縁膜１９として機能する。これにより、画素電極５に蓄積容量が付加される。このようにして、前述の第１の実施形態における画素回路基板１が作製される。そして、この画素回路基板１と対向基板（図示せず）とを相互に平行に且つ離隔して配置し、両基板間に液晶を封入して液晶層を形成することにより、前述の第１の実施形態に係る液晶表示装置を製造することができる。
次に、本実施形態の効果について説明する。本実施形態においては、蓄積容量Ｃの下部電極３ｂ及び３ｃを、ゲート線３及びゲート電極３ａと同じ膜をパターニングすることにより同じ工程で形成している。また、蓄積容量Ｃの容量絶縁膜１９を層間絶縁膜１３の一部により形成している。更に、蓄積容量Ｃの上部電極を画素電極５の一部により形成している。このため、蓄積容量Ｃを形成するために特別な工程を設ける必要がなく、蓄積容量Ｃを形成することによって、液晶表示装置の製造コストが増大することがない。本実施形態により製造された液晶表示装置の効果は、前述の第１の実施形態と同様である。
なお、本実施形態においては、能動層７におけるドレイン領域７ａ及びソース領域７ｂにＮ型の不純物を導入してＮ型のＴＦＴを作製する例を示したが、Ｐ型の不純物を導入してＰ型のＴＦＴを作製してもよい。この場合は、例えば、ダイボラン（Ｂ２Ｈ６）プラズマを用いたイオンドーピングによって、能動層７中にボロンイオンを加速電圧が８０ｋＶ、ドーズ量が２×１０１５／ｃｍ２の条件で導入する。
また、本実施形態において、ａ−Ｓｉ膜中の水素を熱離脱させる前に、閾値電圧を制御するためのイオンドーピングを行ってもよい。
次に、本実施形態の第１の変形例について説明する。本変形例においては、能動層７に低濃度不純物領域（ＬＤＤ領域）を形成する。図２０（ａ）及び（ｂ）は、本変形例におけるＬＤＤ領域の形成方法をその工程順に示す断面図である。なお、図２０（ａ）及び（ｂ）は図１６（ｂ）と同じ断面を示している。
図２０（ａ）に示すように、ゲート電極３ａをマスクとしてイオンドーピングを行い、能動層７に高濃度不純物領域であるドレイン領域７ａ及びソース領域７ｂを形成する。次に、図２０（ｂ）に示すように、ドライエッチング又はウェットエッチングによってゲート電極３ａの幅を縮小させ、この縮小されたゲート電極３ａをマスクとして再びイオンドーピングを行い、ドレイン領域７ａとチャネル領域７ｃとの間、及びソース領域７ｂとチャネル領域７ｃとの間にＬＤＤ領域３１を形成する。これにより、フォトマスク数を増やさずにＬＤＤ領域を形成することができる。本変形例における上記以外の構成、動作及び効果は、前述の第９の実施形態と同様である。
次に、本実施形態の第２の変形例について説明する。本変形例においても、前述の第１の変形例と同様に、能動層７にＬＤＤ領域を形成する。図２１は、本変形例におけるＬＤＤ領域の形成方法を示す断面図である。なお、図２１は図１６（ｂ）と同じ断面を示している。図２１に示すように、本変形例においては、ゲート電極３ａを階段状に形成する。即ち、ゲート電極３ａを、下層３ｄと、この下層３ｄ上の一部に形成された上層３ｅとの２層構造とする。そして、この階段状のゲート電極３ａをマスクとしてイオンドーピングを行う。これにより、能動層７における下層３ｄの直下域であって上層３ｅの直下域を除く領域においては、イオンの一部が下層３ｄにより遮断され、下層３ｄの直下域を除く領域よりも少ない量のイオンが導入される。これにより、能動層７にＬＤＤ領域３１が形成される。本変形例における上記以外の構成、動作及び効果は、前述の第９の実施形態と同様である。
次に、本実施形態の第３の変形例について説明する。図２２（ａ）乃至（ｃ）は、本変形例における平坦化膜のパターニング方法をその工程順に示す断面図である。図２２（ａ）に示すように、前述の第９の実施形態において、平坦化膜１６をパターニングする際に、層間絶縁膜１３の膜質及びウェットエッチング条件によっては、図２２（ｂ）に示すように、層間絶縁膜１３がサイドエッチングされて、平坦化膜１６における蓄積容量孔１８の側面に突出部分１６ａが形成され、ひさし状になる場合がある。このような場合は、例えば図２２（ｃ）に示すように、平坦化膜１６をリフローさせて、ひさし形状を改善する。本変形例における上記以外の構成、動作及び効果は、前述の第９の実施形態と同様である。
（第１０の実施形態）
次に、本発明の第１０の実施形態について説明する。本実施形態は、前述の第２の実施形態に係る液晶表示装置の製造方法の実施形態である。図３（ａ）及び（ｂ）に示すように、本実施形態においては、層間絶縁膜１３を形成する際に、先ず、厚さが例えば１００ｎｍである下層１３ａを形成し、その後、厚さが例えば３００ｎｍである上層１３ｂを形成する。そして、蓄積容量孔１８を形成する際には、平坦化膜１６及び層間絶縁膜１３の上層１３ｂをエッチングにより選択的に除去して蓄積容量孔１８を形成し、蓄積容量孔１８の底部において層間絶縁膜１３の下層１３ａを残留させる。
下層１３ａ及び上層１３ｂの組成は、蓄積容量孔１８を形成する際のエッチング条件に応じて適宜選択する。例えば、下層１３ａ及び上層１３ｂを同種材料によって形成し、成膜条件を調整することでエッチングレートを相互に異ならせる。下層１３ａ及び上層１３ｂを、ＰＣＶＤ法によって成膜されたＳｉＯ膜とする場合は、ＰＣＶＤ工程においてシラン（ＳｉＨ４）ガス又は亜酸化窒素（Ｎ２Ｏ）ガスの流量比率を変えたり、成膜温度を変えたりすることで、形成された膜のエッチングレートを制御する。また、下層１３ａ及び上層１３ｂをＳｉＮによって形成する場合は、ＰＣＶＤ工程においてＳｉＨ４ガス、アンモニア（ＮＨ３）ガス、窒素（Ｎ２）ガス等の流量比率を変えたり、成膜温度を変えたりすることで、形成された膜のエッチングレートを制御する。特にＳｉＮ膜は、ＳｉＯ膜よりもエッチングレートをダイナミックに変化させることができる。
図２３は、横軸にＮ２ガスの流量をとり、縦軸にエッチングレートをとって、ＳｉＮ膜をＰＣＶＤ法によって成膜するときのＮＨ３ガス流量及びＮ２ガス流量が、成膜後のＳｉＮ膜のエッチングレートに及ぼす影響の一例を示すグラフ図である。このＳｉＮ膜の他の成膜条件は、ＳｉＨ４ガス流量が６０ミリリットル／分（ｓｃｃｍ）、Ｈ２ガス流量が４００ミリリットル／分、基板温度が３５０℃、高周波電力密度が９５０Ｗ／ｍ２である。また、ウェットエッチング条件は、ＨＦ濃度、即ち、ＨＦ及びＮＨ４Ｆの合計量に対するＨＦ量の比率（ＨＦ／（ＨＦ＋ＮＨ４Ｆ））が４質量％であり、処理温度が室温である。図２３に示すように、例えばＳｉＮ膜のエッチングレートは、成膜時にＮ２ガス流量を増加させると増加し、また、ＮＨ３ガス流量を増加させると増加する。このように、ＰＣＶＤの成膜条件を変えることによって、ＳｉＮ膜のエッチングレートを広い範囲で制御することができる。
なお、本実施形態においては、下層１３ａ及び上層１３ｂを異種材料により形成してもよい。例えば、下層１３ａをエッチングレートが小さいＳｉＮ膜とし、上層１３ｂをエッチングレートが大きいＳｉＯ膜としてもよい。又は、下層１３ａをエッチングレートが小さいＳｉＯ膜とし、上層１３ｂをエッチングレートが大きいＳｉＮ膜としてもよい。但し、後の工程で容量絶縁膜１９となる下層１３ａをＳｉＮ膜により形成すれば、ＳｉＮ膜の比誘電率はＳｉＯ膜の比誘電率の１．５倍程度と大きいため、下層１３ａをＳｉＯ膜により形成した場合よりも、大きな蓄積容量値を得ることができる。
このとき、上層１３ｂと下層１３ａとのエッチングレートの比率は、２以上であることが好ましい。また、前記比率が４以上あれば、ガラス基板２の面内において蓄積容量Ｃの容量値の均一性を向上できるため、より好適である。
本実施形態においては、蓄積容量孔１８をエッチングにより形成する際に、エッチングレートが相対的に小さい下層１３ａがエッチングストッパ膜として機能するため、蓄積容量絶縁膜１９を形成する際のウェットエッチングの制御性、即ちエッチング量の制御性が向上する。この結果、前述の第９の実施形態と比較して、ガラス基板２の面内における蓄積容量Ｃの均一性を向上させることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第９の実施形態と同様である。
（第１１の実施形態）
次に、本発明の第１１の実施形態について説明する。本実施形態は、前述の第３の実施形態に係る液晶表示装置の製造方法の実施形態である。図４（ａ）及び（ｂ）に示すように、本実施形態においては、層間絶縁膜１３を形成し、この層間絶縁膜１３にドレイン接続孔１４及びソース接続孔１５を形成し、ドレイン線４、ドレイン電極４ａ及びソース電極４ｂを形成した後に、保護絶縁膜２１を形成する。例えば、層間絶縁膜１３としてＳｉＯ膜を厚さ４００ｎｍに成膜した場合は、保護絶縁膜２１としてＳｉＮ膜を厚さ１００ｎｍに成膜する。また、層間絶縁膜１３としてＳｉＮ膜を厚さ４００ｎｍに成膜した場合は、保護絶縁膜２１としてＳｉＯ膜を厚さ２００ｎｍに成膜する。本実施形態における上記以外の構成、動作及び効果は、前述の第９の実施形態と同様である。
（第１２の実施形態）
次に、本発明の第１２の実施形態について説明する。本実施形態は、前述の第４の実施形態に係る液晶表示装置の製造方法の実施形態である。図５並びに図６（ａ）及び（ｂ）に示すように、本実施形態においては、ゲート線３及びゲート電極３ａを形成する際に、ゲート線３に接続された下部電極３ｂ及び３ｃ（図１６（ａ）参照）を形成せずに、ゲート線３から離隔した蓄積容量線２２並びにこれに接続された下部電極２２ａ及び２２ｂを形成する。具体的には、ゲート絶縁膜１２を形成した後に、スパッタリングによってＭｏ膜を厚さ３００ｎｍまで成膜する。次に、ドライエッチングによってＭｏ膜をパターニングして、水平方向に延びるゲート線３及びこのゲート線３から能動層７の中央部の直上域に延出したゲート電極３ａを形成すると共に、ゲート線３とは別に、水平方向に直線状に延びる蓄積容量線２２、この蓄積容量線２２からドレイン線制御回路に向かって延出した下部電極２２ａ及び蓄積容量線２２からドレイン線制御回路から遠ざかる方向に延出した下部電極２２ｂを形成する。蓄積容量線２２は、水平方向に配列された画素列毎に形成する。また、画素回路基板の非表示領域に、蓄積容量線２２の電位を制御する蓄積容量線制御回路（図示せず）を形成する。本実施形態における上記以外の構成、動作及び効果は、前述の第９の実施形態と同様である。
（第１３の実施形態）
次に、本発明の第１３の実施形態について説明する。本実施形態は、前述の第５の実施形態に係る液晶表示装置の製造方法の実施形態である。図７並びに図８（ａ）及び（ｂ）に示すように、本実施形態においては、平坦化膜１６を形成した後に、平坦化膜１６における画素電極２５が形成される予定の領域に対してハーフトーン露光を行い、平坦化膜１６の上面に凹凸を形成する。なお、平坦化膜１６における画素電極２５が形成される予定の領域を柱状にパターニングして、再び感光性有機膜を塗布することにより、平坦化膜１６の上面に凹凸を形成してもよい。次に、Ｍｏ膜を厚さ５０ｎｍに成膜した後、Ａｌ膜を厚さ１００ｎｍに成膜する。そして、ウェットエッチングによってＡｌ膜及びＭｏ膜をパターニングして、平坦化膜１６における上面に凹凸が形成された領域にＡｌ膜及びＭｏ膜を残し、夫々画素電極２５の上層２５ｂ及び下層２５ａとする。これにより、２層構造の反射型の画素電極２５を形成する。本実施形態における上記以外の構成、動作及び効果は、前述の第９の実施形態と同様である。
なお、本実施形態においては、画素電極２５の上層２５ｂをＡｌ膜により形成する例を示したが、本発明はこれに限定されず、上層２５ｂは可視光反射率が高い膜であればよく、例えば、Ａｌ合金膜、銀（Ａｇ）膜、Ａｇ合金膜であってもよい。また、画素電極２５を、Ａｌ膜又はＡｇ膜等の単層膜により形成してもよい。その場合は、十分な可視光反射率を得るために、膜厚を１００ｎｍ以上とすることが好ましい。
（第１４の実施形態）
次に、本発明の第１４の実施形態について説明する。本実施形態は、前述の第６の実施形態に係る液晶表示装置の製造方法の実施形態である。図９並びに図１０（ａ）及び（ｂ）に示すように、本実施形態においては、前述の第１３の実施形態と同様な方法により平坦化膜１６の上面に凹凸を形成する。次に、ＩＴＯ膜を厚さ１００ｎｍに成膜した後、このＩＴＯ膜をパターニングして、画素電極２６における透明な下層２６ａを形成する。次に、Ｍｏ膜を厚さ５０ｎｍに成膜した後、Ａｌ膜を厚さ１００ｎｍに成膜する。そして、ウェットエッチングによってＡｌ膜及びＭｏ膜をパターニングして、平坦化膜１６における上面に凹凸が形成された領域の直上域にＡｌ膜及びＭｏ膜を残留させ、夫々画素電極２６の上層２６ｃ及び中層２６ｂとする。このとき、画素の中央部に位置する矩形領域２７においては、Ａｌ膜及びＭｏ膜を除去し、透明な下層２６ａを露出させる。本実施形態における上記以外の構成、動作及び効果は、前述の第９の実施形態と同様である。
（第１５の実施形態）
次に、本発明の第１５の実施形態について説明する。本実施形態は、前述の第７の実施形態に係る液晶表示装置の製造方法の実施形態である。図１１並びに図１２（ａ）及び（ｂ）に示すように、本実施形態においては、下部電極２２ａを形成する際に、下部電極２２ａ内に開口部２８を形成し、下部電極２２ａをメッシュ状に形成する。なお、この下部電極２２ａ上に層間絶縁膜１３を形成すると、層間絶縁膜１３の形状は下部電極２２ａの形状を反映してその上面に凹凸が形成されるが、蓄積容量孔１８を形成する際に、層間絶縁膜１３に対するウェットエッチングのエッチングレートを小さくすると、層間絶縁膜１３の上面がエッチバック作用によって平滑化される。本実施形態における上記以外の構成、動作及び効果は、前述の第１２の実施形態と同様である。
（第１６の実施形態）
次に、本発明の第１６の実施形態について説明する。本実施形態は、前述の第８の実施形態に係る液晶表示装置の製造方法の実施形態である。図１３並びに図１４（ａ）及び（ｂ）に示すように、本実施形態においては、下部電極２２ａを形成する際に、下部電極２２ａを画素の略全体に形成すると共に、複数の開口部２８を千鳥状に形成して、下部電極２２ａをメッシュ状にする。また、蓄積容量孔１８を形成する際に、蓄積容量孔１８を下部電極２２ａの直上域、即ち、画素の略全体に形成する。更に、蓄積容量孔１８の底部において、層間絶縁膜１３をウェットエッチングする際に、エッチングレートを大きくとる。これにより、層間絶縁膜１３の上面がエッチバック作用によって平滑化されにくいため、前述の第１５の実施形態とは異なり、層間絶縁膜１３の上面に凹凸形状を残すことができる。本実施形態における上記以外の構成は、前述の第１３の実施形態と同様である。
本実施形態においては、蓄積容量孔１８の底部において、平坦化膜１６の形状にメッシュ状の下部電極２２ａの形状が反映され、平坦化膜１６の上面に凹凸が形成される。これにより、平坦化膜１６の上面に凹凸を形成するために特別な工程が不要となり、製造コストを低減することができる。本実施形態における上記以外の動作及び効果は、前述の第１３の実施形態と同様である。
なお、上述の各実施形態において、ガラス基板２の替わりに透明なプラスチック基板を設けてもよい。また、下地絶縁膜１１を二層構造とし、下層をＳｉＮ膜又は酸化窒化シリコン膜（ＳｉＯＮ膜）等とし、上層をＳｉＯ膜としてもよい。これにより、ガラス基板からのアルカリイオンの拡散をより確実に防止することができる。更に、ゲート絶縁膜１２を、ＳｉＯＮ膜又はＳｉＮ膜により形成してもよい。又は、ＳｉＯ膜、ＳｉＯＮ膜、ＳｉＮ膜等を積層した多層膜としてもよい。更にまた、上述の各実施形態においては、画素回路基板のガラス基板上にゲート線制御回路及びドレイン線制御回路等の制御回路を設ける例を示したが、画素回路基板にはこれらの制御回路を形成せず、これらの制御回路を、画素回路基板及び対向基板からなる液晶パネルの外部に設けてもよい。この場合は、前述のｎ番目のゲート線及びｎ番目の画素とは、例えば、ガラス基板上におけるドレイン線を外部のドレイン線制御回路に接続する接続端子が配置された側からｎ番目のゲート線及び画素を意味する。
本発明は、例えばアクティブマトリクス型の液晶表示装置に好適に利用することができる。
本発明の第１の実施形態に係る液晶表示装置の画素回路基板を示す平面図である （ａ）は図１に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 （ａ）は本発明の第２の実施形態に係る液晶表示装置の画素回路基板を示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 （ａ）は本発明の第３の実施形態に係る液晶表示装置の画素回路基板を示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 本発明の第４の実施形態に係る液晶表示装置の画素回路基板を示す平面図である。 （ａ）は図５に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 本発明の第５の実施形態に係る液晶表示装置の画素回路基板を示す平面図である。 （ａ）は図７に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 本発明の第６の実施形態に係る液晶表示装置の画素回路基板を示す平面図である。 （ａ）は図９に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 本発明の第７の実施形態に係る液晶表示装置の画素回路基板を示す平面図である。 （ａ）は図１１に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。 本発明の第８の実施形態に係る液晶表示装置の画素回路基板を示す平面図である。 （ａ）は図１３に示す領域１００を拡大して示す一部拡大平面図であり、（ｂ）は（ａ）に示すＢ−Ｂ’線による断面図である。 （ａ）は本発明の第９の実施形態に係る液晶表示装置の製造方法を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。 （ａ）は本実施形態に係る液晶表示装置の製造方法を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、図１５（ａ）及び（ｂ）の次の工程を示す。 （ａ）は本実施形態に係る液晶表示装置の製造方法を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、図１６（ａ）及び（ｂ）の次の工程を示す。 （ａ）は本実施形態に係る液晶表示装置の製造方法を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、図１７（ａ）及び（ｂ）の次の工程を示す。 （ａ）は本実施形態に係る液晶表示装置の製造方法を示す平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、図１８（ａ）及び（ｂ）の次の工程を示す。 （ａ）及び（ｂ）は、本発明の第９の実施形態の第１の変形例におけるＬＤＤ領域の形成方法をその工程順に示す断面図である。 本発明の第９の実施形態の第２の変形例におけるＬＤＤ領域の形成方法を示す断面図である。 （ａ）乃至（ｃ）は、本発明の第９の実施形態の第３の変形例における平坦化膜のパターニング方法をその工程順に示す断面図である。 横軸にＮ２ガスの流量をとり、縦軸にエッチングレートをとって、ＳｉＮ膜をＰＣＶＤ法によって成膜するときのＮＨ３ガス流量及びＮ２ガス流量が、成膜後のＳｉＮ膜のエッチングレートに及ぼす影響の一例を示すグラフ図である。 横軸に時間をとり、縦軸にドレイン電極、ゲート電極及び画素電極の各電位をとって、画素回路のＴＦＴとしてＮ型ＴＦＴを使用した場合の駆動電圧波形の一例を示すグラフ図である。
符号の説明
１；画素回路基板
２；ガラス基板
３；ゲート線
３ａ；ゲート電極
３ｂ、３ｃ；下部電極
３ｄ；下層
３ｅ；上層
４；ドレイン線
４ａ；ドレイン電極
４ｂ；ソース電極
４ｃ；Ｍｏ膜
４ｄ；Ａｌ膜
４ｅ；Ｍｏ膜
５；画素電極
６；ＴＦＴ
７；能動層
７ａ；ドレイン領域
７ｂ；ソース領域
７ｃ；チャネル領域
１１；下地絶縁膜
１２；ゲート絶縁膜
１３；層間絶縁膜
１３ａ；下層
１３ｂ；上層
１４；ドレイン接続孔
１５；ソース接続孔
１６；平坦化膜
１６ａ；突出部分
１７；画素電極接続孔
１８；蓄積容量孔
１９；容量絶縁膜
２１；保護絶縁膜
２２；蓄積容量線
２２ａ、２２ｂ；下部電極
２５；画素電極
２５ａ；下層
２５ｂ；上層
２６；画素電極
２６ａ；下層
２６ｂ；中層
２６ｃ；上層
２７；矩形領域
２８；開口部
３１；ＬＤＤ領域
１００；領域
Ｃ；蓄積容量

Claims (34)

  1. 複数の画素を備えた液晶表示装置において、画素回路基板と、対向基板と、前記画素回路基板と前記対向基板との間に配置された液晶層と、を有し、前記画素回路基板は、基板と、この基板上に前記画素毎に設けられたトランジスタと、このトランジスタの能動層の直上域から外れた領域に設けられた下部電極と、この下部電極を覆うように設けられた絶縁膜と、この絶縁膜上における前記下部電極の直上域を含む領域に設けられ前記トランジスタのソース・ドレインの一方に接続された画素電極と、を有し、前記下部電極と前記画素電極との間に蓄積容量が形成されることを特徴とする液晶表示装置。
  2. 前記能動層が多結晶シリコンにより形成されていることを特徴とする請求項１に記載の液晶表示装置。
  3. 前記画素回路基板は、一方向に延び前記トランジスタのソース・ドレインの他方に接続された複数のデータ線と、前記一方向に交差する方向に延び前記トランジスタのゲート電極に接続された複数のゲート線と、を有し、一の前記下部電極の直上域を含む領域に設けられ前記一の下部電極との間で蓄積容量が形成される前記画素電極が、前記一の下部電極が接続された一の前記ゲート線とは異なる他の前記ゲート線がそのゲート電極に接続された前記トランジスタのソース・ドレインの一方に接続されていることを特徴とする請求項１又は２に記載の液晶表示装置。
  4. 前記一のゲート線と前記他のゲート線とは、前記一方向において隣り合って配置されていることを特徴とする請求項３に記載の液晶表示装置。
  5. 前記画素回路基板は、一方向に延び前記下部電極に接続された配線を有することを特徴とする請求項１又は２に記載の液晶表示装置。
  6. 前記下部電極と前記トランジスタのゲート電極とは、同一の導電膜がパターニングされて形成されたものであることを特徴とする請求項１乃至５のいずれか１項に記載の液晶表示装置。
  7. 前記絶縁膜における前記下部電極の直上域に相当する部分には凹部が形成されており、前記画素電極における前記下部電極の直上域に相当する部分は、前記凹部の底部に設けられていることを特徴とする請求項１乃至６のいずれか１項に記載の液晶表示装置。
  8. 前記絶縁膜は、前記トランジスタのゲート電極を覆うように設けられその上に前記トランジスタのソース・ドレインの他方に接続されたデータ線が配置された層間絶縁膜と、この層間絶縁膜上に前記データ線を覆うように設けられその上に前記画素電極が配置された平坦化膜と、を有し、前記凹部が前記平坦化膜を貫通し前記層間絶縁膜の途中まで形成されていることを特徴とする請求項７に記載の液晶表示装置。
  9. 前記層間絶縁膜が、下層と、この下層上に形成された上層と、を有し、前記凹部が前記平坦化膜及び前記上層を貫通しており、前記下層は貫通していないことを特徴とする請求項８に記載の液晶表示装置。
  10. 前記凹部がエッチングにより形成されたものであり、前記エッチングにおける前記上層のエッチングレートが、前記エッチングにおける前記下層のエッチングレートの２倍以上であることを特徴とする請求項９に記載の液晶表示装置。
  11. 前記平坦化膜が有機材料により形成されており、前記絶縁膜は、前記層間絶縁膜と前記平坦化膜との間に配置され、無機材料からなる保護絶縁膜を有することを特徴とする請求項８乃至１０のいずれか１項に記載の液晶表示装置。
  12. 前記画素電極が透明な導電性材料からなることを特徴とする請求項１乃至１１のいずれか１項に記載の液晶表示装置。
  13. 前記下部電極に複数の開口部が形成されていることを特徴とする請求項１２に記載の液晶表示装置。
  14. 前記画素電極の少なくとも表面が可視光を反射する導電性材料からなることを特徴とする請求項１乃至１１のいずれか１項に記載の液晶表示装置。
  15. 前記下部電極に複数の開口部が形成されており、前記絶縁膜における前記画素電極の直下域に相当する部分の上面には、前記下部電極の形状を反映した凹凸が形成されていることを特徴とする請求項１４に記載の液晶表示装置。
  16. 前記画素電極は、透明な導電性材料からなる透過領域と、少なくとも表面が可視光を反射する導電性材料からなる反射領域と、を有することを特徴とする請求項１乃至１１のいずれか１項に記載の液晶表示装置。
  17. 前記下部電極における前記反射領域の直下域に複数の開口部が形成されており、前記絶縁膜における前記画素電極の反射領域の直下域に相当する部分の上面には、前記下部電極の形状を反映した凹凸が形成されていることを特徴とする請求項１６に記載の液晶表示装置。
  18. 画素回路基板を作製する工程と、対向基板を作製する工程と、前記画素回路基板と前記対向基板との間に液晶層を形成する工程と、を有し、前記画素回路基板を作製する工程は、基板上に局所的に半導体層を形成する工程と、この半導体層を覆うようにゲート絶縁膜を形成する工程と、このゲート絶縁膜上に導電膜を形成し、この導電膜をパターニングすることによりゲート電極及び下部電極を形成する工程と、前記半導体層に不純物を導入して能動層とし、前記能動層、前記ゲート絶縁膜及び前記ゲート電極からなるトランジスタを形成する工程と、前記ゲート電極及び前記下部電極を覆うように絶縁膜を形成する工程と、この絶縁膜上における前記下部電極の直上域を含む領域に前記トランジスタのソース・ドレインの一方に接続されるように画素電極を形成する工程と、を有することを特徴とする液晶表示装置の製造方法。
  19. 前記半導体層を多結晶シリコンにより形成することを特徴とする請求項１８に記載の液晶表示装置の製造方法。
  20. 前記ゲート電極及び下部電極を形成する工程において、前記導電膜をパターニングすることにより、一方向に延びる複数のゲート線を形成すると共に前記ゲート電極及び前記下部電極を前記ゲート線に接続されるように形成し、前記画素電極を形成する工程において、一の前記下部電極の直上域を含む領域に設けられる前記画素電極を、前記一の下部電極が接続された一の前記ゲート線とは異なる他の前記ゲート線がそのゲート電極に接続された前記トランジスタのソース・ドレインの一方に接続されるように形成することを特徴とする請求項１８又は１９に記載の液晶表示装置の製造方法。
  21. 前記画素電極を形成する工程において、前記他のゲート線が前記一のゲート線の隣に配列されたゲート線となるように前記画素電極を形成することを特徴とする請求項２０に記載の液晶表示装置の製造方法。
  22. 前記ゲート電極及び下部電極を形成する工程において、前記導電膜をパターニングすることにより、一方向に延び前記下部電極に接続された配線を形成することを特徴とする請求項１８又は１９に記載の液晶表示装置の製造方法。
  23. 前記絶縁膜における前記下部電極の直上域に相当する部分に凹部を形成する工程を有し、前記画素電極を形成する工程において、前記画素電極における前記下部電極の直上域に相当する部分を前記凹部の底部に設けることを特徴とする請求項１８乃至２２のいずれか１項に記載の液晶表示装置の製造方法。
  24. 前記絶縁膜を形成する工程は、前記ゲート電極を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜上に前記トランジスタのソース・ドレインの他方に接続されるデータ線を覆うように平坦化膜を形成する工程と、を有し、前記凹部を形成する工程は、前記平坦化膜をエッチングして選択的に除去する工程と、前記平坦化膜をマスクとして前記層間絶縁膜をエッチングして選択的に除去する工程と、を有することを特徴とする請求項２３に記載の液晶表示装置の製造方法。
  25. 前記層間絶縁膜を形成する工程は、下層を形成する工程と、この下層上に上層を形成する工程と、を有し、前記層間絶縁膜をエッチングして選択的に除去する工程は、前記下層をエッチングストッパ膜として前記上層をエッチングする工程であることを特徴とする請求項２４に記載の液晶表示装置の製造方法。
  26. 前記層間絶縁膜を形成する工程において、前記エッチングにおける前記上層のエッチングレートを、前記エッチングにおける前記下層のエッチングレートの２倍以上とすることを特徴とする請求項２５に記載の液晶表示装置の製造方法。
  27. 前記絶縁膜を形成する工程は、前記層間絶縁膜上に無機材料からなる保護絶縁膜を形成する工程を有し、前記平坦化膜を形成する工程において、前記平坦化膜を有機材料により形成することを特徴とする請求項２４乃至２６のいずれか１項に記載の液晶表示装置の製造方法。
  28. 前記層間絶縁膜をエッチングして選択的に除去する工程において、前記エッチングをフッ化水素酸を使用するウェットエッチングにより行い、そのエッチングレートを０．２乃至６ｎｍ／秒とし、前記フッ化水素酸の濃度を０．１乃至１０質量％とすることを特徴とする請求項２４乃至２７のいずれか１項に記載の液晶表示装置の製造方法。
  29. 前記画素電極を形成する工程において、前記画素電極を透明な導電性材料により形成することを特徴とする請求項１８乃至２８のいずれか１項に記載の液晶表示装置の製造方法。
  30. 前記ゲート電極及び下部電極を形成する工程において、前記下部電極に複数の開口部を形成することを特徴とする請求項２９に記載の液晶表示装置の製造方法。
  31. 前記画素電極を形成する工程において、前記画素電極の少なくとも表面を可視光を反射する導電性材料により形成することを特徴とする請求項１８乃至２８のいずれか１項に記載の液晶表示装置の製造方法。
  32. 前記ゲート電極及び下部電極を形成する工程において、前記下部電極に複数の開口部を形成し、前記絶縁膜を形成する工程において、前記絶縁膜における前記画素電極の直下域に相当する部分の上面に、前記下部電極の形状を反映した凹凸が形成されることを特徴とする請求項３１に記載の液晶表示装置の製造方法。
  33. 前記画素電極を形成する工程において、前記画素電極に、透明な導電性材料からなる透過領域と、少なくとも表面が可視光を反射する導電性材料からなる反射領域とを形成することを特徴とする請求項１８乃至２８のいずれか１項に記載の液晶表示装置の製造方法。
  34. 前記ゲート電極及び下部電極を形成する工程において、前記下部電極における前記反射領域の直下域に相当する部分に複数の開口部を形成し、前記絶縁膜を形成する工程において、前記絶縁膜における前記画素電極の反射領域の直下域に相当する部分の上面に、前記下部電極の形状を反映した凹凸が形成されることを特徴とする請求項３３に記載の液晶表示装置の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008257086A (ja) * 2007-04-09 2008-10-23 Sony Corp 表示装置、表示装置の製造方法および電子機器
JP2009295724A (ja) * 2008-06-04 2009-12-17 Seiko Epson Corp 半導体装置の製造方法
JP2015062223A (ja) * 2013-08-23 2015-04-02 株式会社半導体エネルギー研究所 半導体装置
JP2019195063A (ja) * 2014-03-18 2019-11-07 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4713433B2 (ja) * 2006-05-15 2011-06-29 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ
TW200924107A (en) * 2007-10-02 2009-06-01 Polymer Vision Ltd An electronic circuit element with profiled photopatternable dielectric layer
CN104733382A (zh) * 2013-12-24 2015-06-24 昆山工研院新型平板显示技术中心有限公司 一种阵列基板的制备方法及阵列基板
US10317747B2 (en) * 2017-02-23 2019-06-11 Shenzhen China Star Optoelectronics Technology Co., Ltd Liquid crystal panel and liquid crystal display device
CN108806572A (zh) * 2017-05-05 2018-11-13 元太科技工业股份有限公司 像素结构
CN110161766B (zh) * 2018-08-10 2022-02-18 友达光电股份有限公司 显示装置
CN110137187A (zh) * 2018-08-10 2019-08-16 友达光电股份有限公司 显示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1148600C (zh) * 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法
KR100776768B1 (ko) * 2001-07-21 2007-11-16 삼성전자주식회사 액정표시패널용 기판 및 그 제조방법
TWI230304B (en) * 2002-03-04 2005-04-01 Sanyo Electric Co Display device with reflecting layer
JP3788387B2 (ja) * 2002-05-10 2006-06-21 セイコーエプソン株式会社 電気光学装置および電気光学装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008257086A (ja) * 2007-04-09 2008-10-23 Sony Corp 表示装置、表示装置の製造方法および電子機器
US8847214B2 (en) 2007-04-09 2014-09-30 Sony Corporation Display, method for driving display, and electronic apparatus having parallel holding capacitors
US9263505B2 (en) 2007-04-09 2016-02-16 Sony Corporation Display, method for driving display, and electronic apparatus having parallel holding capacitors
US9312315B2 (en) 2007-04-09 2016-04-12 Sony Corporation Display, method for driving display, and electronic apparatus
US10354581B2 (en) 2007-04-09 2019-07-16 Sony Corporation Display, method for driving display, and electronic apparatus having parallel holding capacitors
US10657880B2 (en) 2007-04-09 2020-05-19 Sony Corporation Display, method for driving display, and electronic apparatus having parallel holding capacitors
US10950168B2 (en) 2007-04-09 2021-03-16 Sony Corporation Display, method for driving display, and electronic apparatus including a holding capacitor formed of parallel connected capacitors
JP2009295724A (ja) * 2008-06-04 2009-12-17 Seiko Epson Corp 半導体装置の製造方法
JP2015062223A (ja) * 2013-08-23 2015-04-02 株式会社半導体エネルギー研究所 半導体装置
US10355136B2 (en) 2013-08-23 2019-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2019195063A (ja) * 2014-03-18 2019-11-07 株式会社半導体エネルギー研究所 半導体装置

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