JP2009295724A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】従来の半導体装置の製造方法には、さらなる効率化が困難であるという課題がある。
【解決手段】第１基板４１に設けられた第１半導体層５１の表示面側に、平面視で第１半導体層５１の一部に重なる第１導電パターン１０７を形成する工程と、第１導電パターンをマスクとして第１半導体層５１に不純物を注入する第１注入工程と、前記第１注入工程の後に、第１導電パターン１０７の一部を除去して、第１導電パターン１０７と第１半導体層５１とが平面視で重なる領域である第１重畳領域１１３ａを縮小する縮小工程と、前記縮小工程の後に、ゲート電極部５７をマスクとして第１半導体層５１に前記不純物を注入する第２注入工程と、を有することを特徴とする半導体装置の製造方法。
【選択図】図１７

Description

本発明は、半導体装置の製造方法に関する。
従来から、半導体装置の１つであるＴＦＴ（Thin Film Transistor）素子において、ＬＤＤ（Lightly Doped Drain）構造を有するものが知られている。
ＬＤＤ構造を有するＴＦＴ素子では、従来、フォトリソグラフィ工程を削減することができる製造方法が知られている（例えば、特許文献１参照）。
特開２００６−５４４２４号公報
上記特許文献１に記載された製造方法では、フォトリソグラフィ工程を削減することができるので、製造方法の効率化が図られる。
しかしながら、上記特許文献１に記載された製造方法において、さらなる効率化を図ることは困難である。
つまり、従来の製造方法には、さらなる効率化が困難であるという課題がある。
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現され得る。
［適用例１］基板に設けられた半導体層の前記基板側とは反対側に、平面視で前記半導体層の一部に重なる導電パターンを形成する工程と、前記導電パターンをマスクとして前記半導体層に不純物を注入する第１注入工程と、前記第１注入工程の後に、前記導電パターンの一部を除去して、前記導電パターンと前記半導体層とが平面視で重なる領域である重畳領域を縮小する縮小工程と、前記縮小工程の後に、前記導電パターンをマスクとして前記半導体層に前記不純物を注入する第２注入工程と、を有することを特徴とする半導体装置の製造方法。
適用例１の製造方法は、導電パターンを形成する工程と、第１注入工程と、縮小工程と、第２注入工程とを有している。導電パターンを形成する工程では、基板に設けられた半導体層の基板側とは反対側に、平面視で半導体層の一部に重なる導電パターンを形成する。第１注入工程では、導電パターンをマスクとして半導体層に不純物を注入する。これにより、半導体層には、ソース領域やドレイン領域が形成され得る。縮小工程では、導電パターンの一部を除去して、導電パターンと半導体層とが平面視で重なる領域である重畳領域を縮小する。第２注入工程では、導電パターンをマスクとして半導体層に不純物を注入する。これにより、縮小工程前の重畳領域から縮小工程後の重畳領域を除いた領域に、不純物が注入され得る。また、第２注入工程では、第１注入工程で不純物が注入されたソース領域やドレイン領域にも、不純物が注入され得る。つまり、ソース領域やドレイン領域には、不純物が２回にわたって注入される。
これに対し、縮小工程前の重畳領域から縮小工程後の重畳領域を除いた領域には、不純物が１回だけ注入される。このため、縮小工程前の重畳領域から縮小工程後の重畳領域を除いた領域は、不純物が２回にわたって注入される領域に比較して、不純物の濃度が低い。このため、不純物の濃度が高い領域と低い領域とを有する半導体層を有するＬＤＤ構造の半導体装置を製造することができる。
ここで、この製造方法では、縮小工程で重畳領域を縮小できればよいので、導電パターンに例えばレジスト膜などを設けていない状態で縮小工程を実施することができる。つまり、この製造方法では、導電パターンに例えばレジスト膜などを設ける工程を省略することができる。このため、半導体装置の製造方法における効率化を図りやすくすることができる。
［適用例２］上記の半導体装置の製造方法であって、前記不純物の注入濃度が、前記第１注入工程と前記第２注入工程とで互いに異なることを特徴とする半導体装置の製造方法。
適用例２では、不純物の注入濃度が第１注入工程と第２注入工程とで異なるので、不純物の濃度が高い領域と低い領域との間の濃度差をコントロールしやすくすることができる。
［適用例３］上記の半導体装置の製造方法であって、前記第２注入工程における前記注入濃度が、前記第１注入工程における前記注入濃度よりも低いことを特徴とする半導体装置の製造方法。
適用例３では、第２注入工程における注入濃度が第１注入工程における注入濃度よりも低いので、注入濃度が第１注入工程と第２注入工程とで同等である場合に比較して、不純物の濃度が高い領域と低い領域との間の濃度差を大きくしやすくすることができる。
［適用例４］上記の半導体装置の製造方法であって、前記第２注入工程における前記注入濃度が、前記第１注入工程における前記注入濃度よりも高いことを特徴とする半導体装置の製造方法。
適用例４では、第２注入工程における注入濃度が第１注入工程における注入濃度よりも高いので、注入濃度が第１注入工程と第２注入工程とで同等である場合に比較して、不純物の濃度が高い領域と低い領域との間の濃度差を小さくしやすくすることができる。
［適用例５］上記の半導体装置の製造方法であって、前記導電パターンを形成する工程は、平面視で前記半導体層を覆う領域に導電膜を形成する工程と、前記導電膜の前記半導体層側とは反対側に、平面視で前記半導体層の一部に重なるレジストパターンを形成する工程と、前記レジストパターンをレジストマスクとして前記導電膜にエッチング処理を施す工程と、を有しており、前記縮小工程では、前記レジストパターンが剥離された状態で前記導電パターンにエッチング処理を施すことにより、前記導電パターンの一部を除去することを特徴とする半導体装置の製造方法。
適用例５では、導電パターンを形成する工程が、導電膜を形成する工程と、レジストパターンを形成する工程と、導電膜にエッチング処理を施す工程とを有している。導電膜を形成する工程では、平面視で半導体層を覆う領域に導電膜を形成する。レジストパターンを形成する工程では、導電膜の半導体層側とは反対側に、平面視で半導体層の一部に重なるレジストパターンを形成する。導電膜にエッチング処理を施す工程では、レジストパターンをレジストマスクとして導電膜にエッチング処理を施す。導電膜にエッチング処理を施すことにより、導電パターンが形成される。
そして、縮小工程では、レジストパターンが剥離された状態で導電パターンに新たなエッチング処理を施すことにより、導電パターンの一部を除去する。
この製造方法では、縮小工程で導電パターンの一部を除去するときに、導電パターンに新たなレジスト膜などを設けないので、半導体装置の製造方法における効率化を図りやすくすることができる。
［適用例６］上記の半導体装置の製造方法であって、前記導電パターンを形成する工程と、前記第１注入工程との間に、前記レジストパターンを剥離する工程を有することを特徴とする半導体装置の製造方法。
適用例６の製造方法は、導電パターンを形成する工程と、第１注入工程との間に、レジストパターンを剥離する工程を有している。
ここで、レジストパターンを構成している材料は、不純物の注入工程を経ると、注入工程の前よりも硬くなってしまうことがある。
適用例６の製造方法では、第１注入工程の前にレジストパターンを剥離する工程があるので、レジストパターンが硬くなる前に剥離することができる。このため、第１注入工程の後にレジストパターンを剥離する場合に比較して、レジストパターンを容易に剥離しやすくすることができる。
［適用例７］上記の半導体装置の製造方法であって、前記第１注入工程と、前記縮小工程との間に、前記レジストパターンを剥離する工程を有することを特徴とする半導体装置の製造方法。
適用例７の製造方法は、第１注入工程と、縮小工程との間に、レジストパターンを剥離する工程を有している。この製造方法では、第１注入工程の後にレジストパターンを剥離する工程があるので、第１注入工程において、導電パターンが不純物によって損傷を受けることを避けやすくすることができる。
［適用例８］上記の半導体装置の製造方法であって、前記縮小工程における前記エッチング処理が、等方性エッチングによる処理であることを特徴とする半導体装置の製造方法。
適用例８では、縮小工程におけるエッチング処理が等方性エッチングによる処理であるので、重畳領域を縮小しやすくすることができる。
［適用例９］上記の半導体装置の製造方法であって、前記縮小工程における前記エッチング処理が、ウエットエッチングによる処理であることを特徴とする半導体装置の製造方法。
適用例９では、縮小工程におけるエッチング処理がウエットエッチングによる処理であるので、導電パターンの基板側にある構成への損傷を軽減しやすくすることができる。
また、ウエットエッチングであれば、基板に付着しているパーティクルなどが除去されやすい。このため、基板の清浄度を向上させやすくできるので、歩留まりの向上を図りやすくすることができる。
［適用例１０］基板に設けられた半導体層の前記基板側とは反対側に、複数の導電層を重ねた構成を有する導電パターンを、平面視で前記半導体層の一部に重ねて形成する導電パターン形成工程と、前記導電パターン形成工程の後に、前記複数の導電層のうちで前記半導体層に最も近い第１導電層を他の前記導電層よりも平面視で広く残して前記導電パターンの一部を除去することにより、前記他の導電層と前記半導体層とが平面視で重なる領域である重畳領域を縮小する縮小工程と、前記縮小工程の後に、前記導電パターンをマスクとして前記半導体層に不純物を注入する注入工程と、を有することを特徴とする半導体装置の製造方法。
適用例１０の製造方法は、導電パターン形成工程と、縮小工程と、注入工程とを有している。導電パターン形成工程では、基板に設けられた半導体層の基板側とは反対側に、複数の導電層を重ねた構成を有する導電パターンを、平面視で半導体層の一部に重ねて形成する。縮小工程では、複数の導電層のうちで半導体層に最も近い第１導電層を他の導電層よりも平面視で広く残して導電パターンの一部を除去することにより、他の導電層と半導体層とが平面視で重なる領域である重畳領域を縮小する。注入工程では、導電パターンをマスクとして半導体層に不純物を注入する。これにより、平面視で第１導電層の外側の領域に不純物が注入される。この結果、平面視で第１導電層の外側にソース領域やドレイン領域が形成され得る。また、注入工程では、縮小工程前の重畳領域から縮小工程後の重畳領域を除いた領域に、第１導電層を介して不純物が注入され得る。このため、縮小工程前の重畳領域から縮小工程後の重畳領域を除いた領域は、ソース領域やドレイン領域に比較して、不純物の濃度が低い。このため、不純物の濃度が高い領域と低い領域とを有する半導体層を有するＬＤＤ構造の半導体装置を製造することができる。
ここで、この製造方法では、縮小工程で重畳領域を縮小できればよいので、導電パターンに例えばレジスト膜などを設けていない状態で縮小工程を実施することができる。つまり、この製造方法では、導電パターンに例えばレジスト膜などを設ける工程を省略することができる。このため、半導体装置の製造方法における効率化を図りやすくすることができる。
また、平面視で導電層がＬＤＤ構造領域に重なるので、電界の緩和による特性の向上も期待され得る。
［適用例１１］上記の半導体装置の製造方法であって、前記導電パターン形成工程は、平面視で前記半導体層を覆う領域に、複数の導電層を重ねて形成する工程と、前記複数の導電層の前記半導体層側とは反対側に、平面視で前記半導体層の一部に重なるレジストパターンを形成する工程と、前記レジストパターンをレジストマスクとして前記複数の導電層にエッチング処理を施す工程と、を有しており、前記縮小工程では、前記レジストパターンが剥離された状態で前記複数の導電層にエッチング処理を施すことにより、前記導電パターンの一部を除去することを特徴とする半導体装置の製造方法。
適用例１１では、導電パターン形成工程が、複数の導電層を重ねて形成する工程と、レジストパターンを形成する工程と、複数の導電層にエッチング処理を施す工程とを有している。複数の導電層を重ねて形成する工程では、平面視で半導体層を覆う領域に複数の導電層を重ねて形成する。レジストパターンを形成する工程では、複数の導電層の半導体層側とは反対側に、平面視で半導体層の一部に重なるレジストパターンを形成する。複数の導電層にエッチング処理を施す工程では、レジストパターンをレジストマスクとして複数の導電層にエッチング処理を施す。複数の導電層にエッチング処理を施すことにより、導電パターンが形成される。
そして、縮小工程では、レジストパターンが剥離された状態で導電パターンに新たなエッチング処理を施すことにより、導電パターンの一部を除去する。
この製造方法では、縮小工程で導電パターンの一部を除去するときに、導電パターンに新たなレジスト膜などを設けないので、半導体装置の製造方法における効率化を図りやすくすることができる。
また、平面視で導電層がＬＤＤ構造領域に重なるので、電界の緩和による特性の向上も期待され得る。
［適用例１２］上記の半導体装置の製造方法であって、前記縮小工程における前記エッチング処理が、等方性エッチングによる処理であり、前記第１導電層のエッチングレートが前記他の導電層のエッチングレートよりも遅く設定されていることを特徴とする半導体装置の製造方法。
適用例１２では、縮小工程におけるエッチング処理が等方性エッチングによる処理であり、第１導電層のエッチングレートが他の導電層のエッチングレートよりも遅く設定されているので、重畳領域を縮小しやすくすることができる。
［適用例１３］上記の半導体装置の製造方法であって、前記縮小工程における前記エッチング処理が、ウエットエッチングによる処理であることを特徴とする半導体装置の製造方法。
適用例１３では、縮小工程におけるエッチング処理がウエットエッチングによる処理であるので、導電パターンの基板側にある構成への損傷を軽減しやすくすることができる。
また、ウエットエッチングであれば、基板に付着しているパーティクルなどが除去されやすい。このため、基板の清浄度を向上させやすくできるので、歩留まりの向上を図りやすくすることができる。
［適用例１４］基板に設けられた半導体層の前記基板側とは反対側に、第１レジストパターンと、前記第１レジストパターンの厚みよりも薄い第１領域、及び前記第１領域の厚みよりも厚い第２領域を有する第２レジストパターンとを、互いに異なる領域に形成するレジストパターン形成工程と、前記第１レジストパターン及び前記第２レジストパターンのそれぞれをマスクとして、前記半導体層に第１不純物を注入する第１注入工程と、前記第１レジストパターン及び前記第２レジストパターンのそれぞれをレジストマスクとして、前記半導体層にエッチング処理を施して、平面視で前記第１レジストパターンに重なる第１半導体層と、平面視で前記第２レジストパターンに重なる第２半導体層とを形成する工程と、前記第１半導体層及び前記第２半導体層の前記基板側とは反対側に、平面視で前記第１半導体層及び前記第２半導体層を覆う導電膜を形成する工程と、前記導電膜の前記基板側とは反対側に、平面視で前記第１半導体層の一部に重なる第３レジストパターンと、平面視で前記第２半導体層の一部に重なる第４レジストパターンとを形成する工程と、前記第３レジストパターン及び前記第４レジストパターンのそれぞれをレジストマスクとして前記導電膜にエッチング処理を施して、平面視で前記第３レジストパターンに重なる第１導電パターンと、平面視で前記第４レジストパターンに重なる第２導電パターンとを形成する導電パターン形成工程と、前記第１導電パターン及び前記第２導電パターンのそれぞれをマスクとして前記第１半導体層及び前記第２半導体層に第２不純物を注入する第２注入工程と、前記第２注入工程の後に、前記第１導電パターンの一部及び前記第２導電パターンの一部を除去して、前記第１導電パターンと前記第１半導体層とが平面視で重なる領域である第１重畳領域と、前記第２導電パターンと前記第２半導体層とが平面視で重なる領域である第２重畳領域とを縮小する縮小工程と、前記縮小工程の後に、前記第１導電パターン及び前記第２導電パターンのそれぞれをマスクとして前記第１半導体層及び前記第２半導体層に前記第２不純物を注入する第３注入工程と、を有し、前記縮小工程では、前記第３レジストパターン及び前記第４レジストパターンが剥離された状態で前記第１導電パターン及び前記第２導電パターンにエッチング処理を施すことにより、前記第１導電パターンの一部及び前記第２導電パターンの一部を除去することを特徴とする半導体装置の製造方法。
適用例１４の製造方法は、レジストパターン形成工程と、第１注入工程と、第１半導体層及び第２半導体層を形成する工程と、導電膜を形成する工程と、第３レジストパターン及び第４レジストパターンを形成する工程と、導電パターン形成工程と、第２注入工程と、縮小工程と、第３注入工程と、を有している。
レジストパターン形成工程では、基板に設けられた半導体層の基板側とは反対側に、第１レジストパターンと、第２レジストパターンとを、互いに異なる領域に形成する。ここで、第２レジストパターンは、第１レジストパターンの厚みよりも薄い第１領域と、第１領域の厚みよりも厚い第２領域とを有する。
第１注入工程では、第１レジストパターン及び第２レジストパターンのそれぞれをマスクとして、半導体層に第１不純物を注入する。これにより、半導体層のうちで平面視で第２レジストパターンの第１領域に重なる領域には、第１領域を介して第１不純物が注入され得る。ここで、第１レジストパターンと、第２レジストパターンの第２領域とは、それぞれ、第１領域よりも厚い。このため、半導体層のうちで平面視で第２領域に重なる領域と、第１レジストパターンに重なる領域とは、第１不純物の注入が阻害されやすい。
第１半導体層及び第２半導体層を形成する工程では、第１レジストパターン及び第２レジストパターンのそれぞれをレジストマスクとして半導体層にエッチング処理を施して、平面視で第１レジストパターンに重なる第１半導体層と、平面視で第２レジストパターンに重なる第２半導体層とを形成する。ここで、第２半導体層には、第１不純物が注入された領域が存在する。これにより、第１不純物が注入された領域をソース領域やドレイン領域とする第２半導体層が形成され得る。
導電膜を形成する工程では、第１半導体層及び第２半導体層の基板側とは反対側に、平面視で第１半導体層及び第２半導体層を覆う導電膜を形成する。第３レジストパターン及び第４レジストパターンを形成する工程では、導電膜の基板側とは反対側に、平面視で第１半導体層の一部に重なる第３レジストパターンと、平面視で第２半導体層の一部に重なる第４レジストパターンとを形成する。このとき、平面視で前記第２領域から前記第１領域に及ぶ領域に第４レジストパターンを形成することで、前記第２領域を第４レジストパターンで覆うことができる。
導電パターン形成工程では、第３レジストパターン及び第４レジストパターンのそれぞれをレジストマスクとして導電膜にエッチング処理を施して、平面視で第３レジストパターンに重なる第１導電パターンと、平面視で第４レジストパターンに重なる第２導電パターンとを形成する。第２注入工程では、第１導電パターン及び第２導電パターンのそれぞれをマスクとして第１半導体層及び第２半導体層に第２不純物を注入する。これにより、第２不純物が注入された領域をソース領域やドレイン領域とする第１半導体層が形成され得る。
縮小工程では、第１導電パターンの一部及び第２導電パターンの一部を除去して、第１導電パターンと第１半導体層とが平面視で重なる領域である第１重畳領域と、第２導電パターンと第２半導体層とが平面視で重なる領域である第２重畳領域とを縮小する。この縮小工程では、第３レジストパターン及び第４レジストパターンが剥離された状態で第１導電パターン及び第２導電パターンにエッチング処理を施す。
第３注入工程では、第１導電パターン及び第２導電パターンのそれぞれをマスクとして第１半導体層及び第２半導体層に第２不純物を注入する。これにより、縮小工程前の第１重畳領域から縮小工程後の第１重畳領域を除いた領域に、第２不純物が注入され得る。また、第３注入工程では、第２注入工程で不純物が注入された第１半導体層のソース領域やドレイン領域にも、第２不純物が注入され得る。つまり、第１半導体層のソース領域やドレイン領域には、第２不純物が２回にわたって注入される。これに対し、縮小工程前の第１重畳領域から縮小工程後の第１重畳領域を除いた領域には、第２不純物が１回だけ注入される。このため、縮小工程前の第１重畳領域から縮小工程後の第１重畳領域を除いた領域は、第２不純物が２回にわたって注入される領域に比較して、第２不純物の濃度が低い。
このため、第２不純物の濃度が高い領域と低い領域とを有する第１半導体層を有するＬＤＤ構造の半導体装置と、第１不純物が注入された領域を有する第２半導体層有する半導体装置と、を製造することができる。これにより、互いに種類が異なる複数の半導体装置を製造することができる。
この製造方法では、縮小工程で第１導電パターンの一部及び第２導電パターンの一部を除去するときに、新たなレジスト膜などを設けないので、半導体装置の製造方法における効率化を図りやすくすることができる。
［適用例１５］基板に設けられた半導体層の前記基板側とは反対側に、第１レジストパターンと、前記第１レジストパターンの厚みよりも薄い第１領域、及び前記第１領域の厚みよりも厚い第２領域を有する第２レジストパターンとを、互いに異なる領域に形成するレジストパターン形成工程と、前記第１レジストパターン及び前記第２レジストパターンのそれぞれをレジストマスクとして、前記半導体層にエッチング処理を施して、平面視で前記第１レジストパターンに重なる第１半導体層と、平面視で前記第２レジストパターンに重なる第２半導体層とを形成する工程と、前記第１レジストパターン及び前記第２レジストパターンのそれぞれをマスクとして、前記第２半導体層に前記第１領域を介して第１不純物を注入する第１注入工程と、前記第１半導体層及び前記第２半導体層の前記基板側とは反対側に、平面視で前記第１半導体層及び前記第２半導体層を覆う導電膜を形成する工程と、前記導電膜の前記基板側とは反対側に、平面視で前記第１半導体層の一部に重なる第３レジストパターンと、平面視で前記第２半導体層の一部に重なる第４レジストパターンとを形成する工程と、前記第３レジストパターン及び前記第４レジストパターンのそれぞれをレジストマスクとして前記導電膜にエッチング処理を施して、平面視で前記第３レジストパターンに重なる第１導電パターンと、平面視で前記第４レジストパターンに重なる第２導電パターンとを形成する導電パターン形成工程と、前記第１導電パターン及び前記第２導電パターンのそれぞれをマスクとして前記第１半導体層及び前記第２半導体層に第２不純物を注入する第２注入工程と、前記第２注入工程の後に、前記第１導電パターンの一部及び前記第２導電パターンの一部を除去して、前記第１導電パターンと前記第１半導体層とが平面視で重なる領域である第１重畳領域と、前記第２導電パターンと前記第２半導体層とが平面視で重なる領域である第２重畳領域とを縮小する縮小工程と、前記縮小工程の後に、前記第１導電パターン及び前記第２導電パターンのそれぞれをマスクとして前記第１半導体層及び前記第２半導体層に前記第２不純物を注入する第３注入工程と、を有し、前記縮小工程では、前記第３レジストパターン及び前記第４レジストパターンが剥離された状態で前記第１導電パターン及び前記第２導電パターンにエッチング処理を施すことにより、前記第１導電パターンの一部及び前記第２導電パターンの一部を除去することを特徴とする半導体装置の製造方法。
適用例１５の製造方法は、レジストパターン形成工程と、第１半導体層及び第２半導体層を形成する工程と、第１注入工程と、導電膜を形成する工程と、第３レジストパターン及び第４レジストパターンを形成する工程と、導電パターン形成工程と、第２注入工程と、縮小工程と、第３注入工程と、を有している。
レジストパターン形成工程では、基板に設けられた半導体層の基板側とは反対側に、第１レジストパターンと、第２レジストパターンとを、互いに異なる領域に形成する。ここで、第２レジストパターンは、第１レジストパターンの厚みよりも薄い第１領域と、第１領域の厚みよりも厚い第２領域とを有する。
第１半導体層及び第２半導体層を形成する工程では、第１レジストパターン及び第２レジストパターンのそれぞれをレジストマスクとして半導体層にエッチング処理を施して、平面視で第１レジストパターンに重なる第１半導体層と、平面視で第２レジストパターンに重なる第２半導体層とを形成する。
第１注入工程では、第１レジストパターン及び第２レジストパターンのそれぞれをマスクとして、第１半導体層及び第２半導体層に第１不純物を注入する。これにより、第２半導体層のうちで平面視で第２レジストパターンの第１領域に重なる領域には、第１領域を介して第１不純物が注入され得る。これにより、第１不純物が注入された領域をソース領域やドレイン領域とする第２半導体層が形成され得る。ここで、第１レジストパターンと、第２レジストパターンの第２領域とは、それぞれ、第１領域よりも厚い。このため、第２半導体層のうちで平面視で第２領域に重なる領域と、第１レジストパターンに重なる第１半導体層とは、第１不純物の注入が阻害されやすい。
導電膜を形成する工程では、第１半導体層及び第２半導体層の基板側とは反対側に、平面視で第１半導体層及び第２半導体層を覆う導電膜を形成する。第３レジストパターン及び第４レジストパターンを形成する工程では、導電膜の基板側とは反対側に、平面視で第１半導体層の一部に重なる第３レジストパターンと、平面視で第２半導体層の一部に重なる第４レジストパターンとを形成する。このとき、平面視で前記第２領域から前記第１領域に及ぶ領域に第４レジストパターンを形成することで、前記第２領域を第４レジストパターンで覆うことができる。
導電パターン形成工程では、第３レジストパターン及び第４レジストパターンのそれぞれをレジストマスクとして導電膜にエッチング処理を施して、平面視で第３レジストパターンに重なる第１導電パターンと、平面視で第４レジストパターンに重なる第２導電パターンとを形成する。第２注入工程では、第１導電パターン及び第２導電パターンのそれぞれをマスクとして第１半導体層及び第２半導体層に第２不純物を注入する。これにより、第２不純物が注入された領域をソース領域やドレイン領域とする第１半導体層が形成され得る。
縮小工程では、第１導電パターンの一部及び第２導電パターンの一部を除去して、第１導電パターンと第１半導体層とが平面視で重なる領域である第１重畳領域と、第２導電パターンと第２半導体層とが平面視で重なる領域である第２重畳領域とを縮小する。この縮小工程では、第３レジストパターン及び第４レジストパターンが剥離された状態で第１導電パターン及び第２導電パターンにエッチング処理を施す。
第３注入工程では、第１導電パターン及び第２導電パターンのそれぞれをマスクとして第１半導体層及び第２半導体層に第２不純物を注入する。これにより、縮小工程前の第１重畳領域から縮小工程後の第１重畳領域を除いた領域に、第２不純物が注入され得る。また、第３注入工程では、第２注入工程で不純物が注入された第１半導体層のソース領域やドレイン領域にも、第２不純物が注入され得る。つまり、第１半導体層のソース領域やドレイン領域には、第２不純物が２回にわたって注入される。これに対し、縮小工程前の第１重畳領域から縮小工程後の第１重畳領域を除いた領域には、第２不純物が１回だけ注入される。このため、縮小工程前の第１重畳領域から縮小工程後の第１重畳領域を除いた領域は、第２不純物が２回にわたって注入される領域に比較して、第２不純物の濃度が低い。
このため、第２不純物の濃度が高い領域と低い領域とを有する第１半導体層を有するＬＤＤ構造の半導体装置と、第１不純物が注入された領域を有する第２半導体層を有する半導体装置と、を製造することができる。これにより、互いに種類が異なる複数の半導体装置を製造することができる。
この製造方法では、縮小工程で第１導電パターンの一部及び第２導電パターンの一部を除去するときに、新たなレジスト膜などを設けないので、半導体装置の製造方法における効率化を図りやすくすることができる。
［適用例１６］上記の半導体装置の製造方法であって、前記導電パターン形成工程と、前記第２注入工程との間に、前記第３レジストパターン及び前記第４レジストパターンを剥離する工程を有することを特徴とする半導体装置の製造方法。
適用例１６の製造方法は、導電パターン形成工程と、第２注入工程との間に、第３レジストパターン及び第４レジストパターンを剥離する工程を有している。
ここで、レジストパターンを構成している材料は、不純物の注入工程を経ると、注入工程の前よりも硬くなってしまうことがある。
適用例１６の製造方法では、第２注入工程の前に第３レジストパターン及び第４レジストパターンを剥離する工程があるので、第３レジストパターン及び第４レジストパターンが硬くなる前に剥離することができる。このため、第２注入工程の後に第３レジストパターン及び第４レジストパターンを剥離する場合に比較して、第３レジストパターン及び第４レジストパターンを容易に剥離しやすくすることができる。
［適用例１７］上記の半導体装置の製造方法であって、前記第２注入工程と、前記縮小工程との間に、前記第３レジストパターン及び前記第４レジストパターンを剥離する工程を有することを特徴とする半導体装置の製造方法。
適用例１７の製造方法は、第２注入工程と、縮小工程との間に、第３レジストパターン及び第４レジストパターンを剥離する工程を有している。この製造方法では、第２注入工程の後に第３レジストパターン及び第４レジストパターンを剥離する工程があるので、第２注入工程において、第３導電パターン及び第４導電パターンが第２不純物によって損傷を受けることを避けやすくすることができる。
実施形態について、電気光学装置の１つである有機ＥＬ装置を利用した表示装置を例に、図面を参照しながら説明する。
第１実施形態における表示装置１は、図１に示すように、表示面３を有している。
ここで、表示装置１には、複数の画素５が設定されている。複数の画素５は、表示領域７内で、図中のＸ方向及びＹ方向に配列しており、Ｘ方向を行方向とし、Ｙ方向を列方向とするマトリクスＭを構成している。表示装置１は、複数の画素５から選択的に表示面３を介して表示装置１の外に光を射出することで、表示面３に画像を表示することができる。なお、表示領域７とは、画像が表示され得る領域である。図１では、構成をわかりやすく示すため、画素５が誇張され、且つ画素５の個数が減じられている。
表示装置１は、図１中のＡ−Ａ線における断面図である図２に示すように、素子基板１１と、封止基板１３とを有している。
素子基板１１には、表示面３側すなわち封止基板１３側に、複数の画素５のそれぞれに対応して、後述する有機ＥＬ素子などが設けられている。なお、素子基板１１の表示面３側とは反対側の面１５は、表示装置１の底面として設定されている。以下において、面１５は、底面１５と表記される。
封止基板１３は、素子基板１１よりも表示面３側で素子基板１１に対向した状態で設けられている。素子基板１１と封止基板１３とは、接着剤１６を介して接合されている。表示装置１では、有機ＥＬ素子は、接着剤１６によって表示面３側から覆われている。
また、素子基板１１と封止基板１３との間は、表示装置１の周縁よりも内側で表示領域７を囲むシール材１７によって封止されている。つまり、表示装置１では、有機ＥＬ素子と接着剤１６とが、素子基板１１及び封止基板１３並びにシール材１７によって封止されている。
ここで、表示装置１における複数の画素５は、それぞれ、表示面３から射出する光の色が、図３に示すように、赤系（Ｒ）、緑系（Ｇ）及び青系（Ｂ）のうちの１つに設定されている。つまり、マトリクスＭを構成する複数の画素５は、Ｒの光を射出する画素５ｒと、Ｇの光を射出する画素５ｇと、Ｂの光を射出する画素５ｂとを含んでいる。
なお、以下においては、画素５という表記と、画素５ｒ、５ｇ及び５ｂという表記とが、適宜、使いわけられる。
ここで、Ｒの色は、純粋な赤の色相に限定されず、橙等を含む。Ｇの色は、純粋な緑の色相に限定されず、青緑や黄緑を含む。Ｂの色は、純粋な青の色相に限定されず、青紫や青緑等を含む。他の観点から、Ｒの色を呈する光は、光の波長のピークが、可視光領域で５７０ｎｍ以上の範囲にある光であると定義され得る。また、Ｇの色を呈する光は、光の波長のピークが５００ｎｍ〜５６５ｎｍの範囲にある光であると定義され得る。Ｂの色を呈する光は、光の波長のピークが４１５ｎｍ〜４９５ｎｍの範囲にある光であると定義され得る。
マトリクスＭでは、Ｙ方向に沿って並ぶ複数の画素５が、１つの画素列１８を構成している。また、Ｘ方向に沿って並ぶ複数の画素５が、１つの画素行１９を構成している。
１つの画素列１８内の各画素５は、光の色がＲ、Ｇ及びＢのうちの１つに設定されている。つまり、マトリクスＭは、複数の画素５ｒがＹ方向に配列した画素列１８ｒと、複数の画素５ｇがＹ方向に配列した画素列１８ｇと、複数の画素５ｂがＹ方向に配列した画素列１８ｂとを有している。そして、表示装置１では、画素列１８ｒ、画素列１８ｇ及び画素列１８ｂが、この順でＸ方向に沿って反復して並んでいる。
なお、以下においては、画素列１８という表記と、画素列１８ｒ、画素列１８ｇ及び画素列１８ｂという表記とが、適宜、使いわけられる。
表示装置１は、回路構成を示す図である図４に示すように、画素５ごとに、選択トランジスタ２１と、駆動トランジスタ２３と、容量素子２５と、有機ＥＬ素子２７とを有している。有機ＥＬ素子２７は、画素電極２９と、有機層３１と、共通電極３３とを有している。選択トランジスタ２１及び駆動トランジスタ２３は、それぞれ、ＴＦＴ（Thin Film Transistor）素子で構成されており、スイッチング素子としての機能を有する。
また、表示装置１は、走査線駆動回路３４と、データ線駆動回路３５と、複数の走査線ＧＴと、複数のデータ線ＳＩと、複数の電源線ＰＷとを有している。
複数の走査線ＧＴは、それぞれ走査線駆動回路３４につながっており、Ｙ方向に互いに間隔をあけた状態でＸ方向に延びている。
複数のデータ線ＳＩは、それぞれデータ線駆動回路３５につながっており、Ｘ方向に互いに間隔をあけた状態でＹ方向に延びている。
複数の電源線ＰＷは、Ｙ方向に互いに間隔をあけた状態で、且つ各電源線ＰＷと各走査線ＧＴとがＹ方向に間隔をあけた状態でＸ方向に延びている。
各画素５は、各走査線ＧＴと各データ線ＳＩとの交差に対応して設定されている。各走査線ＧＴ及び各電源線ＰＷは、それぞれ、図３に示す各画素行１９に対応している。各データ線ＳＩは、図３に示す各画素列１８に対応している。
図４に示す各選択トランジスタ２１のゲート電極は、対応する各走査線ＧＴに電気的につながっている。各選択トランジスタ２１のソース電極は、対応する各データ線ＳＩに電気的につながっている。各選択トランジスタ２１のドレイン電極は、各駆動トランジスタ２３のゲート電極及び各容量素子２５の一方の電極に電気的につながっている。
容量素子２５の他方の電極と、駆動トランジスタ２３のソース電極は、それぞれ、対応する各電源線ＰＷに電気的につながっている。
各駆動トランジスタ２３のドレイン電極は、各画素電極２９に電気的につながっている。各画素電極２９と共通電極３３とは、画素電極２９を陽極とし、共通電極３３を陰極とする一対の電極を構成している。
ここで、共通電極３３は、マトリクスＭを構成する複数の画素５間にわたって一連した状態で設けられており、複数の画素５間にわたって共通して機能する。
各画素電極２９と共通電極３３との間に介在する有機層３１は、有機材料で構成されており、後述する発光層を含んだ構成を有している。
選択トランジスタ２１は、この選択トランジスタ２１につながる走査線ＧＴに選択信号が供給されるとＯＮ状態となる。このとき、この選択トランジスタ２１につながるデータ線ＳＩからデータ信号が供給され、駆動トランジスタ２３がＯＮ状態になる。駆動トランジスタ２３のゲート電位は、データ信号の電位が容量素子２５に一定の期間だけ保持されることによって、一定の期間だけ保持される。これにより、駆動トランジスタ２３のＯＮ状態が一定の期間だけ保持される。なお、各データ信号は、階調表示に応じた電位に生成される。
駆動トランジスタ２３のＯＮ状態が保持されているときに、駆動トランジスタ２３のゲート電位に応じた電流が、電源線ＰＷから画素電極２９と有機層３１を経て共通電極３３に流れる。そして、有機層３１に含まれる発光層が、有機層３１を流れる電流量に応じた輝度で発光する。これにより、表示装置１では、階調表示が行われ得る。
表示装置１は、有機層３１に含まれる発光層が発光し、発光層からの光が封止基板１３を介して表示面３から射出されるトップエミッション型の有機ＥＬ装置の１つである。なお、表示装置１では、表示面３側という表現が上側とも表現され、底面１５側という表現が下側とも表現される。
なお、本実施形態では、選択トランジスタ２１としてＮチャネル型のＴＦＴ素子が採用されており、駆動トランジスタ２３としてＰチャネル型のＴＦＴ素子が採用されている。また、走査線駆動回路３４及びデータ線駆動回路３５は、それぞれ、Ｎチャネル型のＴＦＴ素子とＰチャネル型のＴＦＴ素子とを組み合わせた相補型のＴＦＴ素子を有している。
ここで、素子基板１１及び封止基板１３のそれぞれの構成について、詳細を説明する。
素子基板１１は、図３中のＣ−Ｃ線における断面図である図５に示すように、第１基板４１を有している。
第１基板４１は、例えばガラスや石英などの光透過性を有する材料で構成されており、表示面３側に向けられた第１面４２ａと、底面１５側に向けられた第２面４２ｂとを有している。なお、トップエミッション型である表示装置１では、第１基板４１としてシリコン基板なども採用され得る。
第１基板４１の第１面４２ａには、ゲート絶縁膜４３が設けられている。ゲート絶縁膜４３の表示面３側には、絶縁膜４５が設けられている。絶縁膜４５の表示面３側には、絶縁膜４７が設けられている。絶縁膜４７の表示面３側には、絶縁膜４９が設けられている。
また、第１基板４１の第１面４２ａには、各画素５の選択トランジスタ２１に対応する第１半導体層５１と、各画素５の駆動トランジスタ２３に対応する第２半導体層５３とが設けられている。
第１半導体層５１及び第２半導体層５３は、平面図である図６に示すように、それぞれ各画素５に対応して設けられている。なお、図５に示す断面は、図６中のＥ−Ｅ線における断面に相当している。
各画素５において、第１半導体層５１及び第２半導体層５３は、Ｙ方向に間隔をあけた状態でＹ方向に隣り合っている。
第１半導体層５１は、図６に示すように、ソース領域５１ａと、チャネル領域５１ｂと、ドレイン領域５１ｃとを有している。ソース領域５１ａと、チャネル領域５１ｂと、ドレイン領域５１ｃとは、Ｘ方向に並んでいる。
第２半導体層５３は、ソース領域５３ａと、チャネル領域５３ｂと、ドレイン領域５３ｃと、電極部５３ｄとを有している。ソース領域５３ａと、チャネル領域５３ｂと、ドレイン領域５３ｃとは、Ｘ方向に並んでいる。電極部５３ｄとチャネル領域５３ｂ及びドレイン領域５３ｃとは、Ｙ方向に間隔をあけた状態でＹ方向に隣り合っている。また、電極部５３ｄとソース領域５３ａとは、連接した状態でＸ方向に隣り合っている。
第１半導体層５１及び第２半導体層５３は、図５に示すように、ゲート絶縁膜４３によって表示面３側から覆われている。なお、ゲート絶縁膜４３の材料としては、例えば酸化シリコンなどの材料が採用され得る。
ゲート絶縁膜４３の表示面３側には、平面図である図７に示すように、第２半導体層５３に重なる島状電極５５と、走査線ＧＴと、データ線ＳＩとが設けられている。
島状電極５５は、平面図である図８に示すように、ゲート電極部５５ａと、電極部５５ｂとを有している。ゲート電極部５５ａと電極部５５ｂとは、連接した状態でＹ方向に隣り合っている。
ゲート電極部５５ａは、図６に示す第２半導体層５３のチャネル領域５３ｂに重なっている。電極部５５ｂは、第２半導体層５３の電極部５３ｄに重なっている。電極部５３ｄ及び電極部５５ｂは、容量素子２５の一部を構成している。
各走査線ＧＴには、図８に示すように、対応する画素５ごとに、各画素５に向かってＹ方向に分岐するゲート電極部５７が設けられている。各ゲート電極部５７は、図６に示す第１半導体層５１のチャネル領域５１ｂに重なっている。
各画素５に対応する島状電極５５と、この画素５に対応するデータ線ＳＩとは、Ｘ方向に隣り合っている。
島状電極５５、走査線ＧＴ及びデータ線ＳＩの材料としては、例えば、アルミニウム、銅、モリブデン、タングステン、クロムなどの金属や、これらを含む合金などが採用され得る。本実施形態では、島状電極５５、走査線ＧＴ及びデータ線ＳＩの材料として、アルミニウム合金が採用されている。ゲート電極部５５ａ（島状電極５５）、ゲート電極部５７（走査線ＧＴ）及びデータ線ＳＩは、図５に示すように、絶縁膜４５によって表示面３側から覆われている。なお、絶縁膜４５の材料としては、例えば酸化シリコンなどの材料が採用され得る。
絶縁膜４５には、平面図である図９に示すように、各画素５に対応してコンタクトホールＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５，ＣＨ６及びＣＨ７が設けられている。
各コンタクトホールＣＨ１は、対応する各データ線ＳＩに重なる部位に設けられている。各コンタクトホールＣＨ１は、第１半導体層５１のソース領域５１ａとはＸ方向に対峙する部位に設けられている。各コンタクトホールＣＨ１は、対応する各データ線ＳＩに及んでいる。
各コンタクトホールＣＨ２は、各ソース領域５１ａに対応して、各ソース領域５１ａに重なる部位に設けられている。各コンタクトホールＣＨ２は、各コンタクトホールＣＨ１とはＸ方向に対峙する部位に設けられている。各コンタクトホールＣＨ２は、第１半導体層５１のソース領域５１ａに及んでいる。
各コンタクトホールＣＨ３は、各ドレイン領域５１ｃに対応して、各ドレイン領域５１ｃに重なる部位に設けられている。各コンタクトホールＣＨ３は、第１半導体層５１のドレイン領域５１ｃに及んでいる。
各コンタクトホールＣＨ４は、各電極部５５ｂに対応して、各電極部５５ｂに重なる部位に設けられている。各コンタクトホールＣＨ４は、各コンタクトホールＣＨ３とはＹ方向に対峙する部位に設けられている。各コンタクトホールＣＨ４は、各電極部５５ｂに及んでいる。
コンタクトホールＣＨ５は、各第２半導体層５３の各ドレイン領域５３ｃに対応して、各ドレイン領域５３ｃに重なる部位に２つずつ設けられている。各コンタクトホールＣＨ５は、第２半導体層５３のドレイン領域５３ｃに及んでいる。
各コンタクトホールＣＨ６は、対応する各データ線ＳＩに重なる部位に設けられている。各コンタクトホールＣＨ６は、Ｘ方向にソース領域５３ａを挟んでゲート電極部５５ａとは対峙する部位に設けられている。各コンタクトホールＣＨ６は、対応する各データ線ＳＩに及んでいる。
コンタクトホールＣＨ７は、各ソース領域５３ａに対応して、各ソース領域５３ａに重なる部位に２つずつ設けられている。各コンタクトホールＣＨ７は、平面視で、各画素５に対応する各データ線ＳＩと島状電極５５の電極部５５ｂとの間で、電極部５５ｂとはＸ方向に対峙する部位に設けられている。各コンタクトホールＣＨ７は、第２半導体層５３のソース領域５３ａに及んでいる。
コンタクトホールＣＨ１〜ＣＨ７が設けられた絶縁膜４５の表示面３側には、平面図である図１０に示すように、電源線ＰＷと、ドレイン電極５９と、中継電極６１と、中継電極６３とが設けられている。
各電源線ＰＷは、各画素行１９（図３）をＸ方向にまたぐ長さにわたって一連した状態で設けられている。各電源線ＰＷは、Ｙ方向の幅寸法が、図１０に示すように、Ｙ方向に並ぶ２つのコンタクトホールＣＨ７をまたぐ長さに設定されている。各電源線ＰＷは、各画素行１９における複数のコンタクトホールＣＨ７を覆っている。
各画素５において、電源線ＰＷは、平面視で選択トランジスタ２１と駆動トランジスタ２３との間に位置している。換言すれば、選択トランジスタ２１と駆動トランジスタ２３とは、電源線ＰＷを挟んでＹ方向に対峙している。また、選択トランジスタ２１のソース領域５１ａ、チャネル領域５１ｂ（図６）及びドレイン領域５１ｃは、平面視で電源線ＰＷの外側に位置している。駆動トランジスタ２３のソース領域５３ａの一部と、チャネル領域５３ｂ（図６）と、ドレイン領域５３ｃとは、平面視で電源線ＰＷの外側に位置している。
各電源線ＰＷは、図１０中のＦ−Ｆ線における断面図である図１１に示すように、コンタクトホールＣＨ７を介して第２半導体層５３のソース領域５３ａに達している。なお、表示装置１では、各電源線ＰＷからコンタクトホールＣＨ７を介してソース領域５３ａに達している部位が、ソース電極部６５と呼ばれる。
前述したように、各コンタクトホールＣＨ７は、平面視で、各画素５に対応する各データ線ＳＩと島状電極５５の電極部５５ｂとの間に設けられている。このため、各ソース電極部６５は、平面視で、各画素５に対応する各データ線ＳＩと島状電極５５の電極部５５ｂとの間に位置している。
ここで、平面視で電源線ＰＷと島状電極５５の電極部５５ｂと第２半導体層５３の電極部５３ｄとが重なる領域に、容量素子２５が形成される。このため、容量素子２５は、第１基板４１及び電源線ＰＷの間に設けられているとみなされ得る。電極部５５ｂ、電極部５３ｄ及び電源線ＰＷは、容量素子２５の一部を構成している。
ドレイン電極５９は、図１０に示すように、各画素５に対応して設けられており、コンタクトホールＣＨ５を覆っている。各ドレイン電極５９は、図５中のＤ部の拡大図である図１２に示すように、コンタクトホールＣＨ５を介して第２半導体層５３のドレイン領域５３ｃに達している。表示装置１では、ドレイン電極５９からコンタクトホールＣＨ５を介してドレイン領域５３ｃに達している部位が、接続部６７と呼ばれる。
中継電極６１は、図１０に示すように、各画素５に対応して設けられている。各中継電極６１は、Ｙ方向に隣り合う２つの画素５間で、一方の画素５に対応するコンタクトホールＣＨ１と、他方の画素５に対応するコンタクトホールＣＨ６とにまたがっている。また、各画素５において、各中継電極６１は、コンタクトホールＣＨ１とコンタクトホールＣＨ２との間にまたがっている。
各中継電極６１は、Ｙ方向に隣り合う２つの画素５のうちの一方に対応するコンタクトホールＣＨ１及びＣＨ２と、２つの画素５のうちの他方に対応するコンタクトホールＣＨ６とを覆っている。これにより、Ｙ方向に隣り合う２つのデータ線ＳＩ同士が、中継電極６１を介して電気的に接続される。
さらに、データ線ＳＩと、これに対応する第１半導体層５１のソース領域５１ａとが、中継電極６１を介して電気的に接続される。
中継電極６３は、各画素５に対応して設けられており、各画素５に対応するコンタクトホールＣＨ３とコンタクトホールＣＨ４との間にまたがっている。各中継電極６３は、電源線ＰＷの輪郭よりも外側で、これらのコンタクトホールＣＨ３及びＣＨ４を覆っている。これにより、各画素５において、第１半導体層５１のドレイン領域５１ｃと島状電極５５の電極部５５ｂとが、電源線ＰＷの輪郭よりも外側で、中継電極６３を介して電気的に接続される。
電源線ＰＷ、ドレイン電極５９、中継電極６１及び中継電極６３の材料としては、例えば、アルミニウム、銅、モリブデン、タングステン、クロムなどの金属や、これらを含む合金などが採用され得る。ドレイン電極５９、中継電極６１及び中継電極６３は、図５に示すように、絶縁膜４７によって表示面３側から覆われている。なお、電源線ＰＷも、絶縁膜４７によって表示面３側から覆われている。
絶縁膜４７は、絶縁膜４９によって表示面３側から覆われている。
絶縁膜４７及び絶縁膜４９には、コンタクトホールＣＨ８が設けられている。
各コンタクトホールＣＨ８は、図１０に示すように、各画素５に対応して設けられている。各コンタクトホールＣＨ８は、ドレイン電極５９に重なる領域に設けられており、ドレイン電極５９に及んでいる。
なお、各ドレイン電極５９は、Ｘ方向に、ゲート電極部５５ａとは反対側に延長されている。そして、各コンタクトホールＣＨ８は、平面視でドレイン電極５９の延長された部位に重なっている。このため、平面視でコンタクトホールＣＨ５とコンタクトホールＣＨ８とは重なっていない。ここで、コンタクトホールＣＨ５とコンタクトホールＣＨ８とは重なっていてもよい。
コンタクトホールＣＨ８が設けられた絶縁膜４９の表示面３側には、図５に示すように、画素５ごとに画素電極２９が設けられている。
各画素電極２９は、平面図である図１３に示すように、Ｙ方向には、各画素５に対応する走査線ＧＴと、コンタクトホールＣＨ８とにまたがっている。また、各画素電極２９は、Ｘ方向には、コンタクトホールＣＨ８と、各画素５に対応するデータ線ＳＩとにまたがっている。各画素電極２９は、コンタクトホールＣＨ８を覆っている。
なお、表示装置１では、各画素電極２９からコンタクトホールＣＨ８を介してドレイン電極５９に達している部位が、図１２に示すように、接続部６９と呼ばれる。
画素電極２９の材料としては、銀、アルミニウム、銅などの光反射性を有する金属や、これらを含む合金などが採用され得る。画素電極２９を陽極として機能させる場合には、銀、白金などの仕事関数が比較的高い材料を用いることが好ましい。また、画素電極２９としてＩＴＯ（Indium Tin Oxide）やインジウム亜鉛酸化物（Indium Zinc Oxide）などを用い、光反射性を有する部材を画素電極２９と第１基板４１との間に設けた構成も採用され得る。
また、絶縁膜４７及び４９の材料としては、例えば、酸化シリコン、窒化シリコン、アクリル系の樹脂などの材料が採用され得る。
隣り合う画素電極２９同士の間には、図５に示すように、各画素５を区画する絶縁膜７１が領域７２にわたって設けられている。絶縁膜７１は、例えば、酸化シリコン、窒化シリコン、アクリル系の樹脂などの光透過性を有する材料で構成されている。絶縁膜７１は、表示領域７（図１）にわたって格子状に設けられている。このため、表示領域７は、絶縁膜７１によって複数の画素５の領域に区画されている。なお、各画素電極２９は、絶縁膜７１によって囲まれた各画素５の領域に平面視で重なっている。
絶縁膜７１の表示面３側には、各画素５の領域を囲む遮光膜７３が設けられている。遮光膜７３は、例えば、カーボンブラックやクロムなどの光吸収性が高い材料を含有するアクリル系の樹脂やポリイミドなどの樹脂で構成されており、平面視で格子状に設けられている。
画素電極２９の表示面３側には、遮光膜７３に囲まれた領域内に、有機層３１が設けられている。
有機層３１は、各画素５に対応して設けられており、正孔注入層７５と、正孔輸送層７７と、発光層７９とを有している。
正孔注入層７５は、有機材料で構成されており、平面視で絶縁膜７１によって囲まれた領域内で、画素電極２９の表示面３側に設けられている。
正孔注入層７５の有機材料としては、３，４−ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）等のポリチオフェン誘導体と、ポリスチレンスルホン酸（ＰＳＳ）等との混合物が採用され得る。正孔注入層７５の有機材料としては、ポリスチレン、ポリピロール、ポリアニリン、ポリアセチレンやこれらの誘導体なども採用され得る。
正孔輸送層７７は、有機材料で構成されており、平面視で遮光膜７３によって囲まれた領域内で、正孔注入層７５の表示面３側に設けられている。
正孔輸送層７７の有機材料としては、例えば、下記化合物１として示されるＴＦＢなどのトリフェニルアミン系ポリマーを含んだ構成が採用され得る。
Figure 2009295724
発光層７９は、有機材料で構成されており、平面視で遮光膜７３によって囲まれた領域内で、正孔輸送層７７の表示面３側に設けられている。
Ｒの画素５ｒに対応する発光層７９の有機材料としては、例えば、下記化合物２として示されるＦ８（ポリジオクチルフルオレン）と、ペリレン染料とを混合したものが採用され得る。
Figure 2009295724
Ｇの画素５ｇに対応する発光層７９の有機材料としては、例えば、下記化合物３として示されるＦ８ＢＴと、上記化合物１として示されるＴＦＢと、上記化合物２として示されるＦ８とを混合したものが採用され得る。
Figure 2009295724
Ｂの画素５ｂに対応する発光層７９の有機材料としては、例えば、上記化合物２として示されるＦ８が採用され得る。
有機層３１の表示面３側には、図５に示すように、共通電極３３が設けられている。共通電極３３は、例えば、ＩＴＯやインジウム亜鉛酸化物等の光透過性を有する材料や、マグネシウム銀等を薄膜化して光透過性を付与したものなどで構成され、有機層３１及び遮光膜７３を表示面３側から複数の画素５間にわたって覆っている。
なお、表示装置１では、各画素５において発光する領域は、平面視で画素電極２９と有機層３１と共通電極３３とが重なる領域であると定義され得る。また、画素５ごとに発光する領域を構成する要素の一群が１つの有機ＥＬ素子２７であると定義され得る。表示装置１では、１つの有機ＥＬ素子２７は、１つの画素電極２９と、１つの有機層３１と、１つの画素５に対応する共通電極３３とを含んだ構成を有している。
封止基板１３は、例えばガラスや石英などの光透過性を有する材料で構成されており、表示面３側に向けられた外向面１３ａと、底面１５側に向けられた対向面１３ｂとを有している。
上記の構成を有する素子基板１１及び封止基板１３は、素子基板１１の共通電極３３と封止基板１３の対向面１３ｂとの間が、接着剤１６を介して接合されている。
表示装置１では、図２に示すシール材１７は、図５に示す第１基板４１の第１面４２ａと、封止基板１３の対向面１３ｂとによって挟持されている。つまり、表示装置１では、有機ＥＬ素子２７及び接着剤１６が、第１基板４１及び封止基板１３並びにシール材１７によって封止されている。なお、シール材１７は、対向面１３ｂ及び共通電極３３の間に設けられていてもよい。この場合、有機ＥＬ素子２７及び接着剤１６は、素子基板１１及び封止基板１３並びにシール材１７によって封止されているとみなされ得る。
上記の構成を有する表示装置１では、発光層７９を画素５ごとに発光させることにより、表示が制御される。発光層７９の発光状態は、各有機層３１を流れる電流を各駆動トランジスタ２３で制御することによって画素５ごとに変化し得る。
各走査線ＧＴには、制御信号が、線順次に供給される。各データ線ＳＩには、画像信号がパラレル信号として供給される。
各走査線ＧＴに対応する各制御信号ＣＳは、図１４に示すように、１フレーム期間内に１回だけ、１フレーム期間よりも短い期間ｔ１にわたってＨｉレベルの選択電位に維持される。あるタイミングで選択電位となり得るのは、１つの走査線ＧＴに対応する制御信号ＣＳだけである。
走査線ＧＴが選択電位となると、この走査線ＧＴに対応する複数の画素５の選択トランジスタ２１がＯＮ状態となる。このとき、複数のデータ線ＳＩに供給された画像信号が、選択トランジスタ２１を介して、駆動トランジスタ２３のゲート電極部５５ａ及び電極部５５ｂ（図１０）に供給される。つまり、各画素５において、ゲート電極部５５ａ及び電極部５５ｂは、画像信号の電位に応じた電位となる。
このとき、駆動トランジスタ２３のゲート電極部５５ａの電位に応じた電流が、電源線ＰＷからソース領域５３ａ及びチャネル領域５３ｂを介してドレイン領域５３ｃに流れる。
そして、電源線ＰＷからの電流は、ドレイン電極５９及び画素電極２９を経て有機層３１（図５）を流れる。
他方で、電極部５５ｂ及び電源線ＰＷの間（図１１）と、電極部５５ｂ及び電極部５３ｄの間とには、電荷が蓄積されるので、駆動トランジスタ２３のゲート電極部５５ａの電位は、一定期間だけ保持される。この結果、ゲート電極部５５ａの電位が保持されている期間において、電流が有機層３１を流れつづける。
このように、表示装置１では、画像信号の電位に応じた電流が有機層３１を流れるので、画素５ごとに発光層７９からの光を画像信号の電位に応じた輝度に制御することができる。これにより、表示装置１では、階調表示が行われ得る。
ここで、表示装置１の製造方法について説明する。
表示装置１の製造方法は、素子基板１１を製造する工程と、表示装置１を組み立てる工程とに大別される。
素子基板１１を製造する工程では、図１５（ａ）に示すように、まず、第１基板４１の第１面４２ａにシリコン膜９１を形成する。シリコン膜９１は、多結晶シリコンで構成されている。シリコン膜９１の形成では、まず、ジシランやモノシランなどを原料ガスとして、ＣＶＤ技術を活用することにより非晶質シリコンの膜を形成する。次いで、非晶質シリコンの膜に例えばレーザーアニールを施すことにより、非晶質シリコンを多結晶シリコンに変化させる。
シリコン膜９１の形成に次いで、シリコン膜９１の表示面３側に、第１レジストパターン９３と、第２レジストパターン９５とを含むレジストパターンを形成する。第１レジストパターン９３及び第２レジストパターン９５は、ポジ型のレジストで構成されている。本実施形態では、第１レジストパターン９３は、Ｈ１の厚みを有している。第２レジストパターン９５は、Ｈ２の厚みを有する第１領域９５ａと、Ｈ３の厚みを有する第２領域９５ｂとを有している。厚みＨ２は、厚みＨ１よりも薄い。厚みＨ３は、厚みＨ２よりも厚い。上記の構成を有する第２レジストパターン９５は、レジスト膜に、例えばグレイトーンマスクやハーフトーンマスクなどを利用した多階調露光を施すことによって形成され得る。
第１レジストパターン９３及び第２レジストパターン９５の形成に次いで、図１５（ｂ）に示すように、シリコン膜９１にＰ型の不純物を注入する。Ｐ型の不純物としては、例えばボロンなどの元素が採用され得る。また、注入の条件としては、例えば、ドーズ量（注入濃度）を約１×１０15〜８×１０15／ｃｍ2とし、加速エネルギを約４５ｋｅＶとする条件が採用され得る。
Ｐ型の不純物を注入する工程では、シリコン膜９１のうちで平面視で第１レジストパターン９３に重なる領域は、不純物の到達が第１レジストパターン９３によって阻害される。また、シリコン膜９１のうちで平面視で第２レジストパターン９５の第２領域９５ｂに重なる領域も、不純物の到達が第２レジストパターン９５の第２領域９５ｂによって阻害される。他方で、シリコン膜９１のうちで平面視で第２レジストパターン９５の第１領域９５ａに重なる領域は、第２レジストパターン９５の第１領域９５ａを介してＰ型の不純物が注入され得る。
このため、平面視で第２レジストパターン９５の第１領域９５ａに重なるシリコン膜９１の部位には、ソース領域５３ａとドレイン領域５３ｃとが形成され得る。なお、ソース領域５３ａやドレイン領域５３ｃにおける不純物の濃度は、第１レジストパターン９３や第２レジストパターン９５によってマスクされていない領域における不純物の濃度よりも低い。また、シリコン膜９１のうちで、平面視で第１レジストパターン９３に重なる領域や、平面視で第２レジストパターン９５の第２領域９５ｂに重なる領域における不純物の濃度は、ソース領域５３ａやドレイン領域５３ｃにおける不純物の濃度よりも極めて低い。
Ｐ型の不純物を注入する工程に次いで、第１レジストパターン９３及び第２レジストパターン９５をレジストマスクとして、シリコン膜９１にエッチング処理を施す。これにより、図１５（ｃ）に示すように、平面視で第１レジストパターン９３に重なる領域に第１半導体層５１が形成され得る。また、平面視で第２レジストパターン９５に重なる領域に第２半導体層５３が形成され得る。
次いで、図１５（ｄ）に示すように、第１レジストパターン９３及び第２レジストパターン９５を剥離する。
次いで、図１６（ａ）に示すように、第１基板４１の表示面３側に、第１半導体層５１及び第２半導体層５３を表示面３側から覆うゲート絶縁膜４３を形成する。ゲート絶縁膜４３は、例えばＣＶＤ技術を活用することによって形成され得る。
次いで、ゲート絶縁膜４３の表示面３側に導電膜９７を形成する。導電膜９７は、例えば、アルミニウム、銅、モリブデン、タングステン、クロムなどの金属や、これらを含む合金などで構成され、スパッタリング技術を活用することにより形成され得る。本実施形態では、導電膜９７の材料としてアルミニウム合金が採用されている。
次いで、図１６（ｂ）に示すように、導電膜９７の表示面３側に、第３レジストパターン１０１、第４レジストパターン１０３及び第５レジストパターン１０５を含むレジストパターンを形成する。第３レジストパターン１０１は、平面視で第１半導体層５１に重なる領域に形成される。第４レジストパターン１０３は、平面視で第２半導体層５３に重なる領域に形成される。第５レジストパターン１０５は、平面視で各データ線ＳＩ（図８）に重なる領域に形成される。
次いで、第３レジストパターン１０１、第４レジストパターン１０３及び第５レジストパターン１０５をレジストマスクとして、導電膜９７にエッチング処理を施す。これにより、図１６（ｃ）に示すように、平面視で第３レジストパターン１０１に重なる領域に第１導電パターン１０７が形成され得る。また、平面視で第４レジストパターン１０３に重なる領域に第２導電パターン１０９が形成され得る。また、平面視で第５レジストパターン１０５に重なる領域に第３導電パターン１１１が形成され得る。なお、このときのエッチング処理としては、例えば、塩素を含むガスをエッチャントとするドライエッチングによる処理が採用され得る。
次いで、図１６（ｄ）に示すように、第３レジストパターン１０１、第４レジストパターン１０３及び第５レジストパターン１０５を剥離する。
次いで、図１７（ａ）に示すように、第１導電パターン１０７をマスクとして第１半導体層５１にＮ型の不純物を注入する。Ｎ型の不純物としては、例えばリンやヒ素などの元素が採用され得る。また、注入の条件としては、例えば、ドーズ量（注入濃度）を約２×１０15／ｃｍ2とし、加速エネルギを約５０ｋｅＶとする条件が採用され得る。
これにより、図１７（ｂ）に示すように、第１半導体層５１のうちで平面視で第１導電パターン１０７の外側の領域に重なる部位には、ソース領域５１ａとドレイン領域５１ｃとが形成され得る。
なお、平面視で第１半導体層５１と第１導電パターン１０７とが重なる領域は、第１重畳領域１１３ａと呼ばれる。また、平面視で第２半導体層５３と第２導電パターン１０９とが重なる領域は、第２重畳領域１１５ａと呼ばれる。第２重畳領域１１５ａは、平面視で、ソース領域５３ａの一部と、ドレイン領域５３ｃの一部とに重なっている。
Ｎ型の不純物を注入する工程では、第１半導体層５１のうちで平面視で第１重畳領域１１３ａ内の領域は、不純物の到達が第１導電パターン１０７によって阻害される。また、第２半導体層５３のうちで平面視で第２重畳領域１１５ａ内の領域も、不純物の到達が第２導電パターン１０９によって阻害される。他方で、第２半導体層５３のうちで平面視で第２重畳領域１１５ａの外側の領域に重なる部位には、Ｎ型の不純物が注入され得る。
次いで、第１導電パターン１０７、第２導電パターン１０９及び第３導電パターン１１１にエッチング処理を施す。このときのエッチング処理は、等方性エッチングによる処理である。また、このときのエッチング処理は、ウエットエッチングによる処理である。ウエットエッチングにおけるエッチャントとしては、例えばＴＭＡＨ（TetraMethyl Ammonium Hydroxide）や、燐酸と硝酸と酢酸との混酸などが採用され得る。
なお、このときのエッチング処理としては、前述したドライエッチングによる処理も採用され得る。しかしながら、ウエットエッチングによる処理を採用することは、パーティクルを洗浄する効果が得られる点で好ましい。
第１導電パターン１０７、第２導電パターン１０９及び第３導電パターン１１１にエッチング処理を施すことにより、図１７（ｃ）に示すように、ゲート電極部５７（走査線ＧＴ）、ゲート電極部５５ａ（島状電極５５）及びデータ線ＳＩが形成され得る。
このエッチング処理により、第１重畳領域１１３ａは、第１重畳領域１１３ｂに縮小される。また、第２重畳領域１１５ａは、第２重畳領域１１５ｂに縮小される。
ここで、このエッチング処理の後に、ゲート電極部５５ａ（島状電極５５）が、平面視でソース領域５３ａやドレイン領域５３ｃの一部に重なる構成も採用され得る。これにより、後述する２回目の注入工程におけるＮ型の不純物に起因する特性劣化を低く抑えることができる。
次いで、図１７（ｄ）に示すように、ゲート電極部５７をマスクとして第１半導体層５１にＮ型の不純物を注入する。
なお、このときのＮ型の不純物の注入工程は、２回目の注入工程と呼ばれる。また、先のＮ型の不純物の注入工程は、１回目の注入工程と呼ばれる。
２回目の注入工程では、ドーズ量（注入濃度）が、１回目の注入工程におけるドーズ量（注入濃度）とは異なるドーズ量（注入濃度）に設定されている。本実施形態では、２回目の注入工程におけるドーズ量（注入濃度）は、１回目の注入工程におけるドーズ量（注入濃度）よりも低く設定されている。
２回目の注入工程における注入の条件としては、例えば、ドーズ量（注入濃度）を約２×１０13〜２×１０14／ｃｍ2とし、加速エネルギを約６０ｋｅＶとする条件が採用され得る。
２回目の注入工程により、第１半導体層５１には、図１７（ｄ）中のＪ部の拡大図である図１８に示すように、ソース領域５１ａと第１重畳領域１１３ｂとの間に、Ｎ型の不純物の濃度がソース領域５１ａよりも低い領域であるＬＤＤ領域５１ｄが形成され得る。また、ドレイン領域５１ｃと第１重畳領域１１３ｂとの間に、Ｎ型の不純物の濃度がドレイン領域５１ｃよりも低い領域であるＬＤＤ領域５１ｅが形成され得る。
そして、ＬＤＤ領域５１ｄとＬＤＤ領域５１ｅとの間に、平面視でゲート電極部５７に重なるチャネル領域５１ｂが形成され得る。
ここで、第２半導体層５３のソース領域５３ａ及びドレイン領域５３ｃには、それぞれ、Ｎ型の不純物を注入する２回の注入工程によってＮ型の不純物が注入される。これらの２回の注入工程におけるドーズ量（注入濃度）は、Ｐ型の不純物を注入する工程におけるドーズ量（注入濃度）よりも低く設定されている。このため、Ｐチャネル型のＴＦＴ素子である駆動トランジスタ２３の特性が損なわれることが極めて低く抑えられている。
２回目の注入工程に次いで、図１９（ａ）に示すように、ゲート絶縁膜４３の表示面３側に、ゲート電極部５７（走査線ＧＴ）、ゲート電極部５５ａ（島状電極５５）及びデータ線ＳＩを表示面３側から覆う絶縁膜４５を形成する。絶縁膜４５は、例えばＣＶＤ技術を活用することによって形成され得る。
次いで、ゲート絶縁膜４３及び絶縁膜４５に、コンタクトホールＣＨ１〜ＣＨ６を形成する。なお、このとき、コンタクトホールＣＨ７（図９）も形成する。
次いで、図１９（ｂ）に示すように、絶縁膜４５の表示面３側に、中継電極６１及び中継電極６３を形成する。なお、このとき、図１０に示す電源線ＰＷ及びドレイン電極５９も形成する。
次いで、図１９（ｂ）に示すように、絶縁膜４５の表示面３側に、中継電極６１及び中継電極６３、並びに電源線ＰＷ及びドレイン電極５９を表示面３側から覆う絶縁膜４７を形成する。
次いで、絶縁膜４７の表示面３側に絶縁膜４９を形成する。
ここで、絶縁膜４７や絶縁膜４９は、絶縁膜４７や絶縁膜４９が酸化シリコンや窒化シリコンなどの無機材料で構成される場合には、例えばＣＶＤ技術などを活用することによって形成され得る。また、絶縁膜４７や絶縁膜４９がアクリル系の樹脂などの有機材料で構成される場合には、絶縁膜４７や絶縁膜４９は、例えばスピンコート技術などを活用することによって形成され得る。
次いで、絶縁膜４７及び絶縁膜４９に、コンタクトホールＣＨ８を形成する。
次いで、図１９（ｃ）に示すように、絶縁膜４９の表示面３側に、各画素電極２９を形成する。
次いで、平面視で各画素電極２９の周縁及び絶縁膜４９に重なる領域（図５に示す領域７２）に絶縁膜７１を形成する。
ここで、絶縁膜７１の形成では、絶縁膜７１が酸化シリコンや窒化シリコンなどの無機材料で構成される場合には、まず、例えばＣＶＤ技術などを活用することによって無機材料の膜を形成する。次いで、フォトリソグラフィ技術やエッチング技術を活用することによって、無機材料の膜をパターニングする。これにより、絶縁膜７１が無機材料で形成され得る。
また、絶縁膜７１がアクリル系の樹脂などの有機材料で構成される場合には、例えばスピンコート技術やフォトリソグラフィ技術などを活用して、有機材料の膜をパターニングすることによって形成され得る。
次いで、平面視で絶縁膜７１に重なる領域に遮光膜７３を形成する。
ここで、遮光膜７３の形成では、遮光膜７３がアクリル系の樹脂やポリイミドなどの有機材料で構成される場合には、例えばスピンコート技術やフォトリソグラフィ技術などを活用して、有機材料の膜をパターニングすることによって形成され得る。
次いで、各画素電極２９をＯ2プラズマ処理などで活性化させてから、遮光膜７３の表面にＣＦ4プラズマ処理などで撥液性を付与する。
次いで、図２０（ａ）に示すように、絶縁膜７１によって囲まれた各画素５の領域内に液滴吐出ヘッド１２１から、正孔注入層７５を構成する有機材料が含まれた液状体７５ａを液滴７５ｂとして吐出することで、各画素５の領域内に液状体７５ａを配置する。
なお、液滴吐出ヘッド１２１から液状体７５ａなどを液滴として吐出する技術は、インクジェット技術と呼ばれる。そして、インクジェット技術を活用して液状体７５ａなどを所定の位置に配置する方法は、インクジェット法と呼ばれる。このインクジェット法は、塗布法の１つである。
液状体７５ａの配置に次いで、各画素５の領域内に配置された液状体７５ａを減圧乾燥法で乾燥させてから焼成を行うことによって、図２０（ｂ）に示す正孔注入層７５が形成され得る。なお、正孔注入層７５を構成する有機材料が含まれた液状体７５ａは、ＰＥＤＯＴとＰＳＳとの混合物を、溶媒に溶解させた構成が採用され得る。溶媒としては、例えば、ジエチレングリコール、イソプロピルアルコール、ノルマルブタノールなどが採用され得る。なお、減圧乾燥法は、減圧環境下で行う乾燥方法であり、真空乾燥法とも呼ばれる。また、液状体７５ａの焼成条件は、環境温度が約２００℃で、保持時間が約１０分間である。
次いで、図２０（ｂ）に示すように、遮光膜７３によって囲まれた領域内に液滴吐出ヘッド１２１から、正孔輸送層７７を構成する有機材料が含まれた液状体７７ａを液滴７７ｂとして吐出することで、遮光膜７３によって囲まれた領域内に液状体７７ａを配置する。このとき、正孔注入層７５は、液状体７７ａによって覆われる。なお、液状体７７ａは、ＴＦＢを溶媒に溶解させた構成が採用され得る。溶媒としては、例えば、シクロヘキシルベンゼンなどが採用され得る。
次いで、液状体７７ａを減圧乾燥法で乾燥させてから、不活性ガス中で焼成を行うことによって、図２０（ｃ）に示す正孔輸送層７７が形成され得る。なお、液状体７７ａの焼成条件は、環境温度が約１３０℃で、保持時間が約１時間である。
次いで、図２０（ｃ）に示すように、遮光膜７３によって囲まれた各領域内に、発光層７９を構成する有機材料が含まれた液状体７９ａを配置する。液状体７９ａは、液滴吐出ヘッド１２１から液状体７９ａを液滴７９ｂとして吐出することによって配置される。このとき、正孔輸送層７７は、液状体７９ａによって覆われる。なお、液状体７９ａは、画素５ｒ、５ｇ及び５ｂのそれぞれに対応する前述した有機材料を溶媒に溶解させた構成が採用され得る。溶媒としては、例えば、シクロヘキシルベンゼンなどが採用され得る。
次いで、液状体７９ａを減圧乾燥法で乾燥させてから、不活性ガス中で焼成を行うことによって、図５に示す発光層７９が形成され得る。液状体７９ａの焼成条件は、環境温度が約１３０℃で、保持時間が約１時間である。
次いで、スパッタリング技術などを活用してＩＴＯ等の膜を形成してから、この膜をフォトリソグラフィ技術及びエッチング技術などを活用してパターニングすることにより、図５に示す共通電極３３が形成され得る。これにより、素子基板１１が製造され得る。
表示装置１を組み立てる工程では、図２に示すように、素子基板１１及び封止基板１３を、接着剤１６及びシール材１７を介して接合する。
このとき、素子基板１１及び封止基板１３は、図５に示すように、第１基板４１の第１面４２ａと、封止基板１３の対向面１３ｂとが向き合った状態で接合される。これにより、表示装置１が製造され得る。
本実施形態において、選択トランジスタ２１及び相補型のＴＦＴ素子のそれぞれが半導体装置に対応し、第１半導体層５１が半導体層に対応し、第１導電パターン１０７が導電パターンに対応し、Ｎ型の不純物が第２不純物としての不純物に対応し、第１重畳領域１１３ａが重畳領域に対応し、ドーズ量が注入濃度に対応している。また、第１導電パターン１０７、第２導電パターン１０９及び第３導電パターン１１１にエッチング処理を施す工程が縮小工程に対応している。また、１回目の注入工程が、半導体層に不純物を注入する第１注入工程、及び第２不純物を注入する第２注入工程のそれぞれに対応している。また、２回目の注入工程が、半導体層に不純物を注入する第２注入工程、及び第２不純物を注入する第３注入工程のそれぞれに対応している。
表示装置１の製造方法により、画素５ごとにＮチャネル型のＴＦＴ素子とＰチャネル型のＴＦＴ素子とを有する表示装置１が製造され得る。Ｎチャネル型のＴＦＴ素子である選択トランジスタ２１は、ソース領域５１ａ及びチャネル領域５１ｂ間にＬＤＤ領域５１ｄを有し、チャネル領域５１ｂ及びドレイン領域５１ｃ間にＬＤＤ領域５１ｅを有している。このため、表示装置１の低消費電力化が図られる。
また、表示装置１の製造方法によれば、Ｎチャネル型のＴＦＴ素子とＰチャネル型のＴＦＴ素子とを組み合わせた相補型のＴＦＴ素子を形成することもできる。このため、選択トランジスタ２１及び駆動トランジスタ２３を形成するときに、相補型のＴＦＴ素子も形成することができる。これにより、相補型のＴＦＴ素子が適用された走査線駆動回路３４やデータ線駆動回路３５を素子基板１１に有する表示装置１が製造され得る。
本実施形態では、第１重畳領域１１３ａを縮小するときに、第３〜第５レジストパターン１０１，１０３，１０５が剥離された状態で、且つ新たなレジストパターンなどが設けられていない状態で、第１導電パターン１０７にエッチング処理が施される。このため、第１重畳領域１１３ａを縮小するのに際して、レジスト膜を設ける工程やフォトリソグラフィ工程などを省略することができる。この結果、ＬＤＤ構造を有する選択トランジスタ２１の製造方法における効率化を図りやすくすることができる。
また、本実施形態では、第１導電パターン１０７にエッチング処理を施すことによってゲート電極部５７を形成し、このゲート電極部５７をマスクとして２回目の注入工程を実施する方法が採用されている。このため、ＬＤＤ領域５１ｄやＬＤＤ領域５１ｅを、自己整合（セルフアライン）的に形成することができる。
また、本実施形態では、第１導電パターン１０７、第２導電パターン１０９及び第３導電パターン１１１を形成してから、１回目の注入工程の前に、第３レジストパターン１０１、第４レジストパターン１０３及び第５レジストパターン１０５を剥離する工程がある。
ここで、第３レジストパターン１０１、第４レジストパターン１０３及び第５レジストパターン１０５のそれぞれを構成している材料は、不純物の注入工程を経ると、注入工程の前よりも硬くなってしまうことがある。
本実施形態では、１回目の注入工程の前に第３レジストパターン１０１、第４レジストパターン１０３及び第５レジストパターン１０５を剥離するので、第３レジストパターン１０１、第４レジストパターン１０３及び第５レジストパターン１０５が硬くなる前に剥離することができる。このため、１回目の注入工程の後に第３レジストパターン１０１、第４レジストパターン１０３及び第５レジストパターン１０５を剥離する場合に比較して、第３レジストパターン１０１、第４レジストパターン１０３及び第５レジストパターン１０５を容易に剥離しやすくすることができる。
なお、本実施形態では、２回目の注入工程におけるドーズ量（注入濃度）を、１回目の注入工程におけるドーズ量（注入濃度）とは異なるドーズ量（注入濃度）に設定したが、ドーズ量（注入濃度）はこれに限定されない。２回目の注入工程におけるドーズ量（注入濃度）としては、１回目の注入工程におけるドーズ量（注入濃度）と同等のドーズ量（注入濃度）が採用され得る。また、２回目の注入工程におけるドーズ量（注入濃度）としては、１回目の注入工程におけるドーズ量（注入濃度）よりも高いドーズ量（注入濃度）も採用され得る。
また、本実施形態では、１回目の注入工程の前に、第３レジストパターン１０１、第４レジストパターン１０３及び第５レジストパターン１０５を剥離する場合を例に説明したが、これらの第３〜第５レジストパターン１０１，１０３，１０５を剥離する工程の順序はこれに限定されない。第３〜第５レジストパターン１０１，１０３，１０５を剥離する工程の順序としては、１回目の注入工程と、第１導電パターン１０７、第２導電パターン１０９及び第３導電パターン１１１にエッチング処理を施す工程との間も採用され得る。この順序では、１回目の注入工程の後に第３〜第５レジストパターン１０１，１０３，１０５を剥離するので、第１導電パターン１０７、第２導電パターン１０９及び第３導電パターン１１１が不純物によって損傷を受けることを避けやすくすることができる。
第２実施形態について説明する。
第２実施形態における表示装置１は、図３中のＣ−Ｃ線における断面図である図２１に示すように、素子基板２０を有している。第２実施形態における表示装置１は、第１実施形態における素子基板１１が素子基板２０に替えられていることを除いては、第１実施形態における表示装置１と同様の構成を有している。
従って、以下の第２実施形態では、重複した説明を避けるため、第１実施形態と同一の構成については、同一の符号を付して詳細な説明を省略し、第１実施形態と異なる点のみについて説明する。
素子基板２０では、ゲート電極部５７（走査線ＧＴ）、ゲート電極部５５ａ（島状電極５５）及びデータ線ＳＩのそれぞれが、複数の導電層を有している。本実施形態では、ゲート電極部５７（走査線ＧＴ）、ゲート電極部５５ａ（島状電極５５）及びデータ線ＳＩのそれぞれは、第１導電層１３１と、第２導電層１３３とを有している。ゲート電極部５７（走査線ＧＴ）、ゲート電極部５５ａ（島状電極５５）及びデータ線ＳＩのそれぞれは、第１導電層１３１と第２導電層１３３とが重なった構成を有している。
また、第１導電層１３１の厚みは、第２導電層１３３の厚みよりも薄く設定されている。本実施形態では、第１導電層１３１の厚みが約５０ｎｍに設定されており、第２導電層１３３の厚みが約４００ｎｍに設定されている。
第１導電層１３１は、ゲート絶縁膜４３の表示面３側に設けられている。第２導電層１３３は、第１導電層１３１の表示面３側に設けられている。
第１半導体層５１は、図２１中の選択トランジスタ２１の拡大図である図２２に示すように、ＬＤＤ領域５１ｄと、ＬＤＤ領域５１ｅとを有している。
ゲート電極部５７において、第１導電層１３１は、平面視でＬＤＤ領域５１ｄとチャネル領域５１ｂとＬＤＤ領域５１ｅとに重なる領域に設けられている。このため、本実施形態では、選択トランジスタ２１は、所謂ＧＯＬＤ（Gate-DrainOverlapped LDD）構造を有している。
また、ゲート電極部５７において、第２導電層１３３は、平面視でチャネル領域５１ｂに重なる領域に設けられている。
ここで、素子基板２０を製造する工程について説明する。
素子基板２０を製造する工程では、第１実施形態と同様の工程を経て、図１５（ｄ）に示す第１半導体層５１及び第２半導体層５３を第１基板４１に形成する。
次いで、図２３（ａ）に示すように、第１基板４１の表示面３側に、第１半導体層５１及び第２半導体層５３を表示面３側から覆うゲート絶縁膜４３を形成する。ゲート絶縁膜４３は、例えばＣＶＤ技術を活用することによって形成され得る。
次いで、ゲート絶縁膜４３の表示面３側に第１導電膜１３１ａを形成する。本実施形態では、第１導電膜１３１ａの材料としてチタンが採用されている。第１導電膜１３１ａは、例えばスパッタリング技術を活用することにより形成され得る。
次いで、第１導電膜１３１ａの表示面３側に第２導電膜１３３ａを形成する。本実施形態では、第２導電膜１３３ａの材料として、アルミニウムとネオジウムとを含む合金が採用されている。第２導電膜１３３ａは、例えばスパッタリング技術を活用することにより形成され得る。
次いで、図２３（ｂ）に示すように、第２導電膜１３３ａの表示面３側に、第３レジストパターン１０１、第４レジストパターン１０３及び第５レジストパターン１０５を含むレジストパターンを形成する。第３レジストパターン１０１は、平面視で第１半導体層５１に重なる領域に形成される。第４レジストパターン１０３は、平面視で第２半導体層５３に重なる領域に形成される。第５レジストパターン１０５は、平面視で各データ線ＳＩ（図８）に重なる領域に形成される。
次いで、第３〜第５レジストパターン１０１，１０３，１０５のそれぞれをレジストマスクとして、第１導電膜１３１ａ及び第２導電膜１３３ａにエッチング処理を施す。これにより、図２３（ｃ）に示すように、平面視で第３〜第５レジストパターン１０１，１０３，１０５のそれぞれに重なる領域に、第１導電パターン１３１ｂ及び第２導電パターン１３３ｂが形成され得る。なお、このときのエッチング処理としては、例えば、塩素を含むガスをエッチャントとするドライエッチングによる処理が採用され得る。
次いで、図２４（ａ）に示すように、第３〜第５レジストパターン１０１，１０３，１０５のそれぞれを剥離する。
なお、平面視で第１半導体層５１と第２導電パターン１３３ｂとが重なる領域は、第１重畳領域１３５ａと呼ばれる。また、平面視で第２半導体層５３と第２導電パターン１３３ｂとが重なる領域は、第２重畳領域１３７ａと呼ばれる。第２重畳領域１３７ａは、平面視で、ソース領域５３ａの一部と、ドレイン領域５３ｃの一部とに重なっている。
第３〜第５レジストパターン１０１，１０３，１０５の剥離に次いで、第１導電パターン１３１ｂ及び第２導電パターン１３３ｂにエッチング処理を施す。このときのエッチング処理は、等方性エッチングによる処理である。このときのエッチング処理では、第１導電パターン１３１ｂに対するエッチングレートが、第２導電パターン１３３ｂに対するエッチングレートよりも遅く設定される。
また、このときのエッチング処理は、ウエットエッチングによる処理である。ウエットエッチングにおけるエッチャントとしては、例えばＴＭＡＨなどが採用され得る。
なお、このときのエッチング処理としては、前述したドライエッチングによる処理も採用され得る。しかしながら、ウエットエッチングによる処理を採用することは、パーティクルを洗浄する効果が得られる点で好ましい。アルミニウムとネオジウムとを含む合金にドライエッチングによる処理を施すと、パーティクルが発生しやすい。このため、本実施形態では、ウエットエッチングによる処理が特に有効である。
第１導電パターン１３１ｂ及び第２導電パターン１３３ｂにエッチング処理を施すことにより、図２４（ｂ）に示すように、第１導電層１３１及び第２導電層１３３が形成され得る。これにより、ゲート電極部５７（走査線ＧＴ）、ゲート電極部５５ａ（島状電極５５）及びデータ線ＳＩが形成され得る。
このエッチング処理によって、第１重畳領域１３５ａは、第１重畳領域１３５ｂに縮小される。また、第２重畳領域１３７ａは、第２重畳領域１３７ｂに縮小される。第１重畳領域１３５ａは、平面視で第１半導体層５１と第１導電層１３１とが重なる領域である重畳領域１３５ｃよりも狭い。第２重畳領域１３７ａは、平面視で第２半導体層５３と第１導電層１３１とが重なる領域である重畳領域１３７ｃよりも狭い。つまり、このエッチング処理では、第１導電層１３１を第２導電層１３３よりも広く残して、第１導電パターン１３１ｂ及び第２導電パターン１３３ｂにエッチング処理を施す。
次いで、図２４（ｃ）に示すように、ゲート電極部５７をマスクとして第１半導体層５１にＮ型の不純物を注入する。Ｎ型の不純物としては、例えばリンやヒ素などの元素が採用され得る。また、注入の条件としては、例えば、ドーズ量（注入濃度）を約２×１０15／ｃｍ2とし、加速エネルギを約５０ｋｅＶとする条件が採用され得る。
これにより、第１半導体層５１のうちで平面視で第１導電層１３１の外側の領域に重なる部位には、ソース領域５１ａとドレイン領域５１ｃとが形成され得る。
Ｎ型の不純物を注入する工程では、第１半導体層５１のうちで平面視で第１重畳領域１３５ｂ及び重畳領域１３５ｃに重なる領域は、不純物の到達が第１導電層１３１及び第２導電層１３３によって阻害される。
他方で、第１半導体層５１のうちで平面視で第１重畳領域１３５ｂの外側、且つ平面視で重畳領域１３５ｃの内側の領域には、Ｎ型の不純物が第１導電層１３１を介して注入される。このため、第１半導体層５１のうちでソース領域５１ａと第１重畳領域１３５ｂとの間の領域は、Ｎ型の不純物の濃度がソース領域５１ａよりも低い。同様に、第１半導体層５１のうちでドレイン領域５１ｃと第１重畳領域１３５ｂとの間の領域は、Ｎ型の不純物の濃度がドレイン領域５１ｃよりも低い。
これにより、図２２に示すＬＤＤ領域５１ｄやＬＤＤ領域５１ｅが形成され得る。
第２実施形態において、第１導電パターン１３１ｂ及び第２導電パターン１３３ｂが導電パターンに対応し、第２導電層１３３が他の導電層に対応し、第１重畳領域１３５ａが重畳領域に対応している。
本実施形態における表示装置１の製造方法により、画素５ごとにＮチャネル型のＴＦＴ素子とＰチャネル型のＴＦＴ素子とを有する表示装置１が製造され得る。Ｎチャネル型のＴＦＴ素子である選択トランジスタ２１は、ソース領域５１ａ及びチャネル領域５１ｂ間にＬＤＤ領域５１ｄを有し、チャネル領域５１ｂ及びドレイン領域５１ｃ間にＬＤＤ領域５１ｅを有している。また、ゲート電極部５７において、第１導電層１３１は、平面視でＬＤＤ領域５１ｄとチャネル領域５１ｂとＬＤＤ領域５１ｅとに重なる領域に設けられている。このため、選択トランジスタ２１にＧＯＬＤ構造が適用されているので、ホットキャリアによるオン電流値の劣化を軽減することができる。この結果、表示装置１の信頼性を向上させやすくすることができる。
また、表示装置１の製造方法によれば、Ｎチャネル型のＴＦＴ素子とＰチャネル型のＴＦＴ素子とを組み合わせた相補型のＴＦＴ素子を形成することもできる。このため、選択トランジスタ２１及び駆動トランジスタ２３を形成するときに、相補型のＴＦＴ素子も形成することができる。これにより、相補型のＴＦＴ素子が適用された走査線駆動回路３４やデータ線駆動回路３５を素子基板２０に有する表示装置１が製造され得る。
本実施形態では、第１重畳領域１３５ａを縮小するときに、第３〜第５レジストパターン１０１，１０３，１０５が剥離された状態で、且つ新たなレジストパターンなどが設けられていない状態で、第１導電パターン１３１ｂ及び第２導電パターン１３３ｂにエッチング処理が施される。このため、第１重畳領域１３５ａを縮小するのに際して、レジスト膜を設ける工程やフォトリソグラフィ工程などを省略することができる。この結果、ＧＯＬＤ構造を有する選択トランジスタ２１の製造方法における効率化を図りやすくすることができる。
また、本実施形態では、第１導電パターン１３１ｂ及び第２導電パターン１３３ｂにエッチング処理を施すことによってゲート電極部５７を形成し、このゲート電極部５７をマスクとして注入工程を実施する方法が採用されている。このため、ＬＤＤ領域５１ｄやＬＤＤ領域５１ｅを、自己整合（セルフアライン）的に形成することができる。
なお、表示装置１では、有機層３１からの光を封止基板１３を介して表示面３から射出するトップエミッション型の有機ＥＬ装置を例に説明したが、有機ＥＬ装置はこれに限定されない。有機ＥＬ装置は、有機層３１からの光を素子基板１１や、素子基板２０を介して底面１５から射出するボトムエミッション型も採用され得る。
ボトムエミッション型の場合、有機層３１からの光が底面１５から射出されるので、底面１５側に表示面３が設定される。つまり、ボトムエミッション型では、表示装置１の底面１５と表示面３とが入れ替わる。そして、ボトムエミッション型では、底面１５側が上側に対応し、表示面３側が下側に対応する。
また、本実施形態では、表示装置１として有機ＥＬ装置を例に説明したが、表示装置１はこれに限定されない。表示装置１としては、光を変調することができる液晶を有する液晶装置も適用され得る。
上述した表示装置１は、それぞれ例えば、図２５に示す電子機器５００の表示部５１０に適用され得る。この電子機器５００は、携帯電話機である。この電子機器５００は、操作ボタン５１１を有している。表示部５１０は、操作ボタン５１１で入力した内容や着信情報を始めとする様々な情報について表示を行うことができる。この電子機器５００では、表示部５１０に表示装置１が適用されているので、表示装置１の低消費電力化や信頼性の向上が図られる。
なお、電子機器５００としては、携帯電話機に限られず、モバイルコンピュータ、デジタルスチルカメラ、デジタルビデオカメラ、カーナビゲーションシステム用の表示機器などの車載機器、オーディオ機器等の種々の電子機器が挙げられる。
第１実施形態における表示装置を示す平面図。 図１中のＡ−Ａ線における断面図。 第１実施形態における複数の画素の一部を示す平面図。 第１実施形態における表示装置の回路構成を示す図。 図３中のＣ−Ｃ線における断面図。 第１実施形態における第１半導体層及び第２半導体層を示す平面図。 第１実施形態における第１半導体層と第２半導体層と島状電極と走査線とデータ線とを示す平面図。 第１実施形態における島状電極と走査線とデータ線とを示す平面図。 第１実施形態におけるコンタクトホールを示す平面図。 第１実施形態における選択トランジスタと駆動トランジスタと走査線とデータ線と電源線とドレイン電極と中継電極とを示す平面図。 図１０中のＦ−Ｆ線における断面図。 図５中のＤ部の拡大図。 第１実施形態における画素電極を示す平面図。 第１実施形態における各走査線に供給される制御信号のタイミングチャート。 第１実施形態における素子基板の製造工程を説明する図。 第１実施形態における素子基板の製造工程を説明する図。 第１実施形態における素子基板の製造工程を説明する図。 図１７（ｄ）中のＪ部の拡大図。 第１実施形態における素子基板の製造工程を説明する図。 第１実施形態における素子基板の製造工程を説明する図。 第２実施形態における表示装置を図３中のＣ−Ｃ線で切断した断面図。 図２１中の選択トランジスタの拡大図。 第２実施形態における素子基板の製造工程を説明する図。 第２実施形態における素子基板の製造工程を説明する図。 第１実施形態及び第２実施形態のそれぞれにおける表示装置を適用した電子機器の斜視図。
符号の説明
１…表示装置、３…表示面、５…画素、７…表示領域、１１…素子基板、１３…封止基板、２０…素子基板、２１…選択トランジスタ、２３…駆動トランジスタ、２５…容量素子、２７…有機ＥＬ素子、３４…走査線駆動回路、３５…データ線駆動回路、４１…第１基板、５１…第１半導体層、５１ａ…ソース領域、５１ｂ…チャネル領域、５１ｃ…ドレイン領域、５１ｄ…ＬＤＤ領域、５１ｅ…ＬＤＤ領域、５３…第２半導体層、５３ａ…ソース領域、５３ｂ…チャネル領域、５３ｃ…ドレイン領域、５３ｄ…電極部、５５…島状電極、５５ａ…ゲート電極部、５５ｂ…電極部、５９…ドレイン電極、６１…中継電極、６３…中継電極、６５…ソース電極部、９３…第１レジストパターン、９５…第２レジストパターン、９５ａ…第１領域、９５ｂ…第２領域、９７…導電膜、１０１…第３レジストパターン、１０３…第４レジストパターン、１０５…第５レジストパターン、１０７…第１導電パターン、１０９…第２導電パターン、１１１…第３導電パターン、１１３ａ，１１３ｂ…第１重畳領域、１１５ｂ，１１５ｂ…第２重畳領域、１３１…第１導電層、１３３…第２導電層、１３１ａ…第１導電膜、１３３ａ…第２導電膜、１３１ｂ…第１導電パターン、１３３ｂ…第２導電パターン、１３５ａ，１３５ｂ…第１重畳領域、１３５ｃ…重畳領域、１３７ａ，１３７ｂ…第２重畳領域、１３７ｃ…重畳領域、５００…電子機器、ＧＴ…走査線、ＳＩ…データ線。

Claims (17)

  1. 基板に設けられた半導体層の前記基板側とは反対側に、平面視で前記半導体層の一部に重なる導電パターンを形成する工程と、
    前記導電パターンをマスクとして前記半導体層に不純物を注入する第１注入工程と、
    前記第１注入工程の後に、前記導電パターンの一部を除去して、前記導電パターンと前記半導体層とが平面視で重なる領域である重畳領域を縮小する縮小工程と、
    前記縮小工程の後に、前記導電パターンをマスクとして前記半導体層に前記不純物を注入する第２注入工程と、を有することを特徴とする半導体装置の製造方法。
  2. 前記不純物の注入濃度が、前記第１注入工程と前記第２注入工程とで互いに異なることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２注入工程における前記注入濃度が、前記第１注入工程における前記注入濃度よりも低いことを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第２注入工程における前記注入濃度が、前記第１注入工程における前記注入濃度よりも高いことを特徴とする請求項２に記載の半導体装置の製造方法。
  5. 前記導電パターンを形成する工程は、
    平面視で前記半導体層を覆う領域に導電膜を形成する工程と、
    前記導電膜の前記半導体層側とは反対側に、平面視で前記半導体層の一部に重なるレジストパターンを形成する工程と、
    前記レジストパターンをレジストマスクとして前記導電膜にエッチング処理を施す工程と、を有しており、
    前記縮小工程では、前記レジストパターンが剥離された状態で前記導電パターンにエッチング処理を施すことにより、前記導電パターンの一部を除去することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記導電パターンを形成する工程と、前記第１注入工程との間に、前記レジストパターンを剥離する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第１注入工程と、前記縮小工程との間に、前記レジストパターンを剥離する工程を有することを特徴とする請求項５に記載の半導体装置の製造方法。
  8. 前記縮小工程における前記エッチング処理が、等方性エッチングによる処理であることを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置の製造方法。
  9. 前記縮小工程における前記エッチング処理が、ウエットエッチングによる処理であることを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置の製造方法。
  10. 基板に設けられた半導体層の前記基板側とは反対側に、複数の導電層を重ねた構成を有する導電パターンを、平面視で前記半導体層の一部に重ねて形成する導電パターン形成工程と、
    前記導電パターン形成工程の後に、前記複数の導電層のうちで前記半導体層に最も近い第１導電層を他の前記導電層よりも平面視で広く残して前記導電パターンの一部を除去することにより、前記他の導電層と前記半導体層とが平面視で重なる領域である重畳領域を縮小する縮小工程と、
    前記縮小工程の後に、前記導電パターンをマスクとして前記半導体層に不純物を注入する注入工程と、を有することを特徴とする半導体装置の製造方法。
  11. 前記導電パターン形成工程は、
    平面視で前記半導体層を覆う領域に、複数の導電層を重ねて形成する工程と、
    前記複数の導電層の前記半導体層側とは反対側に、平面視で前記半導体層の一部に重なるレジストパターンを形成する工程と、
    前記レジストパターンをレジストマスクとして前記複数の導電層にエッチング処理を施す工程と、を有しており、
    前記縮小工程では、前記レジストパターンが剥離された状態で前記複数の導電層にエッチング処理を施すことにより、前記導電パターンの一部を除去することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記縮小工程における前記エッチング処理が、等方性エッチングによる処理であり、
    前記第１導電層のエッチングレートが前記他の導電層のエッチングレートよりも遅く設定されていることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記縮小工程における前記エッチング処理が、ウエットエッチングによる処理であることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
  14. 基板に設けられた半導体層の前記基板側とは反対側に、第１レジストパターンと、前記第１レジストパターンの厚みよりも薄い第１領域、及び前記第１領域の厚みよりも厚い第２領域を有する第２レジストパターンとを、互いに異なる領域に形成するレジストパターン形成工程と、
    前記第１レジストパターン及び前記第２レジストパターンのそれぞれをマスクとして、前記半導体層に第１不純物を注入する第１注入工程と、
    前記第１レジストパターン及び前記第２レジストパターンのそれぞれをレジストマスクとして、前記半導体層にエッチング処理を施して、平面視で前記第１レジストパターンに重なる第１半導体層と、平面視で前記第２レジストパターンに重なる第２半導体層とを形成する工程と、
    前記第１半導体層及び前記第２半導体層の前記基板側とは反対側に、平面視で前記第１半導体層及び前記第２半導体層を覆う導電膜を形成する工程と、
    前記導電膜の前記基板側とは反対側に、平面視で前記第１半導体層の一部に重なる第３レジストパターンと、平面視で前記第２半導体層の一部に重なる第４レジストパターンとを形成する工程と、
    前記第３レジストパターン及び前記第４レジストパターンのそれぞれをレジストマスクとして前記導電膜にエッチング処理を施して、平面視で前記第３レジストパターンに重なる第１導電パターンと、平面視で前記第４レジストパターンに重なる第２導電パターンとを形成する導電パターン形成工程と、
    前記第１導電パターン及び前記第２導電パターンのそれぞれをマスクとして前記第１半導体層及び前記第２半導体層に第２不純物を注入する第２注入工程と、
    前記第２注入工程の後に、前記第１導電パターンの一部及び前記第２導電パターンの一部を除去して、前記第１導電パターンと前記第１半導体層とが平面視で重なる領域である第１重畳領域と、前記第２導電パターンと前記第２半導体層とが平面視で重なる領域である第２重畳領域とを縮小する縮小工程と、
    前記縮小工程の後に、前記第１導電パターン及び前記第２導電パターンのそれぞれをマスクとして前記第１半導体層及び前記第２半導体層に前記第２不純物を注入する第３注入工程と、を有し、
    前記縮小工程では、前記第３レジストパターン及び前記第４レジストパターンが剥離された状態で前記第１導電パターン及び前記第２導電パターンにエッチング処理を施すことにより、前記第１導電パターンの一部及び前記第２導電パターンの一部を除去することを特徴とする半導体装置の製造方法。
  15. 基板に設けられた半導体層の前記基板側とは反対側に、第１レジストパターンと、前記第１レジストパターンの厚みよりも薄い第１領域、及び前記第１領域の厚みよりも厚い第２領域を有する第２レジストパターンとを、互いに異なる領域に形成するレジストパターン形成工程と、
    前記第１レジストパターン及び前記第２レジストパターンのそれぞれをレジストマスクとして、前記半導体層にエッチング処理を施して、平面視で前記第１レジストパターンに重なる第１半導体層と、平面視で前記第２レジストパターンに重なる第２半導体層とを形成する工程と、
    前記第１レジストパターン及び前記第２レジストパターンのそれぞれをマスクとして、前記第２半導体層に前記第１領域を介して第１不純物を注入する第１注入工程と、
    前記第１半導体層及び前記第２半導体層の前記基板側とは反対側に、平面視で前記第１半導体層及び前記第２半導体層を覆う導電膜を形成する工程と、
    前記導電膜の前記基板側とは反対側に、平面視で前記第１半導体層の一部に重なる第３レジストパターンと、平面視で前記第２半導体層の一部に重なる第４レジストパターンとを形成する工程と、
    前記第３レジストパターン及び前記第４レジストパターンのそれぞれをレジストマスクとして前記導電膜にエッチング処理を施して、平面視で前記第３レジストパターンに重なる第１導電パターンと、平面視で前記第４レジストパターンに重なる第２導電パターンとを形成する導電パターン形成工程と、
    前記第１導電パターン及び前記第２導電パターンのそれぞれをマスクとして前記第１半導体層及び前記第２半導体層に第２不純物を注入する第２注入工程と、
    前記第２注入工程の後に、前記第１導電パターンの一部及び前記第２導電パターンの一部を除去して、前記第１導電パターンと前記第１半導体層とが平面視で重なる領域である第１重畳領域と、前記第２導電パターンと前記第２半導体層とが平面視で重なる領域である第２重畳領域とを縮小する縮小工程と、
    前記縮小工程の後に、前記第１導電パターン及び前記第２導電パターンのそれぞれをマスクとして前記第１半導体層及び前記第２半導体層に前記第２不純物を注入する第３注入工程と、を有し、
    前記縮小工程では、前記第３レジストパターン及び前記第４レジストパターンが剥離された状態で前記第１導電パターン及び前記第２導電パターンにエッチング処理を施すことにより、前記第１導電パターンの一部及び前記第２導電パターンの一部を除去することを特徴とする半導体装置の製造方法。
  16. 前記導電パターン形成工程と、前記第２注入工程との間に、前記第３レジストパターン及び前記第４レジストパターンを剥離する工程を有することを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
  17. 前記第２注入工程と、前記縮小工程との間に、前記第３レジストパターン及び前記第４レジストパターンを剥離する工程を有することを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
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