JP5542262B2 - 半導体装置 - Google Patents

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Description

本発明はガラス基板上に形成された薄膜素子に関し、また、薄膜素子が形成されたガラ
ス基板に関する。
ガラス基板は、石英基板と比較して安価であり、大型化が容易であることからフラット
パネルディスプレイ用の基板などとして多用されてきている。
しかし、一方でガラス基板は歪み点温度が低く、熱に弱いという特徴を有するため、ガ
ラス基板上に薄膜半導体を形成するプロセスには制約が多い。そのため、ガラス基板上に
ポリシリコンを形成する場合にはレーザ結晶化によって基板にあまり熱がかからないよう
なプロセスが採用されることが多い。
ところがやはり不純物の活性化など、ある程度の加熱は行わざるを得ず、それにより生
じる熱収縮を緩和するために特許文献1や特許文献2など様々な対策が取られている。
特開2002―175984号公報 特開2003−335547号公報
低コスト化やディスプレイの大型化に伴って、ガラス基板はどんどん大型化してきてい
る。そのため、熱収縮による基板の歪みはより深刻なものとなってきており、さらなる対
策が求められている。
また、デザインルールが縮小されるにつれてマスク位置ずれに対する許容マージンは小
さくなっており、どんなに厳密にマスク合わせを行ったとしてもアライメントのずれや基
板の歪みによるずれが発生することがある。
そこで本発明では大面積基板など、熱収縮による影響の大きい基板に形成された半導体
素子であっても、その影響を受けずに動作するような半導体素子を提供することを目的と
する。また、そのような半導体素子を搭載し、薄膜半導体回路及び薄膜半導体装置を提供
する事を特徴とする。
さらに、本発明では多少のマスクずれが生じたとしても、その影響を受けずに動作する
ような半導体素子を提供することを目的とする。また、そのような半導体素子を搭載した
薄膜半導体回路及び薄膜半導体装置を提供する事を課題とする。
そこで本発明では、ドレイン領域側の半導体層の低濃度不純物領域と重なるように形成
した複数のゲート電極を有し、それぞれのゲート電極が形成するチャネル領域に流れる電
流の向きが一方向と一方向と反対の方向となるようにそれぞれのゲート電極に対応するソ
ース領域とドレイン領域を形成し、一方向に電流が流れるチャネル領域と一方向と反対の
方向に電流が流れるチャネル領域の数が等しいことを要旨とする。
本発明の構成の一つは半導体層上に設けられ、それぞれがチャネル領域を形成する複数
のゲート電極と、ゲート電極それぞれに対応して半導体層に設けられた一導電型の不純物
元素を含むソース領域及びドレイン領域とを有し、半導体層はゲート電極と重なる位置の
ドレイン側の一部においてそれぞれ低濃度不純物領域を有しており、チャネル領域の任意
の一つにおいて電流が流れる方向を基準方向とし、チャネル領域において前記基準方向に
電流が流れるチャネル領域の数と前記基準方向とは反対の方向に電流が流れるチャネル領
域の数が等しいことを特徴とする薄膜トランジスタである。
本発明の他の構成は複数の半導体層上に設けられ、それぞれがチャネル領域を形成する
複数のゲート電極と、ゲート電極それぞれに対応して半導体層に設けられた一導電型の不
純物元素を含むソース領域及びドレイン領域とを有し、半導体層はゲート電極と重なる位
置のドレイン側の一部においてそれぞれ低濃度不純物領域を有しており、チャネル領域の
任意の一つにおいて電流が流れる方向を基準方向とし、チャネル領域において基準方向に
電流が流れるチャネル領域の数と基準方向とは反対の方向に電流が流れるチャネル領域の
数が等しいことを特徴とする薄膜トランジスタである。
本発明の他の構成は一つの半導体層上に設けられ、それぞれがチャネル領域を形成する
複数のゲート電極と、偶数のゲート電極それぞれに対応して半導体層に設けられた一導電
型の不純物元素を含むソース領域及びドレイン領域とを有し、半導体層はゲート電極と重
なる位置のドレイン側の一部においてそれぞれ低濃度不純物領域を有しており、チャネル
領域の任意の一つにおいて電流が流れる方向を基準方向とし、チャネル領域において基準
方向に電流が流れるチャネル領域の数と基準方向とは反対の方向に電流が流れるチャネル
領域の数が等しいことを特徴とする薄膜トランジスタである。
本発明の構成の一つは第1のトランジスタと第2のトランジスタを有し、第1のトラン
ジスタと第2のトランジスタは半導体層と、半導体層を覆うゲート絶縁膜と、ゲート絶縁
膜上に形成されたゲート電極とを有し、半導体層にはP型またはN型の不純物元素がドー
ピングされており、ゲート電極下部に位置する半導体層には少なくとも低濃度不純物領域
とチャネル領域が形成されており、当該2つのトランジスタにおけるソース領域同士ドレ
イン領域同士及びゲート電極同士は各々電気的に接続されており、当該2つのトランジス
タにおいて電流が流れる方向は互いに平行であり、当該2つのトランジスタのゲート電極
の幅は同じであり、当該2つのトランジスタにおいて前記ゲート電極と半導体層が重なっ
ている部分の半導体層の形状は当該2つのトランジスタ間で同じであり、当該2つのトラ
ンジスタにおいて、それぞれの電流が流れる方向は逆方向であることを特徴とする半導体
装置である。
本発明の他の構成は第1のトランジスタと第2のトランジスタを有し、第1のトランジ
スタと第2のトランジスタは半導体層と、半導体層を覆うゲート絶縁膜と、ゲート絶縁膜
上に形成されたゲート電極とを有し、半導体層にはP型またはN型の不純物元素がドーピ
ングされており、前記ゲート電極下部に位置する半導体層には少なくとも低濃度不純物領
域とチャネル領域が形成されており、当該2つのトランジスタの入力はどちらも第1の配
線からなされ、当該2つのトランジスタの出力はどちらも第2の配線になされ、当該2つ
のトランジスタのゲート電極同士は各々電気的に接続されており、当該2つのトランジス
タにおいて電流が流れる方向は互いに平行であり、当該2つのトランジスタのゲート電極
の幅は同じであり、当該2つのトランジスタにおいて前記ゲート電極と半導体層が重なっ
ている部分の半導体層の形状は当該2つのトランジスタ間で同じであり、当該2つのトラ
ンジスタにおいて、それぞれの電流が流れる方向は逆方向であることを特徴とする半導体
装置である。
本発明の他の構成は第1のトランジスタと第2のトランジスタを有し、第1のトランジ
スタと第2のトランジスタは半導体層と、半導体層を覆うゲート絶縁膜と、前記ゲート絶
縁膜上に形成されたゲート電極とを有し、半導体層にはP型またはN型の不純物元素がド
ーピングされており、ゲート電極下部に位置する半導体層には少なくとも低濃度不純物領
域とチャネル領域が形成されており、前記第1のトランジスタのソース領域とゲート電極
との間の寄生容量と、第2のトランジスタのドレイン領域とゲート電極との寄生容量が同
じであり、当該2つのトランジスタにおいて電流が流れる方向は互いに平行であり、当該
2つのトランジスタのゲート電極の幅は同じであり、当該2つのトランジスタにおいてゲ
ート電極と前記半導体層が重なっている部分の前記半導体層の形状は当該2つのトランジ
スタ間で同じであり、当該2つのトランジスタにおいて、それぞれの電流が流れる方向は
逆方向であることを特徴とする半導体装置である。
本発明の他の構成を有するトランジスタは、半導体層と絶縁膜とゲート電極よりなる複
数のトランジスタを有し、前記複数のトランジスタにおけるゲート電極は電気的に接続し
ており、前記ゲート電極は1層目のゲート電極と2層目のゲート電極の2層よりなり、前
記複数のトランジスタにおけるドレイン領域は電気的に接続しており、前記複数のトラン
ジスタにおけるソース領域は電気的に接続しており、前記複数のトランジスタはチャネル
を流れる電流の方向が第1の方向であるトランジスタと、チャネルを流れる電流の方向が
前記第1の方向と反対の方向である第2の方向のトランジスタとでなり、前記複数のトラ
ンジスタよりなることを特徴とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記半導体層は前記複
数のトランジスタ間において共通であることを特徴とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記半導体層は前記複
数のトランジスタ間で異なることを特徴とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記ソース領域及び前
記ドレイン領域にはn型もしくはp型の不純物元素が高濃度に添加されていることを特徴
とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記半導体層における
前記ゲート電極と重なっている部分のうち、前記2層目のゲート電極とのみ重なっている
部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添加され
ていることを特徴とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記複数のトランジス
タにおいて前記第1の方向に電流を流すトランジスタの数と前記第2の方向に電流を流す
トランジスタの数は等しく、前記半導体層における前記2層目のゲート電極と重なってい
る部分の前記第1の方向又は前記第2の方向に前記基板面内において垂直をなす方向の幅
は、前記複数のトランジスタにおいて各々等しいことを特徴とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記第1の方向に電流
を流す複数のトランジスタの前記半導体層における前記2層目のゲート電極と重なってい
る部分の、前記第1の方向に前記基板面内において垂直をなす方向における幅の和と、前
記第2の方向に電流を流す複数のトランジスタの前記半導体層における前記2層目のゲー
ト電極と重なっている部分の、前記第2の方向に前記基板面内において垂直をなす方向に
おける幅の和は等しいことを特徴とする。
本発明の他の構成を有するトランジスタは、第1の半導体層とゲート絶縁膜と第1のゲ
ート電極よりなる第1のトランジスタと、第2の半導体層と前記ゲート絶縁膜と第2のゲ
ート電極よりなる第2のトランジスタとを有し、前記第1のゲート電極と前記第2のゲー
ト電極とは電気的に接続しており、前記第1のゲート電極と前記第2のゲート電極は1層
目のゲート電極と2層目のゲート電極よりなり、前記第1のトランジスタにおけるドレイ
ン領域と前記第2のトランジスタにおけるドレイン領域とは電気的に接続しており、前記
第1のトランジスタにおけるソース領域と前記第2のトランジスタにおけるソース領域と
は電気的に接続しており、前記第1のトランジスタのチャネルを流れる電流の方向と前記
第2のトランジスタのチャネルを流れる電流の方向とは反対であり、前記第1のトランジ
スタと前記第2のトランジスタよりなることを特徴とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記ソース領域及び前
記ドレイン領域にはn型もしくはp型の不純物元素が高濃度に添加されていることを特徴
とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記第1の半導体層に
おける前記第1のゲート電極と重なっている部分のうち、前記2層目のゲート電極とのみ
重なっている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃
度に添加されており、前記第2の半導体層における前記第2のゲート電極と重なっている
部分のうち、前記2層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレ
イン領域に添加されている不純物元素が低濃度に添加されていることを特徴とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記第1のトランジス
タ及び前記第2のトランジスタのチャネルをキャリアが流れる方向に基板面内において直
交する方向の長さを幅とするとき、前記第1のゲート電極と重なっている部分の前記第1
の半導体層の幅は前記第2のゲート電極と重なっている部分の前記第2の半導体層の幅と
同じであることを特徴とする。
本発明の他の構成を有するトランジスタは、半導体層とゲート絶縁膜と第1のゲート電
極よりなる第1のトランジスタと、前記半導体層と前記ゲート絶縁膜と第2のゲート電極
よりなる第2のトランジスタとを有し、前記第1のゲート電極と前記第2のゲート電極と
は電気的に接続しており、前記第1のゲート電極と前記第2のゲート電極は1層目のゲー
ト電極と2層目のゲート電極よりなり、前記第1のトランジスタにおけるドレイン領域と
前記第2のトランジスタにおけるドレイン領域とは電気的に接続しており、前記第1のト
ランジスタにおけるソース領域と前記第2のトランジスタにおけるソース領域とは電気的
に接続しており、前記第1のトランジスタのチャネルを流れる電流の方向と前記第2のト
ランジスタのチャネルを流れる電流の方向とは反対であり、前記第1のトランジスタと前
記第2のトランジスタよりなることを特徴とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記ソース領域及び前
記ドレイン領域にはn型もしくはp型の不純物元素が高濃度に添加されていることを特徴
とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記半導体層における
前記第1のゲート電極と重なっている部分のうち、前記2層目のゲート電極とのみ重なっ
ている部分に前記ソース領域及びドレイン領域に添加されている不純物元素が低濃度に添
加されており、前記半導体層における前記第2のゲート電極と重なっている部分のうち、
前記2層目のゲート電極とのみ重なっている部分に前記ソース領域及びドレイン領域に添
加されている不純物元素が低濃度に添加されていることを特徴とする。
本発明の他の構成を有するトランジスタは、上記構成において、前記第1のトランジス
タ及び前記第2のトランジスタのチャネルをキャリアが流れる方向に基板面内において直
交する方向の長さを幅とするとき、前記第1のゲート電極と重なっている部分の前記半導
体層の幅は前記第2のゲート電極と重なっている部分の前記半導体層の幅と同じであるこ
とを特徴とする。
本発明の他の構成を有する薄膜トランジスタの作製方法は、基板上に各々平行に配置さ
れた複数の半導体層を形成し、前記半導体層を覆ってゲート絶縁膜を形成し、各々が電気
的に接続している1層目のゲート電極を前記複数の半導体層それぞれに対応して複数形成
し、前記複数の半導体層に前記1層目のゲート電極をマスクとしてp型もしくはn型の不
純物を低濃度に添加し、熱処理によって前記不純物を活性化し、前記1層目のゲート電極
に対応し、前記半導体層の一部と前記1層目のゲート電極を覆って2層目のゲート電極を
複数形成し、前記複数の半導体層間において各々が前記2層目のゲート電極と重畳してい
る位置の形状は一致しており、前記2層目のゲート電極をマスクとして、前記不純物と同
じ不純物を前記複数の半導体層に添加することによって前記複数の半導体層に高濃度に前
記不純物が添加されたソース領域及びドレイン領域を形成し、前記複数の半導体層、前記
2層目のゲート電極及びゲート絶縁膜を覆って層間絶縁膜を形成し、前記層間絶縁膜に前
記ソース領域及びドレイン領域に達するコンタクトホールを形成し、前記層間絶縁膜上に
導電膜を形成し、パターニング、エッチングを行って配線、ソース電極及びドレイン電極
を形成することにより前記コンタクトホールを介して前記複数の半導体層におけるソース
領域同士、及びドレイン領域同士を電気的に接続し、前記半導体層における前記ソース領
域とドレイン領域の配置は前記2層目のゲート電極を中心として右側にソース領域が位置
する第1の配置と左側にソース領域が位置する第2の配置とがあり、前記第1の配置と前
記第2の配置は前記複数の半導体層において半数ずつ存在させることを特徴とする。
本発明の他の構成を有する薄膜トランジスタの作製方法は、基板上に半導体層を形成し
、前記半導体層を覆ってゲート絶縁膜を形成し、各々が電気的に接続している複数の1層
目のゲート電極を前記半導体層に重ねて形成し、前記半導体層に前記1層目のゲート電極
をマスクとしてp型もしくはn型の不純物を低濃度に添加し、熱処理を行って前記不純物
を活性化し、前記1層目のゲート電極に対応し、前記半導体層の一部と前記1層目のゲー
ト電極を覆って2層目のゲート電極を複数形成し、前記半導体層における前記2層目のゲ
ート電極と重畳している位置の形状は一致しており、前記2層目のゲート電極をマスクと
して、前記不純物と同じ不純物を前記半導体層に添加することによって前記半導体層に高
濃度に前記不純物が添加されたソース領域及びドレイン領域を形成し、前記半導体層、前
記2層目のゲート電極及びゲート絶縁膜を覆って層間絶縁膜を形成し、前記層間絶縁膜に
前記ソース領域及びドレイン領域に達するコンタクトホールを形成し、前記層間絶縁膜上
及び前記コンタクトホール内を覆って導電膜を形成し、前記導電膜にパターニング、エッ
チングを行って配線、前記ソース領域に電気的に接続するソース電極及び前記ドレイン電
極に電気的に接続するドレイン電極を形成し、前記半導体層における前記ソース領域とド
レイン領域の配置は前記2層目のゲート電極を中心として右側にソース領域が位置する第
1の配置と左側にソース領域が位置する第2の配置とがあり、前記第1の配置と前記第2
の配置は前記半導体層において半数ずつ存在させるように前記配線、前記ソース電極及び
前記ドレイン電極を形成することを特徴とする。
本発明の他の構成を有する薄膜トランジスタの作製方法は、基板上に第1の半導体層と
第2の半導体層を形成し、前記第1の半導体層及び前記第2の半導体層を覆ってゲート絶
縁膜を形成し、前記ゲート絶縁膜上に前記第1の半導体層と重なった第1の1層目のゲー
ト電極と、前記第2の半導体層と重なった第2の1層目のゲート電極とを形成し、前記第
1の1層目のゲート電極と前記第2の1層目のゲート電極は電気的に接続されており、前
記第1の半導体層及び前記第2の半導体層に前記1層目のゲート電極をマスクとしてp型
もしくはn型の不純物を低濃度に添加し、熱処理を行って前記不純物を活性化し、前記第
1の1層目のゲート電極に対応し、前記第1の半導体層の一部と前記第1の1層目のゲー
ト電極を覆って第1の2層目のゲート電極を形成し、前記第2の1層目のゲート電極に対
応し、前記第2の半導体層の一部と前記第2の1層目のゲート電極を覆って第2の2層目
のゲート電極を形成し、前記第1の半導体層及び前記第2の半導体層における各々が2層
目のゲート電極と重なっている位置の形状は一致しており、前記2層目のゲート電極をマ
スクとして前記不純物と同じ不純物を前記半導体層に添加することによって前記半導体層
に高濃度に前記不純物が添加されたソース領域及びドレイン領域を形成し、前記第1及び
第2の半導体層、前記第1の及び第2の2層目のゲート電極を覆って層間絶縁膜を形成し
、前記層間絶縁膜に前記ソース領域及びドレイン領域に達するコンタクトホールを形成し
、前記層間絶縁膜上及び前記コンタクトホール内を覆って導電膜を形成し、前記導電膜に
パターニング、エッチングを行って配線、前記ソース領域に電気的に接続するソース電極
及び前記ドレイン電極に電気的に接続するドレイン電極を形成し、前記第1の半導体層に
おけるソース領域とドレイン領域の配置は前記第2の半導体層におけるソース領域とドレ
イン領域の配置と前記ゲート電極を中心として反対であることを特徴とする。
本発明を適用することによって、基板の熱収縮やマスクのアライメントずれによって生
じてしまっていたトランジスタの寄生容量の変化を抑える事が可能となる。
本発明の半導体装置の一例を示す図。 本発明の半導体装置の一例を示す図。 本発明の半導体装置の一例を示す図。 本発明の半導体装置の一例を示す図。 本発明の半導体装置の一例を示す図。 本発明の半導体装置を作製するプロセス例を示す図。 本発明の半導体装置を作製するプロセス例を示す図。 本発明の半導体装置を作製するプロセス例を示す図。 本発明の半導体装置を作製するプロセス例を示す図。 本発明の半導体装置を作製するプロセス例を示す図。 本発明の半導体装置の上面図。 本発明の半導体装置を用いて作製された液晶表示装置の断面図。 本発明の半導体装置を用いて作製された発光表示装置の断面図。 本発明の半導体装置を用いて作製された発光表示装置の断面図。 発光装置の構成と発光方向を示す図。 発光素子の素子構成例を示す図。 発光装置の画素回路例を示す図。 発光装置の保護回路例を示す図。 本発明が適用可能な電子機器の例示。 従来の半導体装置の一例を示す図。 本発明の半導体装置の上面写真。 本発明の半導体装置の上面写真。 本発明の半導体装置の一例を示す図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多く
の異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から 逸脱するこ
となくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従
って、本実施の形態の記載内容に限定して解釈されるものではない。
また、説明は薄膜トランジスタを例にあげて行っているが、薄膜トランジスタに限らず
、他のトランジスタにおいても本発明は適用できる。
(実施の形態1)
本発明の実施の形態を図1を参照しながら説明する。図1(A)は本発明の半導体装置
の上面図であり、半導体層101a、半導体層101b、ゲート電極102、ソース電極
と配線103、ドレイン電極と配線104を有している。また、図1(B)は図1(A)
中におけるA−Bの断面図であり、基板110、下地絶縁膜111、ゲート絶縁膜112
、層間絶縁膜113を有している。また、ゲート電極102は1層目のゲート電極102
aと2層目のゲート電極102bとの2層構造となっている。
半導体層101aと半導体層101bにはそれぞれP型もしくはN型を示す同一の不純
物がドーピングされており、高濃度にそれら不純物がドーピングされた高濃度不純物領域
114〜117と低濃度に不純物が添加された低濃度不純物領域118〜121及びチャ
ネル領域122、123を有している。また、半導体層101aと101bにはゲート絶
縁膜112を介してゲート電極102が重なっており、チャネル領域122、123と1
層目のゲート電極102aは重なって形成されている。また、2層目のゲート電極102
bは1層目のゲート電極102aを覆っており、且つその少なくとも一部は低濃度不純物
領域118〜121と重なっている。すなわち、低濃度不純物領域118〜121上には
2層目のゲート電極102bがゲート絶縁膜112を介して重なっている。
配線103と配線104は層間絶縁膜113上に形成されており、層間絶縁膜113に
開口された高濃度不純物領域114〜117まで達する開口部に形成されたソース電極1
03もしくはドレイン電極104を介して高濃度不純物領域114〜117に電気的に接
続されている。なお、ソース電極103a、103bは配線103と高濃度不純物領域(
ソース領域)115、116に接続し、ドレイン電極104a、104bは配線104と
高濃度不純物領域(ドレイン領域)114、117に接続している。
すなわち、当該2つの薄膜トランジスタにおけるソース領域同士ドレイン領域同士及び
ゲート電極同士は各々電気的に接続されている、もしくは当該2つの薄膜トランジスタの
入力はどちらも第1の配線からなされ、出力はどちらも第2の配線になされ、ゲート電極
同士は各々電気的に接続されているということができる。
上記構造により半導体層101aから薄膜トランジスタ105a、半導体層101bか
ら薄膜トランジスタ105bが形成されており、電流の流れる方向を長さ方向、基板平面
上で長さ方向に直角をなす方向を幅方向とすると、チャネル領域122、123の幅及び
長さは同一であり、低濃度不純物領域118〜121の幅は同一である。また、半導体層
101aと101bは長さ方向に平行となるように配置されている。なお、本発明におい
て長さ方向、幅方向とは上記の定義を用いることとする。
なお、薄膜トランジスタ105aと105bにおいてソース領域、ドレイン領域及びソ
ース電極、ドレイン電極の配置は薄膜トランジスタ105aと105bの電流が流れる方
向が互いに平行且つ逆方向となるように配置する。
以上が本発明の構成を有する薄膜トランジスタであり、薄膜トランジスタ105aと薄
膜トランジスタ105bの二つの薄膜トランジスタでもって本発明の薄膜トランジスタ1
05とみなす。この薄膜トランジスタ105の特性は、図20(A)に示したような従来
の薄膜トランジスタの特性とほぼ同様である(ただし図20(A)の薄膜トランジスタ2
05のチャネル領域218の幅は図1における薄膜トランジスタ105aのチャネル領域
122の幅または薄膜トランジスタ105bのチャネル領域123の幅の2倍、もしくは
薄膜トランジスタ105aのチャネル領域122の幅または薄膜トランジスタ105bの
チャネル領域123の幅の和に等しい)。
なお、図20の従来の薄膜トランジスタ205は、半導体層201、ゲート電極(1層
目のゲート電極202a、2層目のゲート電極202b)202、配線及びソース電極2
03、配線及びドレイン電極204、基板210、下地絶縁膜211、ゲート絶縁膜21
2、層間絶縁膜213、高濃度不純物領域214及び215、低濃度不純物領域216及
び217、チャネル領域218からなっている。
ところで、図1や図20に示したような構造の薄膜トランジスタでは低濃度不純物領域
とゲート電極とにより、寄生容量が発生している。図20(A)のような従来の薄膜トラ
ンジスタの2層目のゲート電極202bを作成する際に、何らかの理由(マスクのアライ
メントずれ、歪み、基板の収縮など)によってその形成位置が半導体層の長さ方向にずれ
てしまったとすると、図20(B)、(C)のように、低濃度不純物領域と2層目のゲー
ト電極202bが重なっている部分(Gate Overlapped Lightly doped Drain 領域: GO
LD領域)220〜223の面積が設計時に意図されていた面積と異なってくる。低濃度
不純物領域と2層目のゲート電極202bが重なっている部分の面積が異なるということ
は、先に述べた寄生容量の値も変化してしまい、寄生容量が変化した薄膜トランジスタで
形成した回路は回路負荷が異なり動作マージンが厳しくなるなど問題が発生する。
特に基板の熱収縮を原因とするマスクずれは、基板はその中心に向かって収縮するため
、基板の両端では収縮する方向が異なってくる。すると、基板の一端ではドレイン側の寄
生容量が大きくなり、他方ではドレイン側の寄生容量が小さくなるということが起きると
考えられる。そのため、本来なら同じ特性を有していなければいけないはずの薄膜トラン
ジスタの寄生容量が基板の両端で大きく異なってしまう恐れがある。これは特に大型基板
などで顕著にあらわれ、問題になる。また、同じ繰り返しパターンが続く表示装置のソー
スドライバーやゲートドライバーでは寄生容量が異なると回路動作も基板の両端で大きく
変化してしまうことになる。
一方、本発明の薄膜トランジスタ105(図1)の場合を説明する。本発明の構成を有
する薄膜トランジスタ105を形成する場合に、図20(B)、(C)と同様、長さ方向
において2層目のゲート電極102bがずれて形成されてしまったとする(図2(A)、
(B))。
図2(A)は2層目のゲート電極102bが本来の位置より図中向かって左にずれてし
まった状態を示している。本発明の薄膜トランジスタ105を構成する二つの薄膜トラン
ジスタ105aと105bでは各々のチャネル領域122、123に対するソース領域、
ドレイン領域の配置が逆になっているため、2層目のゲート電極102bが図中向かって
左にずれたことにより薄膜トランジスタ105aではドレイン側に位置する2層目のゲー
ト電極102bの半導体層と重なっている面積が増大し、薄膜トランジスタ105bでは
逆にドレイン側に位置する2層目のゲート電極102bの半導体層と重なっている面積が
減少している。
また、薄膜トランジスタ105aと105bは各々ののチャネルを流れる電流の方向が
反対になるように配置されており、半導体層101aと101bの幅が一致しているため
、薄膜トランジスタ105aにおけるドレイン側の2層目のゲート電極102bの面積の
増加量と薄膜トランジスタ105bにおけるドレイン側の2層目のゲート電極102bの
面積の減少量は等しい。そして、不純物領域と2層目のゲート電極102bが重なってい
る面積の変化量に合わせて容量も変化するため、105aと105bの二つの薄膜トラン
ジスタを合わせて一つのトランジスタとしてみなしている本発明の薄膜トランジスタ10
5としてのGOLD領域寄生の容量の変化は0となる。すなわち、本発明の薄膜トランジ
スタ105はマスクのずれによる容量変化の影響がほぼない構成であるということができ
る。
すなわち、半導体層101aを活性層とする薄膜トランジスタ105aにおいて増加す
るGOLD領域301の面積と半導体層101bを活性層とする薄膜トランジスタ105
bにおいて減少するGOLD領域302の面積が同じであるため、トータルの変化量は相
殺されて0となるのである。ソース側の容量も同様である。このような理由により本発明
の薄膜トランジスタはマスクのアライメントずれや歪み、基板の収縮などによるマスクず
れが引き起こすGOLD領域の容量変化の影響を抑えることが可能となる。結果として形
成された薄膜トランジスタが有する寄生容量のバラツキが少なく、当該薄膜トランジスタ
で形成された回路の回路負荷のバラツキも少ないものとすることができる。
図2(B)は図2(A)とは逆の方向(図中向かって右方向)に2層目のゲート電極1
02bがずれて形成された場合の図であり、薄膜トランジスタ105aではGOLD領域
303の面積が小さくなっており、薄膜トランジスタ105bではGOLD領域304の
面積が大きくなっている例であるが、この場合もトータルの容量変化は0となる。説明は
図2(A)と同様であるので割愛する。
これにより、大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子
であっても、その影響を受けずに動作するような半導体素子を提供することができる。ま
た、そのような半導体素子を搭載した、薄膜半導体回路及び薄膜半導体装置を提供するこ
とができる。
また、多少のマスクずれが生じたとしても、その影響を受けずに動作するような半導体
素子を提供することが出来る。また、そのような半導体素子を搭載した薄膜半導体回路及
び薄膜半導体装置を提供することができるようになる。
またさらに、同じパターンが並んでいる方向に長さ方向をあわせこむと、本発明の薄膜
トランジスタを配列させることで回路負荷のバラツキの少ない回路を形成することができ
るようになり望ましい。
なお、本実施の形態では一つの薄膜トランジスタにおいてゲート電極の数は2つである
が、これ以上の数であってもかまわない。好ましくは偶数個形成されていると良い。この
際、ゲート電極に対応して半導体層にできるチャネルを流れる電流の向きは第1の方向と
、第1の方向に反対の第2の方向の2方向であり、本発明の薄膜トランジスタにおいて、
第1の方向に電流が流れるチャネルと第2の方向に電流が流れるチャネルの数はなるべく
近いことが望ましい。すなわち、一つのトランジスタにおいて第1の方向に電流が流れる
チャネルの数と第2の方向に電流が流れるチャネルの数はチャネルが奇数個出来る場合は
1個違い、偶数個である場合は同数であることが望ましい。
なお、幅方向へのずれは長さ方向へのずれよりマージンが大きいため、本発明で問題に
しているわずかなマスクずれに対しては大きな問題とならず無視できる程度である。
(実施の形態2)
本実施の形態では実施の形態1と異なる態様の本発明のトランジスタについて図3を用
いて説明する。図3(A)に記載の上面図において、半導体層401、ゲート電極402
、ドレイン電極及び配線(このうちドレイン電極403a)403、ソース電極及び配線
(この内、ソース電極404a、404b)404でありこれらの構成を有する本発明の
トランジスタが薄膜トランジスタ405である。薄膜トランジスタ405はソース電極4
04aと、ドレイン電極403aからなる薄膜トランジスタ405aと、ソース電極40
4bと、ドレイン電極403aからなる薄膜トランジスタ405bの2つの薄膜トランジ
スタより構成されているとみなすことができる。
図3(B)は図3(A)の上面図中A−Bで切断した場合の断面図である。この断面図
において、1層目のゲート電極402a、2層目のゲート電極402b、基板410、下
地絶縁膜411、ゲート絶縁膜412、層間絶縁膜413、高濃度不純物領域414〜4
16、低濃度不純物領域417〜420、チャネル領域421、422である。なお、1
層目のゲート電極402aと2層目のゲート電極402bでゲート電極が形成される。ま
た、半導体層401に重なるゲート電極の幅は薄膜トランジスタ405a、405bとも
同じ幅とする。なお、その他の図3(B)における符号は図3(A)と同じであるため説
明を省略する。
本実施の形態における薄膜トランジスタ405は、半導体層401が実施の形態1にお
ける半導体層101a及び101bに、薄膜トランジスタ405aと405bが薄膜トラ
ンジスタ105a、105bに相当する。本実施の形態の薄膜トランジスタ405は半導
体層401が一続きであることが図1における薄膜トランジスタ105と異なるが、薄膜
トランジスタ405を構成する薄膜トランジスタ405aと405bはその電流が流れる
方向が平行であり、その流れる方向が反対である。
このため、何らかの理由により2層目のゲート電極402bの形成位置がずれてしまっ
ても薄膜トランジスタ405aにおけるドレイン側の2層目のゲート電極402bの面積
の変化量と、薄膜トランジスタ405bにおけるドレイン側の2層目のゲート電極402
bの面積の変化量は等しい。不純物領域とゲート電極が重なっている面積の変化量に合わ
せて容量も変化するため、405aと405bの二つの薄膜トランジスタを合わせて一つ
のトランジスタとしてみなしている本発明の薄膜トランジスタ405としての寄生容量の
変化は0となる。すなわち、本実施の形態における構成の薄膜トランジスタ405は実施
の形態1に記載の薄膜トランジスタ105と実質的に同じ構成であり、マスクのずれによ
る容量変化の影響がほぼない構成であるということができる。
また図4も見た目は異なるが、半導体層501a、502b、1層目のゲート電極50
2a、2層目のゲート電極502b、ドレイン電極及び配線503、ソース電極及び配線
504からなり、全体として薄膜トランジスタ505を形成している。なお、1層目のゲ
ート電極502aと2層目のゲート電極502bでゲート電極が形成される。ドレイン電
極503は同じ配線に接続することとし、ゲート電極は2層構造となっており、半導体層
501a、501bのうち1層目のゲート電極502aと2層目のゲート電極502bの
両方と重なっている位置にチャネル領域を有し、2層目のゲート電極502bのみと重な
っている位置に低濃度不純物領域を有し、その他の位置は高濃度不純物領域であるとする
と、実施の形態1と同じ構成である。このように一見レイアウトが異なっていても、本発
明の構成は適用することができ同様の効果を得る事ができる。
これにより、大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子
であっても、その影響を受けずに動作するような半導体素子を提供することができる。ま
た、そのような半導体素子を搭載した、薄膜半導体回路及び薄膜半導体装置を提供するこ
とができる。
また、多少のマスクずれが生じたとしても、その影響を受けずに動作するような半導体
素子を提供することが出来る。また、そのような半導体素子を搭載した薄膜半導体回路及
び薄膜半導体装置を提供することができるようになる。
またさらに、同じパターンが並んでいる方向に長さ方向をあわせこんで、本発明の薄膜
トランジスタを配列させると、さらに回路負荷のバラツキの少ない回路を形成することが
できるようになり望ましい構成である。
なお、本実施の形態では一つの薄膜トランジスタにおいてゲート電極の数は2つである
が、これ以上の数であってもかまわない。好ましくは偶数個形成されていると良い。この
際、ゲート電極に対応して半導体層にできるチャネルを流れる電流の向きは第1の方向と
、第1の方向に反対の第2の方向の2方向であり、本発明の薄膜トランジスタにおいて、
第1の方向に電流が流れるチャネルと第2の方向に電流が流れるチャネルの数はなるべく
近いことが望ましい。すなわち、一つのトランジスタにおいて第1の方向に電流が流れる
チャネルの数と第2の方向に電流が流れるチャネルの数はチャネルが奇数個出来る場合は
1個違い、偶数個である場合は同数であることが望ましい。
(実施の形態3)
本実施の形態では実施の形態1及び実施の形態2と異なる態様の本発明のトランジスタ
について図23を参照しながら説明する。図23に記載の上面図において、半導体層15
0a、150b及び150c、ゲート電極152(1層目のゲート電極152a及び2層
目のの導電膜152bより構成される)、ドレイン電極及び配線154、ソース電極及び
配線153が示されており、これらの構成を有する本発明のトランジスタ151が示され
ている。トランジスタ151は半導体層150aを含むトランジスタと、半導体層150
bを含むトランジスタと、半導体層150cを含むトランジスタの3つのトランジスタよ
り構成されている。
また、半導体層150a〜半導体層150cにおいて、1層目のゲート電極152aと
重なっている部分にはn型もしくはp型を付与する不純物は実質的に添加されておらず、
また、半導体層150a〜半導体層150cにおいて2層目のゲート電極152bのみと
重なっている部分には低濃度に当該不純物が添加されている。また、半導体層150a〜
半導体層150cにおいて、それ以外の部分については高濃度に当該不純物が添加されて
いる。
この3つのトランジスタには同じソース電極及び配線153とドレイン電極及び配線1
54がコンタクトホールを介して接続されており、各々半導体層150aを含むトランジ
スタのチャネルを電流が流れる方向を第1の方向とすると、半導体層150bを含むトラ
ンジスタのチャネルを流れる電流の方向は第1の方向と平行且つ逆の第2の方向、半導体
層150cを含むトランジスタのチャネルを流れる電流の方向は第1の方向である。また
、半導体層150aのゲート電極152と重なっている部分の幅159aと半導体層15
0cのゲート電極152と重なっている部分の幅159cの幅を足した長さは、半導体層
150bがゲート電極152と重なっている部分の幅159bと一致するように形成され
ている。
以上の構成を有することにより、何らかの理由により2層目のゲート電極の形成位置が
長さ方向にずれてしまっても、半導体層150aを含むトランジスタにおけるドレイン側
の2層目のゲート電極152bのみと重なっている半導体層150aの面積と半導体層1
50cを含むトランジスタにおけるドレイン側の2層目のゲート電極152bのみと重な
っている半導体層150cの面積の和の増加(減少)量と、半導体層150bを含むトラ
ンジスタにおけるドレイン側の2層目のゲート電極152bの面積の減少(増加)量の絶
対値は等しい。半導体層の不純物領域とゲート電極が重なっている面積の変化量に合わせ
て容量も変化するため、当該3つのトランジスタを合わせて一つのトランジスタとしてみ
なしている本発明のトランジスタ151としての寄生容量の変化は0となる。すなわち、
本実施の形態における構成の薄膜トランジスタ151は実施の形態1に記載の薄膜トラン
ジスタ105と実質的に同じ構成であり、マスクのずれによる容量変化の影響がほぼない
構成であるということができる。
これにより、大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子
であっても、その影響を受けずに動作するような半導体素子を提供することができる。ま
た、そのような半導体素子を搭載した、薄膜半導体回路及び薄膜半導体装置を提供するこ
とができる。
また、多少のマスクずれが生じたとしても、その影響を受けずに動作するような半導体
素子を提供することが出来る。また、そのような半導体素子を搭載した薄膜半導体回路及
び薄膜半導体装置を提供することができるようになる。
またさらに、同じパターンが並んでいる方向に長さ方向をあわせこんで、本発明の薄膜
トランジスタを配列させると、さらに回路負荷のバラツキの少ない回路を形成することが
できるようになり望ましい構成である。
なお、本実施の形態では本発明のトランジスタ151は3つのトランジスタにより構成
されているが、本発明はこれに限らず、本発明のトランジスタを構成する、ソース領域同
士ドレイン領域同士及びゲート電極同士が各々電気的に接続しているトランジスタのうち
、チャネルを第1の方向に電流が流れるトランジスタにおけるゲート電極と重なる半導体
層の幅の和とチャネルを第1の方向と平行且つ逆の方向である第2の方向に電流が流れる
トランジスタにおけるゲート電極と重なる半導体層の幅の和が等しい構成であれば本発明
のトランジスタを構成するトランジスタはいくつであっても構わない。
本実施例では、本発明の薄膜トランジスタを用いた例としてブートストラップ法を用い
たインバータ回路について説明する。3つあるトランジスタはそれぞれTr1、Tr2、
Tr3と、容量をC1と、Tr2のゲート電極に由来する寄生容量をC2と称することに
する。
ブートストラップ法を用いたインバータ回路の等価回路を図5に示し、その動作につい
て説明する。なお、VDD=16V、VSS=0V、各トランジスタのしきい値Vth=
3Vとする。IN1に16V、IN2に0Vが入力されると、Tr1がオンし、A節点の
電位が入力電位からTr1のしきい値分下がった電圧(本実施例では16V―3V=13
V)まで充電される。A節点の電位が13Vまで上昇すると、Tr1はオフし、A節点は
浮遊状態となる。
一方、A節点が充電されてゆき、Tr2のしきい値(3V)を超えた段階で、Tr2が
オンし、B節点の電圧が上昇し、出力電圧も上昇する。A節点が浮遊状態にあることで、
B節点の電圧が上昇すると、容量結合によりA節点の電圧が上昇し、Tr2のゲート電圧
も上昇する。Tr2のゲート電圧が上昇し、その電圧が19V(16V+3V)以上にな
るとTr2の出力電圧はTr2の入力電圧と同じ16Vとなる。浮遊状態にあるA節点の
電圧の上昇ΔVAはB節点における電圧の上昇をΔVBとするとΔVA=ΔVB×C1/(C
1+C2)で表される。すなわち、回路の動作に薄膜トランジスタにおけるゲート電極由
来の寄生容量が関わってくる。
このような回路では、何らかの理由(基板の収縮やアライメントのずれ、歪みによるマ
スクずれなど)により薄膜トランジスタTr2のゲート電極に由来する寄生容量が変化す
ると、その動作に影響がでてしまい、これを考慮して動作マージンを設定しなければいけ
なくなる。
しかし、この回路の少なくともTr2に本発明の薄膜トランジスタを用いると、マスク
ずれが発生してもゲート電極と低濃度不純物領域との間に発生する寄生容量の変化を抑え
ることが可能であるため、マスクずれの影響を受けることがほとんどない回路を作製する
ことが可能になる。
特に、熱処理などにより発生する基板の熱収縮によるマスクずれは基板の中心に向かっ
て収縮するため、場所によりずれる方向が異なってくる。ずれる方向が異なると、寄生容
量が小さくなる場所と大きくなる場所が出てくるため、その動作への影響がさらにに大き
くなるが、本発明の薄膜トランジスタを用いて作製された回路においては、その影響を抑
えることが可能であるため、動作マージンの確保という面で非常に有利である。この場合
、基板の収縮によってバラツキが顕著に表れる方向(すなわち、基板の収縮方向に向かっ
て同じパターンが繰り返されている方向)に当該寄生容量の変化が問題となるTr2の長
さ方向をあわせこむと、回路負荷のバラツキの少ない回路を作製することができる。
これにより、大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子
であっても、その影響を受けずに動作するような薄膜半導体回路及び薄膜半導体装置を提
供することができる。
また、多少のマスクずれが生じたとしても、その影響を受けずに動作するような薄膜半
導体回路及び薄膜半導体装置を提供することができるようになる。
本実施例と実施の形態1乃至実施の形態3は組み合わせて用いることが可能である。
本発明の薄膜トランジスタを作製する方法について図6〜図9を用いて説明する。
まず、基板10上に下地絶縁膜11を形成してから非晶質ケイ素膜を成膜し、レーザを
照射することで結晶質ケイ素膜12とする。
基板10としてはガラス基板、石英基板、結晶性ガラスなどの絶縁性基板や、セラミッ
ク基板、ステンレス基板、金属基板(タンタル、タングステン、モリブデン等)、半導体
基板、プラスチック基板(ポリイミド、アクリル、ポリエチレンテレフタレート、ポリカ
ーボネート、ポリアリレート、ポリエーテルスルホン等)等を用いることができるが、少
なくともプロセス中に発生する熱に耐えうる材料を使用する。これら基板は必要に応じて
CMP等により研磨してから使用してもよい。本実施の形態においてはガラス基板を使用
する。
下地絶縁膜11は基板10中のアルカリ金属やアルカリ土類金属が、結晶性ケイ素膜中
に拡散するのを防ぐために設ける。このような元素は結晶性ケイ素膜の半導体特性に悪影
響をおよぼしてしまうためである。材料としては酸化ケイ素、窒化ケイ素、窒化酸化ケイ
素及び窒化酸化ケイ素などを用いることができ、単層または積層構造とすることにより形
成する。なお、アルカリ金属やアルカリ土類金属の拡散の心配のない基板であれば特に下
地絶縁膜は設ける必要がない。
本実施例においては下地絶縁膜11は積層構造により形成し、1層目の絶縁膜として窒
化酸化ケイ素膜を50nm、2層目の絶縁膜として酸化窒化ケイ素膜を100nmで形成
した。なお、窒化酸化ケイ素膜と酸化窒化ケイ素膜はその窒素と酸素の割合が異なってい
ることを意味しており、前者の方がより窒素の含有量が高いことを示している。どちらも
プラズマCVD法を用いて形成すればよい。
続いて下地絶縁膜上に非晶質ケイ素膜を25〜100nm(好ましくは30〜60nm
)の膜厚で形成する。作製方法としては、公知の方法、例えばスパッタ法、減圧CVD法
、またはプラズマCVD法等が使用できる。本実施例では、プラズマCVD法により膜厚
50nmに形成する。その後、500℃、1時間の加熱処理を行って、水素だしを行う。
次に、レーザ照射装置を用いて、非晶質ケイ素膜を結晶化して、結晶質半導体膜を形
成する。本実施例のレーザ結晶化には、エキシマレーザを使用し、発振されたレーザビー
ムを光学系を用いて長方形状のビームスポットに加工し、半導体膜に照射する。
結晶化の方法としては他に非晶質ケイ素膜の結晶化を促進する元素を用い、加熱処理を
行うことによって行う方法もある。結晶化を促進する元素とは、代表的にはニッケルが挙
げられ、このような元素を用いることによって用いない場合に比べて低温、短時間で結晶
化が行われるためガラス基板など比較的熱に弱い基板を使用する際に好適に用いることが
可能である。このような結晶化を促進する元素としては、ニッケルの他に鉄、パラジウム
、スズ、鉛、コバルト、白金、銅、金などがある。この中から一種もしくは複数種を用い
ればよい。また、この後、さらに結晶性を改善するため、レーザなどを照射しても良い。
また、プラズマCVD等で形成した微結晶半導体膜をさらにレーザにより結晶化して結
晶質半導体膜として用いても良い。
続いて、結晶質ケイ素膜に必要に応じてしきい値をコントロールするための微量の不純
物を添加する、いわゆるチャネルドーピングを行う。要求されるしきい値を得るために、
ボロンもしくはリン等をイオンドーピング法などにより添加する。
その後、図6(B)に示すように、所定の形状にパターニングし、島状の結晶質ケイ素
膜13a〜13cを得る。パターニングは、結晶質ケイ素膜にフォトレジストを塗布し、
所定のマスク形状を露光し、焼成して、結晶性半導体膜上にマスクを形成し、このマスク
を用いて、ドライエッチング法により結晶質ケイ素膜をエッチングすることで行われる。
ドライエッチング法のガスは、CF4と、O2等を用いて行えば良い。半導体層13a、1
3bは図1における101a、101bに相当する本発明の薄膜トランジスタの活性層と
なる半導体層である。図6〜図9のA−B部は図1におけるA−Bの断面図に相当する。
また、A−B部に形成される薄膜トランジスタは実施の形態2に示したような形状であっ
ても良い。
続いて、結晶性半導体膜13a〜13cを覆うようにゲート絶縁膜14を形成する。ゲ
ート絶縁膜はプラズマCVD法またはスパッタ法を用い膜厚を40〜150nmとしてケイ
素を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜はプラズマCVD法により酸化
ケイ素膜を100nmの厚さに形成する。
次いで、ゲート絶縁膜上に第1の導電層として膜厚30〜60nmの窒化タンタル(T
aN)15とその上に第2の導電層として膜厚200〜400nmのタングステン(W)
16を形成する。本実施例では30nmのTaN膜と370nmのW膜を成膜した。Ta
N膜、W膜共スパッタ法で形成すればよく、TaN膜はTaのターゲットを用いて窒素雰
囲気中で、W膜はWのターゲットを用いて成膜すれば良い(図6(C))。
次に、前記導電層をエッチングして電極及び配線を形成するため、フォトリソグラフィ
ーにより露光工程を経てレジストからなるマスク17a〜17eを形成する。次に、図7
(A)に示すようにレジストからなるマスク17a〜17eを後退させながら第1の導電
膜18a〜18e及び第2の導電膜19a〜19eをテーパー形状にエッチングする。
次に図7(B)に示すようにレジストパターン17a〜17e及び第2の導電膜19a
〜19eをマスクとしてソース、ドレイン領域20〜25及び容量電極26を形成するた
めの高濃度のN型不純物、例えばリンを半導体層13a〜13cにイオンドーピングする
。リンのドーピング条件はゲート絶縁膜14の膜厚及び不純物活性化条件により異なるが
、本実施例ではゲート絶縁膜を酸化ケイ素膜で100nm形成したため、加速電圧を40
kVとし、ドーズ量を1×1015〜8×1015atoms/cm2とする。
この後、図7(C)に示すようにレジストパターン17a〜17eをマスクとして第2
の導電膜19a〜19eのみを選択的にエッチングする。これにより第1の導電膜18a
〜18eを露出させ、その露出長がチャネル方向に約1μmとなるように第2の導電膜1
9a〜19eが加工される。
次に図7(D)に示すように、レジストパターン17a〜17e及び第2の導電膜19
a〜19eをマスクとして第1の導電膜18a〜18eをエッチングすることにより、第
1の導電膜18a〜18eの露出した部分が除去され、第1の導電膜18a〜18e及び
第2の導電膜19a〜19eからなる1層目のゲート電極27a〜27eが形成される。
次に図8(A)に示すようにレジストパターン17a〜17eを除去する。次いで、1
層目のゲート電極27a、27c〜27eをマスクとしてLDD領域(低濃度不純物領域
)28〜35を形成するための低濃度のN型不純物、例えばリンを半導体層13a〜13
cにイオンドーピングする。これによりNチャネル型薄膜トランジスタの各々のチャネル
領域36〜39は各々のゲート電極とほぼ同じ寸法となり、LDD領域28〜35もゲー
ト電極に対して自己整合的に形成される。また、容量素子の形成領域にもリンが導入され
る。なお、LDD領域は少なくともドレイン領域側に形成されていれば良い。
次いで550℃の温度で熱処理を施す。この際、ゲート電極が露出した状態であるため
、ゲート電極が酸化されないように酸素の少ない雰囲気中で熱処理を行うと良い。この熱
処理により、半導体層に導入した不純物が活性化される。また、結晶化を促進する元素を
用いて結晶化を行った場合にはチャネル領域に含まれる結晶化を促進する元素が高濃度不
純物領域(ソース領域及びドレイン領域)に取り込まれてゲッタリングを行うこともでき
る。
この活性化処理において熱をかけるため、基板の収縮が起こる場合がある。この時点で
基板が収縮してしまうと、次から形成される2層目のゲート電極43a〜43cの形成位
置が意図した場所からずれて形成されてしまう。これがゲート寄生容量の変化となり、薄
膜トランジスタの特性や当該薄膜トランジスタを用いて形成された回路の動作に影響を及
ぼし、バラツキが発生してしまう恐れがある。特に、表示装置のドライバなどは同じ単位
を繰り返し形成するため、そのバラツキが感知されやすくなってしまう。また、基板の一
端と反対の一端では熱収縮した場合、ずれる方向が逆となるため、その影響はさらに顕著
となる。しかし、本実施例のように本発明の薄膜トランジスタを用いることでそれらの影
響を抑えることが可能となり、画質の向上や不良の減少につながる。また、第3の導電膜
40を形成した後、2層目のゲート電極43a〜43cを形成する為に第3の導電膜40
をエッチングする際に単にアライメントがずれてしまう事によって2層目のゲート電極4
3a〜43cの形成位置がずれてしまうことも考えられるが、これによる影響も本発明の
薄膜トランジスタや半導体装置を用いることによって同様に緩和することができる。この
場合、基板の収縮によってバラツキが顕著に表れる方向(すなわち、基板の収縮方向に向
かって同じパターンが繰り返されている方向)に長さ方向をあわせこむと、さらに有効に
回路負荷のバラツキの少ない回路を作製することができる。
また、大型基板になると熱収縮の影響も大きくなる上に、フォトレジストを露光する際
、場所毎に複数回に分けて露光(つなぎ露光)する場合がある。つなぎ露光を行う場合は
特にマスクのアライメントを合わせることが難しいため、本発明の薄膜トランジスタや半
導体装置を適用すると有利である。
熱処理を行ったら、続いて図8(B)に示すようにゲート電極を含む全面上に低抵抗な
材料からなる第3の導電膜40を成膜する。本実施例においては、この時点ですでに不純
物の活性化などの工程が終了しており、これ以降の工程において高い熱をかけることがな
いため、Alによって第3の導電膜40を形成することが可能となる。
続いて、図8(C)に示すように第3の導電膜40の上にフォトレジスト膜を塗布し、
このフォトレジスト膜を露光、現像することにより、第3の導電膜40上にはレジストパ
ターン41a〜41dが形成される。次いでこのレジストパターン41a〜41dをマス
クとして第3の導電膜40をエッチングすることによって、駆動回路部42の薄膜トラン
ジスタのゲート電極27a〜27c上には2層目のゲート電極43a〜43cが形成され
、容量電極となる高濃度不純物拡散層26上にはゲート絶縁膜14を介して第2の容量電
極44が形成される。2層目のゲート電極は形成前に活性化の熱処理を行っているため、
基板の収縮が起きてしまっている。また、マスクアライメントのずれなどによって実際予
定した形成場所と異なる位置に2層目のゲート電極43a〜43c及び第2の容量電極4
4が形成されてしまう場合もある。しかし、本発明を適用することで、その影響による薄
膜トランジスタの寄生容量変化が抑制される。
なお、第3の導電膜40はCu、Agなどでもかまわないがこれらの金属は熱に強いた
め、第3の導電膜40を形成した後に活性化などの熱処理を行ってもかまわない。この場
合は基板の熱収縮による2層目のゲート電極43a〜43c及び第2の容量電極44のず
れは起こらないのでマスクアライメントのずれの影響を本発明により抑制することができ
る。
このようにして駆動回路部42のNチャネル型薄膜トランジスタをゲートオーバーラッ
プLDD構造とし、画素部45のNチャネル型薄膜トランジスタ46をLDD構造とする
ことができる。ゲートオーバーラップ構造の薄膜トランジスタは電流駆動能力が大きく、
電源電圧10〜20Vにおけるホットキャリア劣化耐性も良好である。また、同時に形成
されるLDD構造の薄膜トランジスタはオフリーク電流の抑制に有効であることが確認さ
れている。つまり、画素信号を容量素子に保持して画素を表示する液晶表示装置では、画
素のスイッチング素子としてオフリーク電流の抑制に優れたLDD構造の薄膜トランジス
タを使用することが望ましく、周辺の駆動回路部としては電流駆動能力に優れ、ホットキ
ャリア劣化耐性に優れたゲートオーバーラップLDD構造を使用することが好ましい。こ
の点は発光表示装置の場合も同様である。
2層目のゲート電極43a〜43cを構成する材料は低抵抗金属材料が好ましく、低抵
抗金属材料としてAlまたはAl合金の単層膜、またはAlを主とした積層膜を用いるこ
とが好ましい。
本実施例では、ゲート電極が積層構造である薄膜トランジスタの作製方法を説明してい
るが、本発明の薄膜トランジスタはこの構造に限らず適用することができる。例えば、フ
ォトレジストによるマスクをゲート絶縁膜上に形成し、高濃度不純物領域、及びLDD領
域のドーピングを行い、フォトレジストを除去し、不純物の活性化を行い、その後ゲート
電極を形成して作製されたようなゲート電極が1層である薄膜トランジスタにおいても本
発明の構成は適用できる。そして、この構成においてもゲート電極形成時のマスクずれ、
熱処理による基板の収縮などによる不都合を緩和することができる。
第2の容量電極44とゲート絶縁膜14と容量電極26から容量素子47が構成される
。容量素子47を薄膜トランジスタ構造と同じ構造とし、容量電極26をソース及びドレ
イン領域と同一層とすることによって第2の容量電極44を0Vとしても安定した容量を
得ることができる。また、ゲート絶縁膜14を薄くすることによって容量素子47の面積
を小さくできる。従って、図7に示す第1の導電膜18a〜18e及び第2の導電膜19
a〜19eをエッチングする工程で容量素子形成領域のゲート絶縁膜14を薄くすること
によってその膜厚を薄くすることが好ましい。これにより、エッチング工程を増やすこと
なく、容量素子の面積を小さくすることが可能となる。
この後、図9(A)に示すように2層目のゲート電極43a〜43c及び第2の容量電
極44を含む全面上に水素を含有した絶縁膜例えば窒化ケイ素膜48を成膜した後、35
0℃以上の水素化の熱処理を行う。この熱処理により、半導体層(結晶性ケイ素膜)の結
晶欠陥部を水素終端することができる。なお、本実施例では、水素を含有した窒化ケイ素
48を成膜した後に水素化の熱処理を行っているが、酸化ケイ素膜を成膜したのち、3〜
100%の水素含有雰囲気中で350度以上の熱処理を行うことで同様の効果を得ること
も可能である。窒化ケイ素膜は比誘電率が酸化ケイ素膜の約2倍であるため、窒化ケイ素
膜を用いた場合に比べて回路動作の負担を小さくする事ができ、電極間の容量を小さくす
る事ができる。
次いで、窒化ケイ素膜48の上に自己平坦性のある有機、もしくは無機絶縁膜により層
間絶縁膜49を形成する。無機絶縁膜としては、CVD法により形成された酸化ケイ素膜
や、SOG(Spin On Glass)法により塗布された酸化ケイ素膜、また、ケ
イ素と酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む、または置換
基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有する材料、い
わゆるシロキサンの膜などを用いることができ、有機絶縁膜としてはポリイミド、ポリア
ミド、BCB(ベンゾシクロブテン)、アクリルまたはポジ型感光性有機樹脂、ネガ型感
光性有機樹脂等を用いることができる。また、low−k材料も好適に用いることができ
る。また、それらの積層構造を用いても良い。本実施例では感光性のポリイミドにより層
間絶縁膜49を形成した。
次に、図9(B)に示すように層間絶縁膜49の上にITO等の透明導電膜からなる画
素電極50を形成する。
次いで図9(C)に示すように層間絶縁膜49、窒化ケイ素膜48及びゲート絶縁膜1
4にソース領域及びドレイン領域に到達するコンタクトホール(接続孔)をエッチング法
により形成する。次いでコンタクトホール内及び層間絶縁膜49上に低抵抗な材料からな
る導電膜を成膜し、この導電膜をエッチング加工する。これにより、駆動回路部42のN
チャネル型薄膜トランジスタ及び画素部のNチャネル型薄膜トランジスタ46のそれぞれ
には導電膜からなるソース電極及びドレイン電極51〜55が形成され、ドレイン電極5
5は画素電極50に接続される。なお、ソース電極及びドレイン電極51〜55はAl、
Cu等の単層電極としても良いが、積層構造としても良く、特に電極材料の半導体層への
拡散を防止すると共にストレスマイグレーションなどにより発生するヒロックを防止する
場合には、上層からTiN、Al、TiN、Tiが順に積層された積層構造としても良い
本実施例により形成される半導体装置は駆動回路部42及び画素部45にはNチャネル
型薄膜トランジスタのみが形成されており、Pチャネル型薄膜トランジスタは形成されて
いないが、Pチャネル型薄膜トランジスタを形成する構成であっても良い。この際、工程
の違いは不純物元素の導入工程だけである。
また、容量素子47は、画素スイッチング素子を介して画素に伝えられる画素信号を保
持するためのものであり、Nチャネル型薄膜トランジスタ46のソース領域及びドレイン
領域と同一層の高濃度不純物領域からなる容量電極と、前記薄膜トランジスタ46のゲー
ト絶縁膜14と第2の容量電極44とからなるものである。
本実施例によれば、同一基板上にゲートオーバーラップLDD構造の薄膜トランジスタ
及びLDD構造の薄膜トランジスタを工程数の増大なしに形成できる。また、LDD構造
の薄膜トランジスタを形成した後に不純物活性化のための熱処理を行ってからゲートオー
バーラップLDD構造形成用及びゲート電極配線の低抵抗化用の2層目のゲート電極を形
成するため、低抵抗で安価ではあるが耐熱性の低いAlを主成分とする材料を使用するこ
とができる。これにより大型の画像表示装置においても高速駆動が可能で画像表示性能の
優れた画像表示装置を低価格で提供することができる。
本実施例では、実施例2と異なる構成の薄膜トランジスタに本発明を適用する例を図1
0を参照しながら説明する。なお、図10に至るまでの工程は図6〜図8(A)までと同
一であるので、説明を省略する。図10(A)と図8(A)が同一の状態にある。
図10(A)の状態を得たら、基板全面に絶縁膜700を形成する。絶縁膜は窒化ケイ
素や酸素を含む窒化ケイ素膜により単層、もしくは多層で形成する。これらはプラズマC
VD法など公知の方法により形成すればよい。
続いて、550℃の温度で熱処理を施す。この際、ゲート電極及び配線が絶縁膜700
で覆われているため、ゲート電極及び配線が酸化されるのを防止できる。この熱処理によ
り、半導体層に導入した不純物が活性化されると共に、チャネル領域に含まれるNiが高
濃度不純物領域(ソース及びドレイン領域)に取り込まれてゲッタリングが行われる。な
お、前記熱処理は、炉アニール法、ランプアニール法、レーザアニール法のいずれの方法
を用いても良い。次いで、絶縁膜700の上に低抵抗な材料からなる第3の導電膜701
を成膜する。なお、第3の導電膜701は、窒化チタンなどのバリア膜とAlまたはAl
合金からなる膜とを積層した積層膜あるいはAlまたはAl合金からなる膜で形成されて
いても良い。
次に、第3の導電膜701の上にフォトレジスト膜を塗布し、このフォトレジスト膜を
露光、現像することにより、第3の導電膜701上にはレジストパターン702〜705
が形成される。次いで、このレジストパターン702〜705をマスクとして第3の導電
膜701をエッチングすることにより、図10(C)に示すように、駆動回路部710の
薄膜トランジスタのゲート電極上には絶縁膜700を介して2層目のゲート電極706〜
708が形成され、容量電極714上には絶縁膜700を介して2層目の容量電極709
が形成される。2層目の容量電極709と絶縁膜700と容量電極714から容量素子7
12が構成される。711と713はそれぞれ画素TFTと画素部に相当する。
この後、図9(A)から示した工程と同様の工程で表示装置を作成することができる。
本実施例の構成は、2層目のゲート電極706〜708と1層目のゲート電極との間に絶
縁膜700があり、図11のように1層目のゲート電極800と2層目のゲート電極80
1が接続されている。また、2層目のゲート電極706〜708と絶縁膜700、1層目
のゲート電極により補助容量を形成することが可能な構成となっている。
本実施例では、実施例2に記載の方法により作製された基板を用いて液晶表示装置を作
成する方法について図12を参照しながら説明する。画素電極50を覆うように、配向膜
と呼ばれる絶縁体層56を形成する。なお、絶縁体層56は、スクリーン印刷法やオフセ
ット印刷法を用いれば、選択的に形成することができる。その後、ラビングを行う。続い
て、シール材を画素を形成した周辺の領域に形成する。
その後、配向膜として機能する絶縁体層57、対向電極として機能する導電体層58が
設けられた対向基板59と素子基板60とをスペーサを介して貼り合わせ、その空隙に液
晶層を設けることにより液晶表示パネルを作製することができる。シール材にはフィラー
が混入されていても良く、さらに対向基板59には、カラーフィルタや遮蔽膜(ブラック
マトリクス)などが形成されていても良い。なお、液晶層を形成する方法として、ディス
ペンサ式(滴下式)や、対向基板59を貼り合わせてから毛細管現象を用いて液晶を注入
するディップ式(汲み上げ式)を用いることができる。
ディスペンサ方式を採用した液晶滴下注入法は、シール材で閉ループを形成し、その中
に液晶を1回もしくは複数回滴下する。続いて、真空中で基板を貼り合わせ、その後紫外
線硬化を行って、液晶が充填された状態とする。
この後、異方性導電体層を介して、接続用の配線基板を設ける。配線基板は、外部から
の信号や電位を伝達する役目を担う。上記工程を経て、液晶表示パネルが完成する。
以上の工程により、本発明の薄膜トランジスタ及び半導体装置を有する液晶表示装置を
製造することができる。
本発明の薄膜トランジスタを用いて、発光表示装置を作成する例について図13を参照
しながら説明する。実施例2に示したと同様に基板10上に駆動回路部150及び画素部
151の薄膜トランジスタを形成する。薄膜トランジスタのレイアウト及び半導体層に導
入する不純物元素については求める性能に応じて適宜変更すればよい。本実施例では、ゲ
ート電極の一部として使用される第2の導電膜をモリブデンで形成し、発光素子の駆動用
トランジスタ152をPチャネル型トランジスタとして、層間絶縁膜49を形成するとこ
ろから説明する。
本実施例では、シロキサンにより層間絶縁膜49を形成する。層間絶縁膜49は、シロ
キサン系ポリマーを全面塗布した後、50〜200℃、10分間の熱処理によって乾燥さ
せ、さらに300〜450℃、1〜12時間の焼成処理を行うことで形成する。この焼成
により、1μm厚のシロキサンの膜が全面に成膜される。この工程は、シロキサン系ポリ
マーの焼成を行うと共に、窒化ケイ素膜48中の水素によって、半導体層を水素化及び不
純物の活性化をする。
この後、層間絶縁膜49を覆うように、CVD法により窒化酸化ケイ素膜または酸化窒
化ケイ素膜を形成しても良い。この膜は、後に形成される導電膜をエッチングするときに
、エッチングストッパーとして働き、層間絶縁膜のオーバーエッチングを防止することが
できる。また、この酸化窒化ケイ素膜は配線エッチング時に同時にエッチングされて無く
なる程度の厚さに形成するとこの後の形成する発光素子の信頼性に対して良い影響を及ぼ
す。
次に、層間絶縁膜49のパターニング及びエッチングを行い、高濃度不純物領域153
〜160に達するコンタクトホールを形成する。
続いて、コンタクトホール中に金属膜を積層し、パターニングしてソース電極及びドレ
イン電極を形成する。本実施例では、基板側からモリブデン、アルミニウム、モリブデン
の三層構造でソース電極、ドレイン電極及び配線161〜167を形成する。
続いてこれらの半導体素子を用いて発光装置を作成する工程に入る。
本実施例で説明する発光装置は一対の電極間に発光する物質を含む層を挟み込み、電極
間に電流を流すことで発光する素子をマトリクス状に配列させたものである。
発光素子の励起状態には一重項励起と三重項励起が知られ、発光はどちらの励起状態を
経ても可能であると考えられている。故に、素子の特徴によって一つの発光装置内におい
て、一重項励起状態の素子あるいは三重項励起状態の素子を混在させても良い。例えばR
GBの三色において、赤に三重項励起状態を取る素子、青と緑に一重項励起状態を取る素
子としても良い。また、三重項励起状態を取る素子は一般に発光効率が良いため、駆動電
圧の低下にも貢献する。
発光素子の材料としては、低分子、高分子、低分子と高分子の間の性質を持つ中分子の
発光材料があるが、本実施例では低分子の発光材料を使用する。低分子材料も高分子材料
も溶媒に溶かすことでスピンコートやインクジェット法により塗布することができる。ま
た、有機材料のみではなく、無機材料との複合材料も使用することができる。
前工程によって形成された薄膜トランジスタのドレイン電極167と一部重なるように
して、発光素子の第1の電極168を形成する。第1の電極168は発光素子の陽極、ま
たは陰極になる電極であり、陽極とする場合は仕事関数の大きい金属、合金、電気伝導性
化合物、及びこれらの混合物などを用いることが好ましい。仕事関数としては仕事関数4
.0eV以上がだいたいの目安となる。具体例な材料としては、ITO(indium tin oxide
)、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合したIZO(indium zinc o
xide)、酸化亜鉛にガリウムを添加したGZO、酸化インジウムに2〜20%の酸化ケイ
素(SiO2)を混合したITSO、金(Au)、白金(Pt)、ニッケル(Ni)、タ
ングステン(W)、クロム(Cr)、モリブデン(Mo)、鉄(Fe)、コバルト(Co
)、銅(Cu)、パラジウム(Pd)、または金属材料の窒化物(TiN)等を用いるこ
とができる。
陰極として用いる場合は、仕事関数の小さい(仕事関数3.8eV以下が目安)金属、合
金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。具体的な材料
としては、元素周期律の1族または2族に属する元素、すなわちLiやCs等のアルカリ
金属、及びMg、Ca、Sr等のアルカリ土類金属、及びこれらを含む合金(Mg−Ag
、Al−Li)や化合物(LiF、CsF、CaF2)の他、希土類金属を含む遷移金属
を用いて形成することができる。但し、本実施例において第2の電極は透光性を有するよ
うに形成するため、これら金属、またはこれら金属を含む合金を非常に薄く形成し、IT
O、IZO、ITSO、GZOまたはその他の金属(合金を含む)との積層により形成す
る。
本実施例では第1の電極168は陽極とし、ITSOを用いた。電極としてITSOを
用いた場合は真空ベークを行うと発光装置の信頼性が向上する。
また、本実施例において第1の電極168は薄膜トランジスタのソース電極及びドレイ
ン電極161〜167を形成した後に形成されるが、先に第1の電極168を形成しその
後薄膜トランジスタの電極を形成してもかまわない。
続いて第1の電極168の端部を覆うように絶縁膜169を形成する。この絶縁膜16
9は土手や隔壁と呼ばれるものである。絶縁膜169としては、無機絶縁膜や有機絶縁膜
を用いることができる。無機絶縁膜としては、CVD法により形成された酸化ケイ素膜や
、SOG(Spin On Glass)法により塗布された酸化ケイ素膜などを用いる
ことができ、有機絶縁膜としては感光性または非感光性のポリイミド、ポリアミド、BC
B(ベンゾシクロブテン)、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹
脂、ケイ素と酸素との結合で骨格構造が構成され、置換基に少なくとも水素を含む、また
は置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有する材
料、いわゆるシロキサンの膜を用いることができる。また、それらの積層構造を用いても
良い。感光性の有機物を使用して形成すると、開口部の形状が曲率半径が連続的に変化す
る形状となり電界発光層を蒸着する際に段切れなどが起こりにくいものとなり好適である
。本実施例では感光性のポリイミドを使用した。
続いて、蒸着装置を用いて、蒸着源を移動させながら発光層170の蒸着を行う。蒸着
は真空度が5×10-3Torr(0.665Pa)以下、好ましくは10-4〜10-6To
rrまで真空排気された成膜室で蒸着を行う。蒸着の際、抵抗加熱により、予め有機化合
物は気化されており、蒸着時にシャッターが開くことにより基板の方向へ飛散する。気化
された有機化合物は、上方に飛散し、メタルマスクに設けられた開口部を通って基板に蒸
着され、発光層170(第1の電極側から正孔注入層、正孔輸送層、発光層、電子輸送層
、電子注入層)を形成する。なお、発光層170の構成はこのような組み合わせの積層で
なく、層の数が少なくても良いし、二つの層の機能を有する複合層でも良い。また単層、
混合層で形成されていても良い。
本実施例では正孔注入層としてCuPcを20nm、正孔輸送層としてα−NPBを4
0nm、発光層としてAlqを50nm、電子注入層としてAl−Liを10nm形成す
る。
発光層170を形成したら、第2の電極171を発光層170に接して形成する。本実
施例では第1の電極168が陽極であるため、第2の電極171は陰極として形成する。
陰極材料は先に述べたような材料を使用すれば良く、本実施例ではアルミニウム膜を15
0nm形成することで第2の電極(陰極)171とする。
本実施例では第1の電極168のみ透光性を有する材料で形成されているため、基板の
下面方向より光を取り出す構造である。図14は上面発光の構成の1例であり、画素電極
176と薄膜トランジスタのソース電極及びドレイン電極161〜165、167、17
3を異なる層に形成した例である。第1の絶縁膜174及び第2の層間絶縁膜175は図
13における絶縁膜169と同様の材料で形成することができ、その組み合わせも自由に
行えるが、今回はどちらの層もシロキサンにより形成する。画素電極176は第2の層間
絶縁膜175側からAl−Si、TiN、ITSOの順に積層して形成したが、もちろん
単層でもかまわないし、2層、あるいは4層以上の積層構造でもかまわない。
図15には下面発光、両面発光、上面発光の例を示した。本実施例に記載の下面から光
を取り出す構造は図15(A)の構造に相当する。第2の電極1200の下にLiを含む
材料を薄く(透光性を有する程度に)形成し、ITOやITSO、IZOなど透光性を有
する材料を第2の電極として形成することで図15(B)のように両面より光を取り出す
ことのできる両面発光の発光表示装置を得ることが可能となる。なお、アルミニウムや銀
など厚膜で形成すると非透光性であるが、薄膜化すると透光性を有するようになるため、
アルミニウムや銀の透光性を有する程度の薄膜で第2の電極1200を形成すると両面発
光とすることができる。
図15(C)は上面発光の発光装置の一例であるが、図14に相当する。上面発光はこ
のように層間絶縁膜1201を図15(A)(B)より一枚多く形成すると、薄膜トラン
ジスタ1202の上部にも発光素子を設けることができ、開口率の点で有利な構成となる
ところで、両面発光や上面発光の場合に用いられる透明電極であるITOやITSOは
抵抗加熱による蒸着が困難であるためスパッタ法、もしくは電子ビーム蒸着による成膜が
行われる。第2の電極171をスパッタリング法にもしくは電子ビーム蒸着より形成する
場合、電子注入層の表面もしくは電子注入層と電子輸送層の界面にダメージが入ってしま
うことがあり、発光素子の特性に悪影響を及ぼす可能性がある。これを防ぐためには、こ
のようなダメージを受けにくい材料を第2の電極171に最も近い位置に設けるとよい。
このようなダメージを受けにくい材料で、電界発光層170に用いることができる材料と
しては酸化モリブデン(MoOx)が挙げられる。しかし、MoOxは正孔注入層として
好適な物質であるため、第2の電極171に接して設けるには第2の電極171を陽極と
する必要がある。
そこで、この場合は本実施例のように図16(A)の順(陽極1210、正孔注入層1
211、正孔輸送層1212、発光層1213、電子輸送層1214、電子注入層121
5、陰極1216)で形成するのでは無く、図16(B)のように第1の電極168を陰
極1220として形成し、その後順に、電子注入層1221、電子輸送層1222、発光
層1223、正孔輸送層1224、正孔注入層(MoOx)1225、第2の電極(陽極
)1226と形成する。また、画素の駆動用薄膜トランジスタはNチャネル型とする必要
がある。本実施例の場合、発光素子駆動用のトランジスタ152はPチャネル型トランジ
スタを使用しているが、このような素子を用いることで基板上のトランジスタ全てをNチ
ャネル型トランジスタとすることも可能となる。
MoOxは蒸着法により形成し、x=3以上のものが好適に使用できる。また、MoO
x層は銅フタロシアニン(CuPc)などの有機金属錯体や有機物と共蒸着することで有
機、無機の混合層としても良い。上記したような第1の電極168を陰極とする発光素子
を用いた場合、画素部の薄膜トランジスタはもともとN型であるa−Si:Hを半導体層
としたトランジスタを用いると工程が簡略化されて好適である。駆動回路部が同一基板上
に形成されている場合は駆動回路部のみレーザ等を照射することで結晶化して用いるとよ
い。
その後、プラズマCVD法により窒素を含む酸化ケイ素膜をパッシベーション膜172
として形成した。窒素を含む酸化ケイ素膜を用いる場合には、プラズマCVD法でSiH
4、N2O、NH3から形成される酸化窒化ケイ素膜、またはSiH4、N2Oから形成され
る酸化窒化ケイ素膜、あるいはSiH4、N2OをArで希釈したガスから形成される酸化
窒化ケイ素膜を形成すれば良い。また、パッシベーション膜172としてSiH4、N2
、H2から形成される酸化窒化水素化ケイ素膜を適用しても良い。もちろん、パッシベー
ション膜172は単層構造に限定されるものではなく、他のケイ素を含む絶縁膜を単層構
造、もしくは積層構造として用いても良い。また、窒化炭素膜と窒化ケイ素膜の多層膜や
スチレンポリマーの多層膜、窒化ケイ素膜やダイヤモンドライクカーボン膜を窒素を含む
酸化ケイ素膜の代わりに、もしくはそれらとの積層構造として形成してもよい。
続いて電界発光素子を水など劣化を促進する物質から保護するために、表示部の封止を
行う。対向基板を封止に用いる場合は、絶縁性のシール剤により、外部接続部が露出する
ように貼り合わせる。対向基板と素子基板との間の空間には乾燥した窒素などの不活性気
体を充填しても良いし、シール剤を画素部全面に塗布しそれにより対向基板を形成しても
良い。シール剤には紫外線硬化樹脂などを用いると好適である。シール剤には乾燥剤やギ
ャップを一定に保つための粒子を混入しておいても良い。続いて外部接続部にフレキシブ
ル配線基板を貼り付けることによって、電界発光パネルが完成する。
このような電界発光パネルには単色、エリアカラー、フルカラーなどの表示方法がある
が、フルカラーにはさらに、RBGの3色塗り分け法、白色光源をカラーフィルタにより
RBG化する方法、短波長の色を色変換フィルタを使用して長波長の色に変換する方法な
どがある。また、色純度を向上させるために、カラーフィルタを用いる場合もある。
なお、表示機能を有する本発明の発光表示装置には、アナログのビデオ信号、デジタル
のビデオ信号のどちらを用いてもよい。デジタルのビデオ信号を用いる場合はそのビデオ
信号が電圧を用いているものと、電流を用いているものとに分けられる。発光素子の発光
時において、画素に入力されるビデオ信号は、定電圧のものと、定電流のものがあり、ビ
デオ信号が定電圧のものには、発光素子に印加される電圧が一定のものと、発光素子に流
れる電流が一定のものとがある。またビデオ信号が定電流のものには、発光素子に印加さ
れる電圧が一定のものと、発光素子に流れる電流が一定のものとがある。この発光素子に
印加される電圧が一定のものは定電圧駆動であり、発光素子に流れる電流が一定のものは
定電流駆動である。定電流駆動は、発光素子の抵抗変化によらず、一定の電流が流れる。
本発明の発光表示装置及びその駆動方法には、ビデオ信号の電圧を利用して駆動する方法
もしくはビデオ信号の電流を用いて駆動する方法のどちらを用いてもよく、また定電圧駆
動、定電流駆動のどちらを用いてもよい。
これにより、大面積基板など、熱収縮による影響の大きい基板に形成された半導体素子
であっても、その影響を受けずに動作するような表示装置を提供することができる。
本実施例では、画素回路、保護回路及びそれらの動作について説明する。
図17(A)に示す画素は、列方向に信号線1410及び電源線1411、1412、
行方向に走査線1414が配置される。また、スイッチング用TFT1401、駆動用T
FT1403、電流制御用TFT1404、容量素子1402及び発光素子1405を有
する。
図17(C)に示す画素は、TFT1403のゲート電極が、行方向に配置された電源
線1412に接続される点が異なっており、それ以外は図17(A)に示す画素と同じ構
成である。つまり、図17(A)(C)に示す両画素は、同じ等価回路図を示す。しかし
ながら、行方向に電源線1412が配置される場合(図17(A))と、列方向に電源線
1412が配置される場合(図17(C))とでは、各電源線は異なるレイヤーの導電膜
で形成される。ここでは、駆動用TFT1403のゲート電極が接続される配線に注目し
、これらを形成するレイヤーが異なることを表すために、図17(A)(C)として分け
て記載する。
図17(A)(C)に示す画素の特徴として、画素内にTFT1403、1404が直
列に接続されており、TFT1403のチャネル長L(1403)、チャネル幅W(140
3)、TFT1404のチャネル長L(1404)、チャネル幅W(1404)は、L(140
3)/W(1403):L(1404)/W(1404)=5〜6000:1を満たすように設
定するとよい。
なお、TFT1403は、飽和領域で動作し発光素子1405に流れる電流値を制御す
る役目を有し、TFT1404は線形領域で動作し発光素子1405に対する電流の供給
を制御する役目を有する。両TFTは同じ導電型を有していると作製工程上好ましく、本
実施例ではnチャネル型TFTとして形成する。またTFT1403には、エンハンスメ
ント型だけでなく、ディプリーション型のTFTを用いてもよい。上記構成を有する本発
明は、TFT1404が線形領域で動作するために、TFT1404のVgsの僅かな変
動は、発光素子1405の電流値に影響を及ぼさない。つまり、発光素子1405の電流
値は、飽和領域で動作するTFT1403により決定することができる。上記構成により
、TFTの特性バラツキに起因した発光素子の輝度ムラを改善して、画質を向上させた表
示装置を提供することができる。
図17(A)〜(D)に示す画素において、TFT1401は、画素に対するビデオ信
号の入力を制御するものであり、TFT1401がオンとなると、画素内にビデオ信号が
入力される。すると、容量素子1402にそのビデオ信号の電圧が保持される。なお図1
7(A)(C)には、容量素子1402を設けた構成を示したが、本発明はこれに限定さ
れず、ビデオ信号を保持する容量がゲート容量などでまかなうことが可能な場合には、容
量素子1402を設けなくてもよい。
図17(B)に示す画素は、TFT1406と走査線1416を追加している以外は、
図17(A)に示す画素構成と同じである。同様に、図17(D)に示す画素は、TFT
1406と走査線1416を追加している以外は、図17(C)に示す画素構成と同じで
ある。
TFT1406は、新たに配置された走査線1416によりオンまたはオフが制御され
る。TFT1406がオンとなると、容量素子1402に保持された電荷は放電し、TF
T1404がオフとなる。つまり、TFT1406の配置により、強制的に発光素子14
05に電流が流れない状態を作ることができる。そのためTFT1406を消去用TFT
と呼ぶことができる。従って、図17(B)(D)の構成は、全ての画素に対する信号の
書き込みを待つことなく、書き込み期間の開始と同時または直後に点灯期間を開始するこ
とができるため、デューティ比を向上することが可能となる。
図17(E)に示す画素は、列方向に信号線1410、電源線1411、行方向に走査
線1414が配置される。また、スイッチング用TFT1401、駆動用TFT1403
、容量素子1402及び発光素子1405を有する。図17(F)に示す画素は、TFT
1406と走査線1415を追加している以外は、図17(E)に示す画素構成と同じで
ある。なお、図17(F)の構成も、TFT1406の配置により、デューティ比を向上
することが可能となる。
以上のように、多様な画素回路を採用することができる。特に、非晶質半導体膜から薄
膜トランジスタを形成する場合、駆動用TFTの半導体膜を大きくすると好ましい。その
ため、上記画素回路において、電界発光層からの光が封止基板側から射出する上面発光型
とすると好ましい。
このようなアクティブマトリクス型の発光装置は、画素密度が増えた場合、各画素にT
FTが設けられているため低電圧駆動でき、有利であると考えられている。
本実施例では、一画素に各TFTが設けられるアクティブマトリクス型の発光装置につ
いて説明したが、一列毎にTFTが設けられるパッシブマトリクス型の発光装置を形成す
ることもできる。パッシブマトリクス型の発光装置は、各画素にTFTが設けられていな
いため、高開口率となる。発光が電界発光層の両側へ射出する発光装置の場合、パッシブ
マトリクス型の表示装置を用いると透過率が高まる。
続いて、図17(E)に示す等価回路を用い、走査線及び信号線に保護回路としてダイ
オードを設ける場合について説明する。
図18には、画素部1500にTFT1401、1403、容量素子1402、発光素
子1405が設けられている。信号線1410には、ダイオード1561と1562が設
けられている。ダイオード1561と1562は、TFT1401または1403と同様
に、上記実施例に基づき形成され、ゲート電極、半導体層、ソース電極及びドレイン電極
等を有する。ダイオード1561と1562は、ゲート電極と、ドレイン電極またはソー
ス電極とを接続することによりダイオードとして動作させている。
ダイオードと接続する共通電位線1554、1555はゲート電極と同じレイヤーで形
成している。従って、ダイオードのソース電極またはドレイン電極と接続するには、ゲー
ト絶縁層にコンタクトホールを形成する必要がある。
走査線1414に設けられるダイオード1563、1564も同様な構成である。
本発明が適用される電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディ
スプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カ
ーオーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末
(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備
えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し
、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それらの電子機
器の具体例を図19に示す。
図19(A)は発光表示装置でありテレビ受像器などがこれに当たる。筐体2001、
表示部2003、スピーカー部2004等を含む。本発明は、表示部2003に適用され
る。本発明を使用することにより、歩留まりが向上し、表示の品質も向上する。画素部に
はコントランスを高めるため、偏光板、または円偏光板を備えるとよい。例えば、封止基
板へ1/4λ板、1/2λ板、偏光板の順にフィルムを設けるとよい。さらに偏光板上に
反射防止膜を設けてもよい。
図19(B)は携帯電話であり、本体2101、筐体2102、表示部2103、音声
入力部2104、音声出力部2105、操作キー2106、アンテナ2108等を含む。
本発明の発光装置をその表示部2103に用いることによ形成される。本発明を使用する
ことにより、歩留まりが向上し、表示の品質も向上する。
図19(C)はノート型パーソナルコンピュータであり、本体2201、筐体2202
、表示部2203、キーボード2204、外部接続ポート2205、ポインティングマウ
ス2206等を含む。本発明は、表示部2203に適用することができる。本発明を使用
することにより、歩留まりが向上し、表示の品質も向上する。
図19(D)はモバイルコンピュータであり、本体2301、表示部2302、スイッ
チ2303、操作キー2304、赤外線ポート2305等を含む。本発明は、表示部23
02に適用することができる。本発明を使用することにより、歩留まりが向上し、表示の
品質も向上する。
図19(E)は携帯型のゲーム機であり、筐体2401、表示部2402、スピーカー
部2403、操作キー2404、記録媒体挿入部2405等を含む。本発明は表示部24
02に適用することができる。本発明を使用することにより、歩留まりが向上し、表示の
品質も向上する。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、マスクがずれてしまった事による表示への影響を抑えることができる
ため歩留まりが向上し、安く製品を提供できるようになる上、画質の良い表示装置を提供
することが可能となる。
本発明を実際に使用して作製した半導体装置の写真を図21、22に示す。
図21に示した写真は図4に模式図で示した本発明のトランジスタを実際に作製し、撮
影を行った写真である。図中示した符号は図4に示した符号と一致している。
本発明のトランジスタ550は半導体層501aからなるトランジスタと、半導体層5
01bからなるトランジスタの2つのトランジスタにより構成され、当該二つのトランジ
スタはゲート電極502同士、ソース電極504同士、ドレイン電極503同士がそれぞ
れ電気的に接続されている。ドレイン電極503は写真中では繋がっていないが、当該写
真の範囲外において合流し、電気的に接続されている。なお、半導体層501aと半導体
層501bの幅は同じである。また、ソース電極504は半導体層501aよりなるトラ
ンジスタにおいては半導体層501aのゲート電極を中心として向かって右側にコンタク
トホールを介して電気的に接続し、半導体層501bよりなるトランジスタにおいては半
導体層501bのゲート電極を中心として向かって左側にコンタクトホールを介して電気
的に接続しており、ドレイン電極及び配線はそれぞれの半導体層の対辺側に接続されてい
る。
ゲート電極502は1層目のゲート電極と2層目のゲート電極との2層で形成され、各
々の半導体層における1層目のゲート電極とは重ならず且つ2層目のゲート電極と重なる
位置にp型もしくはn型の不純物が低濃度に添加されている。また、各々の半導体層にお
いて1層目のゲート電極と2層目のゲート電極の両方が重なった位置にはp型もしくはn
型の不純物は実質的に添加されていない。上述した以外の位置の半導体層には高濃度に当
該不純物が添加されている。
このようなトランジスタを用いて回路を作製することによって2層目のゲート電極とそ
の下部に位置する低濃度に不純物が添加された半導体層との間で発生する寄生容量のバラ
ツキが低減され、回路の動作マージンの確保が容易となる。また、回路の信頼性や当該回
路を用いた電子機器の信頼性も向上する。
続いて、図22は他のレイアウト例を用いて作製した本発明のトランジスタの写真であ
る。図22では本発明のトランジスタ255は半導体層251と2層でなるゲート電極2
52とソース電極及び配線253とドレイン電極及び配線254とからなる、60個のト
ランジスタで構成されている。
ゲート電極252、ソース電極253及びドレイン電極254は各々当該60個のトラ
ンジスタにおいて電気的に接続しており、当該60個のトランジスタには同じ信号が入力
され同じ配線に出力がなされる。当該60個のトランジスタは図中第1の方向に電流が流
れるトランジスタと第2の方向に電流が流れるトランジスタの2種類のトランジスタが同
数ずつで構成されている。また、第1の方向に電流が流れるトランジスタの半導体層が2
層目のゲート電極とのみ重なっている部分の幅の和と第2の方向に電流が流れるトランジ
スタにおいての半導体層が2層目のゲート電極とのみ重なっている部分の幅の和は概略一
致している。このような構成を有する本発明のトランジスタは、第1の方向及び第2の方
向へ2層目のゲート電極のズレに対して回路における動作マージンの確保に対して従来の
構成より許容が大きいトランジスタとすることができる。

Claims (1)

  1. 基板上に形成された第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、及び第4のトランジスタを有し、
    前記第1のトランジスタのソースまたはドレインの一方には、第1の信号が入力され、
    前記第1のトランジスタのソースまたはドレインの他方は、前記第2のトランジスタのゲート及び前記第4のトランジスタのゲートと電気的に接続され、
    前記第1のトランジスタのゲートは、前記第2のトランジスタのソースまたはドレインの一方及び前記第4のトランジスタのソースまたはドレインの一方、並びに第1の電位を供給することができる機能を有する配線と電気的に接続され、
    前記第2のトランジスタのソースまたはドレインの他方は、前記第3のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第4のトランジスタのソースまたはドレインの他方は、前記第3のトランジスタのソースまたはドレインの一方と電気的に接続され、
    前記第3のトランジスタのソースまたはドレインの他方は、前記第1の電位に比較して電位が低い第2の電位を供給することができる機能を有する配線と電気的に接続され、
    前記第3のトランジスタのゲートには、第2の信号が入力され、
    前記第2のトランジスタ及び前記第4のトランジスタのゲート電極それぞれは、1層目のゲート電極と、前記1層目のゲート電極上に形成された2層目のゲート電極とを有し、
    前記第2のトランジスタのゲート電極の幅は、前記第4のトランジスタのゲート電極の幅と等しく、
    前記第2のトランジスタのチャネル領域の幅は、前記第4のトランジスタのチャネル領域の幅と等しく、
    前記第2のトランジスタのソース及びドレインの間を流れる電流の方向は、前記第4のトランジスタのソース及びドレインを流れる電流の方向と逆方向であることを特徴とする半導体装置。
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