CN100511712C - 薄膜晶体管、半导体器件及其制造方法 - Google Patents

薄膜晶体管、半导体器件及其制造方法 Download PDF

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Abstract

本发明提供了一种半导体元件，即使其衬底受热收缩影响极大，例如其衬底为大尺寸衬底，该元件的工作也不受影响。此外，本发明提供了均含有该半导体元件的薄膜半导体电路和薄膜半导体器件。另外，即使出现轻微的掩模版偏移时，半导体元件的工作也不受影响。考虑到这些，形成多个栅电极以覆盖半导体层的低浓度杂质区域，该区域的掺杂浓度低于漏区一侧的漏区。此外，形成对应于各个栅电极的源区和漏区，使得电流流过各个栅电板相应沟道区的方向相反。另外，电流以第一方向流过的沟道区的数目等于电流以与第一方向相反的方向流过的沟道区数目。

Description

薄膜晶体管、半导体器件及其制造方法
技术领域
本发明涉及一种形成在玻璃衬底上的薄膜元件，还涉及其上形成了薄膜元件的玻璃衬底。
背景技术
玻璃衬底与石英衬底相比成本较低，易于形成大尺寸。玻璃衬底经常用于平板显示器等的衬底。
然而，玻璃衬底的加热变形温度低并且容易受热损坏，因此在玻璃衬底上形成薄膜半导体的过程中存在许多限制。鉴于此，在玻璃衬底上形成多晶硅时，采用了使用激光结晶的工艺，使得衬底不过于受热。
然而，必须把衬底加热到一定程度，例如，以激活杂质。因此，正如专利说明书1及专利说明书2所公开的那样，已经设计各种对策以减轻热收缩。
[专利文件1]：日本专利特开No.2002-175984
[专利文件2]：日本专利特开No.2003-335547
随着成本的降低以及显示尺寸的增大，玻璃衬底的尺寸逐渐增大，从而导致由热收缩所致的可观衬底变形。因此需要进一步的对策。
另外，随着设计规则的减小，掩模偏差的可接受余地也变得更小。因此，即使掩模版对准精度很高，有时候仍会由于未对准或衬底变形而引起偏差。
发明内容
鉴于前述问题，本发明提供了一种半导体元件，即使是在诸如大尺寸衬底的受热收缩影响极大的衬底上形成该元件，其工作也不受影响。此外，本发明提供了均含有该半导体元件的薄膜半导体电路以及薄膜半导体器件。
另外，根据本发明，提供了一种半导体元件，即使在出现轻微的掩模偏差时该元件的工作也不受影响。此外，本发明提供了均含有该半导体元件的薄膜半导体电路以及薄膜半导体器件。
根据本发明的一个方面，提供了多个栅电极，所形成的栅电极覆盖在半导体层的低浓度杂质区域上，该区域的杂质浓度低于漏区侧上的漏区。还形成了与各个栅电极对应的源区和漏区，使得电流以相互相反的方向流过与栅电极相对应的沟道区。此外，电流以第一方向流过的沟道区数目与电流以第二方向流过的沟道区数目相等。
根据本发明的另一个方面，薄膜晶体管包含多个形成在半导体层上的栅电极、与这些栅电极相对应的沟道区、以及形成在半导体层内与各个栅电极相对应的源区和漏区，所述源区和漏区包含一种导电类型的杂质元素。另外，该半导体层在漏侧与栅电极重叠的一部分处包含杂质浓度低于漏区的区域。此外，把电流流过其中一个沟道区的方向称为标准方向时，电流以标准方向流过的沟道区数目与电流以与标准方向相反的方向流过的沟道区数目相等。
根据本发明的另一个方面，薄膜晶体管包含形成在多个半导体层上的多个栅电极、与栅电极相对应的沟道区、以及形成在该多个半导体层内与各个栅电极相对应的源区和漏区，所述源区和漏区包含一种导电类型的杂质元素。另外，该多个半导体层在漏侧与栅电极重叠的一部分处包含杂质浓度低于漏区的区域。此外，将电流流过其中一个沟道区的方向称为标准方向时，电流以标准方向流过的沟道区数目与电流以与标准方向相反的方向流过的沟道区数目相等。
根据本发明的另一个方面，薄膜晶体管包含形成在半导体层上的偶数个栅电极、与各个栅电极相对应的沟道区、以及形成在半导体层内与各个栅电极相对应的源区和漏区，所述源区和漏区包含一种导电类型的杂质元素。另外，该半导体层在漏侧与栅电极重叠的一部分处包含杂质浓度低于漏区的区域。此外，将电流流过其中一个沟道区的方向称为标准方向时，电流以标准方向流过的沟道区数目与电流以与标准方向相反的方向流过的沟道区数目相等。
根据本发明的另一个方面，提供了一种包含第一晶体管和第二晶体管的半导体器件，其中第一晶体管和第二晶体管分别包含半导体层、用于覆盖半导体层的栅绝缘膜、以及形成在栅绝缘膜上的栅电极。此外，该半导体层掺杂了p型或n型杂质元素。另外，第一晶体管的源区和第二晶体管的源区相互电连接。按照相同的方式，两个晶体管的漏区和栅电极互相电连接。此外，栅电极形成在其上的半导体层至少包含沟道区和杂质浓度低于漏区的区域。另外，电流以相互平行的方向流过这两个晶体管，这两个晶体管各自的栅电极的宽度相同，与两个晶体管的栅电极重叠的半导体层的部分具有相同的形状，且两个晶体管内电流流过的方向彼此相反。
根据本发明的另一个方面，提供了一种包含第一晶体管和第二晶体管的半导体器件，且第一晶体管和第二晶体管分别包含半导体层、覆盖半导体层的栅绝缘膜、以及形成在栅绝缘膜上的栅电极。此外，该半导体层以第一浓度掺杂p型或n型杂质元素。另外，栅电极形成其上的半导体层至少包含沟道区和杂质浓度低于第一浓度区的区域。此外，两个晶体管的输入均来自第一布线并输出至第二布线，在两个晶体管之间电连接各个栅电极。此外，电流以相互平行的方向流过这两个晶体管，这两个晶体管的各自栅电极的宽度相同，与两个晶体管的栅电极重叠的半导体层的部分具有相同的形状，且两个晶体管内电流流过的方向彼此相反。
根据本发明的另一个方面，提供了一种包含第一晶体管和第二晶体管的半导体器件，且第一晶体管和第二晶体管分别包含半导体层、用于覆盖半导体层的栅绝缘膜、以及形成在栅绝缘膜上的栅电极。此外，该半导体层以第一浓度掺杂了p型或n型杂质元素。另外，栅电极形成在其上的半导体层至少包含沟道区和杂质浓度低于第一浓度区域的区域。此外，第一晶体管的源区和栅电极之间的寄生电容等于第二晶体管的漏区和栅电极之间的寄生电容。此外，电流以相互平行的方向流过这两个晶体管，这两个晶体管各自的栅电极的宽度相同，与两个晶体管的栅电极重叠的半导体层的部分具有相同的形状，且两个晶体管内电流流过的方向彼此相反。
根据本发明的另一个方面，提供了一种包含多个晶体管的晶体管，该多个晶体管中的每个包含半导体层、绝缘膜和栅电极，且该多个晶体管的栅电极互相电连接，每个栅电极包含第一层栅电极和第二层栅电极，该多个晶体管的漏区相互电连接，该多个晶体管的源区相互电连接，该多个晶体管包含电流以第一方向流过沟道的晶体管和电流以与第一方向相反的第二方向流过沟道的晶体管。
根据本发明的另一个方面，具有上述结构的晶体管包含了由该多个晶体管共享的半导体层。
根据本发明的另一个方面，具有上述结构的晶体管包含了在该多个晶体管之间互不相同的半导体层。
根据本发明的另一个方面，具有上述结构的晶体管包含了以第一浓度掺杂了n型或p型杂质元素的源区和漏区。
根据本发明的另一个方面，具有上述结构的晶体管包含了只覆盖第二层栅电极的半导体层的一部分，该部分掺杂了与源区和漏区相同的杂质，掺杂浓度低于第一浓度。
根据本发明的另一个方面，具有上述结构的晶体管的特征在于，在该多个晶体管中，电流以第一方向流过的晶体管数目等于电流以第二方向流过的晶体管数目，而且每一个覆盖在第二层栅电极上的半导体层在平行于衬底表面的平面内沿垂直于第一方向或第二方向的方向宽度相同。
根据本发明的另一个方面，具有上述结构的晶体管含有第一部分，在该第一部分内，其中电流以第一方向流过的半导体层覆盖在第二层栅电极上。此外，该晶体管含有第二部分，在该第二部分内，其中电流以第二方向流过的半导体层覆盖在第二层栅电极上。多个该晶体管的第一部分在平行于衬底表面的平面内垂直于第一方向的总宽度等于多个该晶体管的第二部分在平行于衬底表面的平面内垂直于第二方向的总宽度。
根据本发明的另一个方面，提供了一种晶体管，该晶体管包含了具有第一半导体层、栅绝缘膜以及第一栅电极的第一晶体管和具有第二半导体层、栅绝缘膜以及第二栅电极的第二晶体管。此外，第一栅电极和第二栅电极相互电连接，第一栅电极和第二栅电极均包含第一层栅电极和第二层栅电极。另外，第一晶体管的漏区和第二晶体管的漏区相互电连接，第一晶体管的源区和第二晶体管的源区相互电连接，电流流过第一晶体管和第二晶体管内的沟道的方向彼此相反。
根据本发明的另一个方面，具有上述结构的晶体管，其源区和漏区以第一浓度掺杂了n型或p型杂质元素。
根据本发明的另一个方面，具有上述结构的晶体管，其覆盖第一栅电极的第二层栅电极、但不覆盖第一栅电极的第一层栅电极的第一半导体层掺杂了与源区和漏区相同的杂质，掺杂浓度低于第一浓度；其覆盖第二栅电极的第二层栅电极、但不覆盖第二栅电极的第一层栅电极的第二半导体层掺杂了与源区和漏区相同的杂质，掺杂浓度低于第一浓度。
根据本发明的另一个方面，在具有上述结构的晶体管内，如果宽度是指在平行于衬底表面的平面内，与载流子流过第一晶体管和第二晶体管沟道的方向垂直的方向上的长度，覆盖第一栅电极的第一半导体层的宽度等于覆盖第二栅电极的第二半导体层的宽度。
根据本发明的另一个方面，提供了具有上述结构的晶体管，该晶体管包含含有半导体层、栅绝缘膜以及第一栅电极的第一晶体管和含有半导体层、栅绝缘膜、以及第二栅电极的第一晶体管。此外，第一栅电极和第二栅电极相互电连接，第一栅电极和第二栅电极都包含第一层栅电极和第二层栅电极。此外，第一晶体管的漏区和第二晶体管的漏区相互电连接，第一晶体管的源区和第二晶体管的源区相互电连接，电流流过第一晶体管和第二晶体管内的沟道的方向彼此相反。
根据本发明的另一个方面，具有上述结构的晶体管，其源区和漏区以第一浓度掺杂了n型或p型杂质元素。
根据本发明的另一个方面，具有上述结构的晶体管，其覆盖第一栅电极的第二层栅电极、但不覆盖第一栅电极的第一层栅电极的半导体层掺杂了与源区和漏区杂质相同的杂质，掺杂浓度低于第一浓度；其覆盖第二栅电极的第二层栅电极、但不覆盖第二栅电极的第一层栅电极的半导体层掺杂了与源区和漏区杂质相同的杂质，掺杂浓度低于第一浓度。
根据本发明的另一个方面，在具有上述结构的晶体管内，如果宽度是指在平行于衬底表面的平面内，与载流子流过第一晶体管和第二晶体管沟道的方向垂直的方向上的长度，则覆盖第一栅电极的半导体层的宽度等于覆盖第二栅电极的半导体层的宽度。
根据本发明的一方面的薄膜晶体管的形成方法，该方法包含如下步骤：在衬底上形成互相平行的多个半导体层；形成栅绝缘膜以覆盖该多个半导体层；形成相应地电连接到该多个半导体层的第一层栅电极；以该第一层栅电极为掩模以第一浓度向该多个半导体层掺入p型或n型杂质；通过热处理激活掺杂在该多个半导体层内的杂质，与该多个第一层栅电极相对应地形成各个第二层栅电极以覆盖第一层栅电极并部分覆盖该多个半导体层；以第二层栅电极为掩模掺杂该多个半导体层以在该多个半导体层的每一层中形成杂质浓度高于第一浓度的源区和漏区；形成层间绝缘膜以覆盖该多个半导体层、第二层栅电极、和栅绝缘膜；在该层间绝缘膜内形成到达各个源区和漏区的接触孔；在该层间绝缘膜上形成导电膜，并进行图形化和刻蚀以形成布线、源电极以及漏电极，所述源电极通过接触孔在多个半导体层的源区之间互相连接，所述漏电极通过接触孔在多个半导体层的漏区之间相互连接。此外，将该多个半导体层的源区和漏区排列成第一配置或第二配置，第一配置中源区之一放置在第二层栅电极的右侧，第二配置中源区之一放置在第二层栅电极的左侧，且在该多个半导体层中第一配置和第二配置的数目相同。此外，该多个半导体层中的每一层覆盖在第二层栅电极上的半导体层部分的形状相同。
根据本发明的薄膜晶体管的形成方法，该方法包含如下步骤：在衬底上形成半导体层；形成栅绝缘膜以覆盖该半导体层；在该半导体层上多个形成互相电连接的第一层栅电极，以第一层栅电极为掩模以第一浓度向该半导体层掺入p型或n型杂质；通过热处理激活掺杂在该半导体层内的杂质；与该多个第一层栅电极相对应地形成各个第二层栅电极以覆盖第一层栅电极并部分覆盖该半导体层；以第二层栅电极为掩模掺杂该半导体层以在该半导体层中形成所掺入的杂质浓度高于第一浓度的源区和漏区；形成层间绝缘膜以覆盖该半导体层、第二层栅电极和栅绝缘膜；在该层间绝缘膜内形成到达各个源区和漏区的接触孔；在该层间绝缘膜上形成导电膜以填充接触孔，并对导电膜进行图形化和刻蚀以形成布线、与源区互相电连接的源电极、以及与漏区互相电连接的漏电极。此外，将该多个半导体层的源区和漏区排列成第一配置或第二配置，第一配置中源区之一放置在第二层栅电极的右侧，第二配置中源区之一放置在第二层栅电极的左侧，且在该多个半导体层中第一配置和第二配置的数目相同。此外，在该半导体层中，覆盖在第二层栅电极上的半导体层部分的形状相同。
根据本发明的薄膜晶体管的形成方法，该方法包含如下步骤：在衬底上形成第一半导体层和第二半导体层；形成栅绝缘膜以覆盖第一半导体层和第二半导体层；在栅绝缘膜上形成第一个第一层栅电极以覆盖第一半导体层并形成第二个第一层栅电极以覆盖第二半导体层；以第一层栅电极作为掩模以第一浓度向第一半导体层和第二半导体层掺入p型或n型杂质；通过热处理激活掺杂在第一半导体层和第二半导体层内的杂质；与第一个第一层栅电极相对应地形成第一个第二层栅电极以覆盖第一个第一层栅电极并部分覆盖第一半导体层；与第二个第一层栅电极相对应地形成第二个第二层栅电极以覆盖第二个第一层栅电极并部分覆盖第二半导体层；以第二层栅电极为掩模以高于第一浓度的浓度向该半导体层掺入杂质以在第一半导体层和第二半导体层中形成源区和漏区；形成层间绝缘膜以覆盖第一半导体层、第二半导体层、第一个第二层栅电极、第二个第二层栅电极；在该层间绝缘膜内形成到达各个源区和漏区的接触孔；在该层间绝缘膜上形成导电膜以填充接触孔，并对导电膜进行图形化和刻蚀以形成布线、与源区互相电连接的源电极、以及与漏区互相电连接的漏电极。此外，如果以栅电极为中间，则第一半导体层的源区和漏区与第二半导体层源区和漏区相对布置。此外，第一个第一层栅电极和第二个第一层栅电极互相电连接，且第一半导体层与第二半导体层中覆盖在第二层栅电极上的半导体层部分的形状相同。
本发明可以抑制由于衬底热收缩和掩模未对准引起的晶体管寄生电容的变化。
根据本发明的另一个方面，晶体管包含第一半导体岛；第二半导体岛；第一半导体岛上的第一栅电极，其间插有绝缘膜；以及第二半导体岛上的第二栅电极，其间插有绝缘膜。此外，第一半导体岛包含第一源区、第一漏区、以及第一源区和第一漏区之间的第一沟道区，第二半导体岛包含第二源区、第二漏区、以及第二源区和第二漏区之间的第二沟道区。另外，第一源区和第二源区互相电连接，第一漏区和第二漏区互相电连接，且流过第一半导体岛的第一沟道区的第一电流方向与流过第二半导体岛的第二沟道区的第二电流方向相反。此外，第一栅电极和第二栅电极中的每一个可包含第一层和第二层。
根据本发明的另一个方面，晶体管包含半导体层；半导体层上的第一栅电极，其间插有绝缘膜；以及第二半导体层上的第二栅电极，其间插有绝缘膜。此外，半导体层包含第一源区、第二源区、漏区、第一源区和漏区之间的第一沟道区、以及第二源区和漏区之间的第二沟道区。另外，第一源区和第二源区互相电连接，且流过该半导体层的第一沟道区的第一电流方向与流过该半导体层的第二沟道区的第二电流方向相反。此外，第一栅电极和第二栅电极中的每一个可包含第一层和第二层。
根据本发明的另一个方面，晶体管包含多个第一半导体岛、多个第二半导体岛、绝缘膜、以及具有第一层和第二层的栅电极。此外，每个第一半导体岛包含第一源区、第一漏区、以及第一源区和第一漏区之间的第一沟道区。另外，每个第二半导体岛包含第二源区、第二漏区、以及第二源区和第二漏区之间的第二沟道区，而且该多个第一半导体岛的各第一源区与该多个第二半导体岛的各第二源区互相电连接。另外，该多个第一半导体岛的各第一漏区与该多个第二半导体岛的各第二漏区互相电连接。此外，流过各第一半导体岛的第一沟道区的第一电流方向与流过各第二半导体岛的第二沟道区的第二电流方向相反。
附图说明
图1A及1B为根据本发明的半导体器件的示意图。
图2A及2B分别示出了根据本发明的半导体器件。
图3A及3B为根据本发明的半导体器件的示意图。
图4为根据本发明的半导体器件的示意图。
图5描述了根据本发明的半导体器件的一个实例。
图6A至6C示出了根据本发明的半导体器件的制作过程。
图7A至7D示出了根据本发明的半导体器件的制作过程。
图8A至8C示出了根据本发明的半导体器件的制作过程。
图9A至9C示出了根据本发明的半导体器件的制作过程。
图10A至10C示出了根据本发明的半导体器件的制作过程。
图11为根据本发明的半导体器件的俯视平面图。
图12为使用根据本发明的半导体器件制作的液晶显示器件的截面图。
图13为使用根据本发明的半导体器件制作的发光显示器件的截面图。
图14为使用根据本发明的半导体器件制作的发光显示器件的截面图。
图15A至15C分别示出了发光器件的结构及发光方向。
图16A及16B分别示出了发光元件的元件结构。
图17A至17F分别示出了发光器件的像素电路。
图18示出了发光器件的保护电路。
图19A至19E分别示出了适用本发明的电子设备。
图20A至20C分别示出了相关技术的半导体器件。
图21为根据本发明的半导体器件的俯视平面图。
图22为根据本发明的半导体器件的俯视平面图。
图23示出了根据本发明的半导体器件。
具体实施方式
尽管将通过实施模式并结合附图来描述本发明，但应该理解，对于本领域技术人员而言，各种改变和修改是明显的。因此，除非脱离本发明的范围，否则认为这种改变和修改被包括在本发明的范围内。
本发明将对薄膜晶体管进行描述，然而，本发明可以应用于除了薄膜晶体管之外的其它晶体管。
[实施模式1]
参照图1A及1B描述本发明的一个实施模式。图1A为根据本发明的半导体器件的俯视图，它包含半导体层101a、半导体层101b、栅电极102、源电极与布线103、以及漏电极与布线104。图1B为图1A沿线A-B的截面图，它包含衬底110、基础绝缘膜111、栅绝缘膜112、以及层间绝缘膜113。栅电极102由第一层栅电极102a与第二层栅电极102b构造。
半导体层101a及半导体层101b掺杂了n型或p型的相同杂质，它们包含以高浓度掺杂的高浓度杂质区域114至117，以低浓度掺杂的低浓度杂质区域118至121、以及沟道区122和123。栅电极102分别覆盖在半导体层101a和101b上，其间插入了栅绝缘膜112，使得第一层栅电极102a分别覆盖在沟道区122和123上。第二层栅电极102b覆盖第一层栅电极102a，并至少部分地分别覆盖低浓度杂质区域118至121。也就是说，低浓度杂质区域118至121覆盖在第二层栅电极102b上，且其间分别插入栅绝缘膜112。
布线103与布线104在层间绝缘膜113上形成，并且通过源电极103或漏电极104分别电连接到高浓度杂质区域114至117，其中源电极103和漏电极104都是形成在层间绝缘膜113的开孔部分处以到达高浓度杂质区域114至117。注意，源电极103a和103b分别连接到布线103与高浓度杂质区域(源区)115、116，而漏电极104a和104b分别连接到布线104与高浓度杂质区域(漏区)114、117。
也就是说，两个薄膜晶体管的源区之间、漏区之间、及栅电极之间电连接。两个薄膜晶体管的输入均来自第一布线并输出至第二布线，且栅电极互相电连接。
根据上述结构，使用半导体层101a形成薄膜晶体管105a，而使用半导体层101b形成薄膜晶体管105b；并且当电流流动方向指长度方向，而在平行于衬底表面的平面内垂直于该长度的方向指宽度方向时，那么沟道区122和123的宽度和长度分别相互相等，低浓度杂质区域118至121的宽度彼此相等。此外，半导体层101a与101b沿平行于长度方向设置。注意，对于长度方向和宽度方向，本发明采用了上述定义。
在薄膜晶体管105a和105b中，安排各个源区、漏区、源电极、以及漏电极，使得电流流过薄膜晶体管105a和105b的方向相互平行且相反。
上面描述了根据本发明的一种薄膜晶体管。本发明的薄膜晶体管105包含薄膜晶体管105a和薄膜晶体管105b。薄膜晶体管105与如图20A所示的相关技术薄膜晶体管具有几乎相同的性能(尽管图20A中薄膜晶体管205的沟道区218的宽度为图1A与1B中薄膜晶体管105a的沟道区122或薄膜晶体管105b的沟道区123的宽度的两倍，或者为它们的和)。
图20A至20C中的传统薄膜晶体管205包含半导体层201、栅电极202(第一层栅电极202a及第二层栅电极202b)、布线与源电极203、布线与漏电极204、衬底210、基础绝缘膜211、栅绝缘膜212、层间绝缘膜213、高浓度杂质区域214与215、低浓度杂质区域216与217、以及沟道区218。
现在，如图1A及1B或者图20A至20C所示形成的薄膜晶体管中，寄生电容由低浓度杂质区域和栅电极形成。当制作如图20A中所示的相关技术的薄膜晶体管的第二层栅电极202b时，由于一些原因(例如，掩模未对准、变形、以及衬底收缩)而偏离了半导体层的长度方向时，那么220至223(栅覆盖轻掺杂漏区：GOLD区)所占据的区域会不同于设计区域，其中在220至223处低浓度杂质区域和第二层栅电极202b重叠。由于低浓度杂质区域与第二层栅电极202b重叠的区域变得不同，寄生电容的值也发生变化，从而导致一个问题，即采用该薄膜晶体管的电路的电路负载变得不同，且操作限度(operationmargin)更窄。
在由于衬底热收缩引起的掩模偏移的情况下，特别是衬底向其中心收缩，从而在衬底两端间沿不同方向收缩。因此，认为漏极一侧的寄生电容在衬底的一端较大，而在衬底的另一端较小。因此，在衬底两端的薄膜晶体管的寄生电容的性能可能不同，尽管通常要求它们的性能相同。在大尺寸衬底等情况中，这种现象显著地成为一个问题。此外，在显示器件的源驱动器或栅驱动器中，通过重复相同的图形形成所述驱动器，当寄生电容变化时衬底两端处的电路工作差别很大。
另一方面，描述了本发明的薄膜晶体管105(图1A与1B)。在这里，假设制作根据本发明的薄膜晶体管105时，第二层栅电极102b偏离图20B与20C(图2A与2B)中所示的长度方向。
在图2A中，当从其前方看该图时，第二层栅电极102b从标准位置向左偏移。在构成本发明薄膜晶体管105的两个薄膜晶体管105a与105b中，源区和漏区位于沟道区122和沟道区123的相对位置上。因此，由于第二层栅电极102b向左偏移，在薄膜晶体管105a中第二层栅电极102b在漏极侧覆盖半导体层的面积变大，而该面积在薄膜晶体管105b中变小。
此外，排列薄膜晶体管105a与105b，使得电流流过各个沟道的方向彼此相反，半导体层101a与101b的宽度彼此相等。因此，薄膜晶体管105a中漏极侧上第二层栅电极102b的面积增加等于薄膜晶体管105b中漏极侧上第二层栅电极102b的面积减少。此外，电容的变化与杂质区域和第二层栅电极102b相互重叠的面积的变化相一致。因此，在由两个薄膜晶体管105a与105b构造的本发明的薄膜晶体管105中，由于GOLD区域引起的寄生电容的变化为0。也就是说，根据本发明的薄膜晶体管105受掩模偏差所致的电容变化的影响更小。
在图2B中，制作的第二层栅电极102b位置偏移的方向与图2A所示的相反(从前方看该图时为向右偏移)。此时，薄膜晶体管105a中的GOLD区域303的面积变小，而薄膜晶体管105b中的GOLD区域304的面积变大。在这种情况下，总电容的变化也为0。其描述与图2A相同，故此处省略。
也就是说，以半导体层101a为有源层的薄膜晶体管105a中GOLD区域301的面积增加等于以半导体层101b为有源层的薄膜晶体管105b中GOLD区域302的面积减少，因此总电容变化被抵消为0。源侧上的电容与此同理。按照这种方式，根据本发明的薄膜晶体管受由掩模未对准所致的掩模版偏差、变形、衬底收缩等引起的GOLD区域电容变化的影响更小。因此，薄膜晶体管的寄生电容变化更小，采用该薄膜晶体管制作的电路的电路负载的变化也更小。
因此，提供了一种半导体元件，即使在诸如大尺寸衬底等受热收缩影响极大的衬底上制作时，其工作也不会受到影响。此外，提供了分别设有该半导体元件的薄膜半导体电路与薄膜半导体器件。
此外，提供了一种半导体元件，即使出现轻微的掩模偏移时，其工作也不会受到影响。此外，提供了分别设有该半导体元件的薄膜半导体电路与薄膜半导体器件。
另外，优选地，长度方向设置为相同图形被对准的方向，此时通过布置本发明的薄膜晶体管可以形成电路负载变化较小的电路。
注意，在这个实施模式中，为一个薄膜晶体管提供了两个栅电极，然而可以提供更多数目的栅电极，而且理想的是提供偶数个栅电极。同时，优选地，电流流过与栅电极对应的半导体层内各个沟道的方向为第一方向或者与第一方向相反的第二方向，而且电流以第一方向流过的沟道的数目应尽可能接近电流以第二方向流过的沟道的数目。也就是说，优选地，对于晶体管内电流以第一方向流过的沟道的数目与电流以第二方向流过的沟道的数目，当形成奇数个沟道时这两种沟道数目之差应该为一，当形成偶数个沟道时这两种沟道数目应该相等。
注意，在本发明所假设的轻微的掩模偏移中，沿宽度方向上的偏移的影响不会太大，这是因为沿宽度方向上的偏移余量大于沿长度方向上的偏移余量。
[实施模式2]
结合图3A及3B描述根据本发明的一个实施模式的晶体管，该实施模式不同于实施模式1。图3A为根据本发明的薄膜晶体管405的俯视图，它包含半导体层401、栅电极402、漏电极与布线(包含漏电极403a)403、以及源电极与布线(包含源电极404a与404b)404。薄膜晶体管405由包含源电极404a、漏电极403a的薄膜晶体管405a与包含源电极404b、漏电极403a(的薄膜晶体管405b构成。
图3B为图3A沿线A-B的截面图，它包含第一层栅电极402a、第二层栅电极402b、衬底410、基础绝缘膜411、栅绝缘膜412、层间绝缘膜413、高浓度杂质区域414至416、低浓度杂质区域417至420、以及沟道区421与422。栅电极由第一层栅电极402a与第二层栅电极402b构成。此外，薄膜晶体管405a内以及薄膜晶体管405b内，重叠在半导体层401上的各个栅电极的宽度相等。图3B中的其它参考数字与图3A相同，因此此处略去对其的描述。
在本实施模式的薄膜晶体管405中，半导体层401对应于实施模式1中的半导体层101a及101b，而薄膜晶体管405a及405b对应于薄膜晶体管105a及105b。本实施模式中的薄膜晶体管405设有连续的半导体层401，这不同于图1A及1B中的薄膜晶体管。电流流过构成薄膜晶体管405的薄膜晶体管405a及405b的方向相互平行且相反。
因此，即使制作第二层栅电极402b时由于一些原因产生位置偏移，薄膜晶体管405a中漏区一侧上的第二层栅电极402b的面积变化等于薄膜晶体管405b中源区一侧上的第二层栅电极402b的面积变化。电容的变化与杂质区域和栅电极相互重叠的面积的变化相一致。因此，本发明中由两个薄膜晶体管405a及405b构成的薄膜晶体管405中，寄生电容的变化为0。也就是说，根据本实施模式的薄膜晶体管405的结构基本上与实施模式1中描述的薄膜晶体管105的结构相同，它受由掩模偏移引起的电容变化的影响较小。
图4在外表上不同于实施模式1中的描述，但是它包含共同形成薄膜晶体管505的半导体层501a和501b、第一层栅电极502a、第二层栅电极502b、漏电极与布线503、以及源电极和布线504。栅电极由第一层栅电极502a与第二层栅电极502b构造。薄膜晶体管505的结构与实施模式1中描述的相同，其中漏电极503连接到公共布线，栅电极由两层构成，沟道区形成在第一层栅电极502a和第二层栅电极502b重叠的位置上，仅在第二层栅电极502b覆盖的区域形成低浓度杂质区域，半导体层501a与501b内的剩余区域分别为高浓度杂质区域。按照这个方式，即使布图看上去似乎不同，但还是可以应用本发明的结构并可获得类似的效应。
因此，可以提供一种半导体元件，即使在诸如大尺寸衬底等受热收缩影响极大的衬底上制作时，其工作也不会受到影响。此外，提供了分别设有该半导体元件的薄膜半导体电路与薄膜半导体器件。
此外，提供了一种半导体元件，即使出现轻微的掩模偏移时，其工作也不会受到影响。此外，提供了设有该半导体元件的薄膜半导体电路与薄膜半导体器件。
另外，优选地，长度方向设置为相同图形被对准的方向，此时通过布置本发明的薄膜晶体管可以形成电路负载变化较小的电路。
注意，在这个实施模式中，为一个薄膜晶体管提供了两个栅电极，然而可以提供更多数目的栅电极，而且理想的是提供偶数个栅电极。同时，优选地，电流流过与栅电极对应的半导体层内各个沟道的方向为第一方向或者与第一方向相反的第二方向，而且电流以第一方向流过的沟道的数目应尽可能接近电流以第二方向流过的沟道的数目。也就是说，优选地，对于晶体管内电流以第一方向流过的沟道的数目与电流以第二方向流过的沟道的数目，当形成奇数个沟道时这两种沟道数目之差应该为一，当形成偶数个沟道时这两种沟道数目应该相等。
[实施模式3]
结合图23描述根据本发明的一个实施模式的晶体管，该实施模式不同于实施模式1与实施模式2。图23为根据本发明的薄膜晶体管151的俯视图，它包含半导体层150a、150b与150c、栅电极152(由第一层栅电极152a与第二层栅电极152b构成)、漏电极与布线154、以及源电极与布线153。薄膜晶体管151由包含半导体层150a的晶体管、包含半导体层150b的晶体管、包含半导体层150c的晶体管构造。
在各个半导体层150a至150c中，与第一层栅电极152a重叠的区域基本上既不掺杂n型杂质也不掺杂p型杂质，只与第二层栅电极152b重叠的区域掺入了低浓度的杂质，其它区域则掺入了高浓度的杂质。
共用源电极和布线153与共用漏电极和布线154分别通过接触孔连接到这三个晶体管，并且当电流以第一方向流过包含半导体层150a的晶体管时，电流以平行且相反于第一方向的第二方向流过包含半导体层150b的晶体管，电流以第一方向流过包含半导体层150c的晶体管。与栅电极152重叠的半导体层150a的宽度159a和与栅电极152重叠的半导体层150c的宽度159c的总和等于与栅电极152重叠的半导体层150b的宽度159b。
因此，即使制作第二层栅电极152b时由于一些原因产生沿长度方向的位置偏移，包含半导体层150a的晶体管中漏区一侧只与第二层栅电极152b重叠的半导体层150a的面积与包含半导体层150c的晶体管中漏区一侧只与第二层栅电极152b重叠的半导体层150c的面积的总增加(减少)，等于包含半导体层150b的晶体管中漏区一侧第二层栅电极152b面积的减少(增加)。电容变化与杂质区域和栅电极相互重叠面积的变化相一致。因此，本发明中由三个薄膜晶体管构成的薄膜晶体管151中，寄生电容的变化为0。也就是说，根据本实施模式的薄膜晶体管151的结构基本上与实施模式1中描述的薄膜晶体管105的结构相同，它受由掩模偏移引起的电容变化的影响较小。
因此，可以提供一种半导体元件，即使在诸如大尺寸衬底等受热收缩影响极大的衬底上制作时，其也工作不会受到影响。此外，提供了分别设有该半导体元件的薄膜半导体电路与薄膜半导体器件。
此外，提供了一种半导体元件，即使出现轻微的掩模偏移时，其工作也不会受到影响。此外，提供了分别设有该半导体元件的薄膜半导体电路与薄膜半导体器件。
另外，优选地，长度方向设置为相同图形被对准的方向，此时通过布置本发明的薄膜晶体管可以形成电路负载变化较小的电路。
注意，在这个实施模式中，根据本发明的晶体管151由三个晶体管构成，然而本发明并不限于此，构成该晶体管的晶体管数目没有限制，只要在源区之间、漏区之间及栅电极之间电连接这些晶体管，且沟道电流以第一方向流过的晶体管中与栅电极重叠的半导体层的宽度总体上等于沟道电流以平行且相反于第一方向的第二方向流过的晶体管中与栅电极重叠的半导体层的宽度。
[实施例1]
本实施例描述了一种采用自举方法(bootstrap method)的反相电路，作为使用根据本发明的薄膜晶体管的一个例子。分别用Tr1、Tr2、与Tr3表示三个晶体管，C1表示电容器，C2表示由Tr2的栅电极产生的寄生电容。
图5示出了采用自举方法的反相电路的等效电路，下面描述该电路的工作。这里假设VDD＝16V，VSS＝0V，每个晶体管的阈值为Vth＝3V。当IN1输入16V且IN2输入0V时，Tr1导通，A点的电压被充电到输入电压减去Tr1的阈值(本实施方案中为16V-3V＝13V)。A点电压到达13V时，Tr1截止，A点成为浮动状态。
同时，当A点被充电到大于Tr2的阈值(3V)时，Tr2被开启，B点电压及输出电压也增加。A点变成浮动状态之后，当B点电压增加时，由于电容耦合使得A点电压增大，Tr2的栅电压也增大。当Tr2的栅电压大于19V(16V+3V)时，Tr2的输出电压为16V，其等于Tr2的输入电压。当B点的电压增加用□VB表示时，A点的电压增加□VA可以用如下公式表述：□VA＝□VB×C1/(C2+C2)。也就是说，薄膜晶体管的栅电极引起的寄生电容影响电路工作。
在上述电路中，如果薄膜晶体管Tr2的栅电极引起的寄生电容由于某些原因(例如衬底收缩及由于未对准或变形引起的掩模偏移)发生变化，电路的工作将受影响。因此，考虑到这点，需要设定工作容限。
然而，通过至少在电路的Tr2中使用根据本发明的薄膜晶体管，即使存在轻微的掩模偏移，栅电极和低浓度杂质区域之间的寄生电容变化也会受到抑制。因此可以形成受掩模偏移影响较小的电路。
对于由于热处理等引起衬底热收缩所致的掩模偏移，特别是，衬底向其中心收缩，因而在不同方向发生偏移，这取决于位置。当掩模沿各个方向偏移时，一些位置处的寄生电容小而其它位置处的寄生电容大，因此电路的工作受影响的程度更大。然而，采用根据本发明的薄膜晶体管形成的电路，受此影响较小，因而在确保工作容限方面有很大的优势。在这种情况下，把由于寄生电容变化引起问题的Tr2的长度方向设置成可以识别出由衬底收缩引起的大幅变化的方向(即，相同图形向衬底收缩方向对准的方向)，可以形成电路负载变化较小的电路。
因此，可以提供一种薄膜半导体电路和薄膜半导体器件，即使在诸如大尺寸衬底等受热收缩影响极大的衬底上制作它们的半导体元件时，其工作也不会受到影响。
此外，提供了一种薄膜半导体电路和薄膜半导体器件，即使出现轻微的掩模偏移时，其工作不会受到影响。
可以结合实施模式1至3来实现本实施例。
[实施例2]
结合图6A至9C描述根据本发明的薄膜晶体管的制作方法。
首先，在衬底10上形成基础绝缘膜11。随后形成非晶硅膜，用激光对该膜进行照射使其成为晶体硅膜12。
对于衬底10，可以采用诸如玻璃衬底、石英衬底和结晶玻璃的绝缘衬底、陶瓷衬底、不锈钢衬底、金属衬底(例如钽、钨、钼)、半导体衬底、塑料衬底(例如聚酰亚胺、丙烯酸、聚对酞酸乙二酯(polyethylene terephthalate)、聚碳酸酯、聚丙烯酸酯、及聚醚砜)等，只要其能承受制作过程产生的热即可。需要时可以提前采用CMP等对衬底进行抛光。本实施模式中采用玻璃衬底。
提供基础绝缘膜11的目的在于，防止衬底10中的碱金属或碱土金属扩散到晶体硅膜中。这是因为这些元素对晶体硅膜的半导体性能有负面影响。形成的基础绝缘膜11可以为单层结构，或者为采用氧化硅、氮化硅、氧氮化硅(silicon oxynitride)、氮氧化硅(siliconnitride oxide)等的多层结构。注意，使用不存在碱金属、碱土金属等散布的衬底时，不必要提供基础绝缘膜11。
在本实施例中，形成的基础绝缘膜11为多层结构，其中厚度为50nm的氮氧化硅膜为第一层绝缘膜，厚度为100nm的氧氮化硅为第二层绝缘膜。注意，氮氧化硅膜和氧氮化硅膜之间的不同在于其中氮与氧的成份比例。前者的氮含量高于后者。这两种薄膜都可以由等离子体CVD制备。
随后，在基础绝缘膜上形成厚度为25-100nm(厚度优选为30至60nm)的非晶硅薄膜。其制作方法可以使用诸如溅射、低压CVD、以及等离子体CVD的已知方法。在本实施方案中，采用等离子体CVD形成厚度为50nm的非晶硅薄膜。随后，在500℃的温度下热处理1小时进行脱氢。
随后，使用激光照射装置使非晶硅薄膜晶化以形成晶体硅膜12。对于本实施方案中的激光结晶化，使用一个光学系统把准分子激光器振荡的激光束变成矩形束点来照射半导体薄膜。
或者，作为结晶方法，可以采用热处理，热处理中使用了以促进其结晶的元素。用于促进结晶的元素(典型的是镍)，使得与不使用这种元素的结晶化相比，可以在低温短时间内完成结晶化。因此，在诸如玻璃衬底的相对不耐热的衬底的情况下，优选使用这种方法。用于促进结晶的元素除了镍之外还包含铁、钯、锡、铅、钴、铂、铜、以及金。可以采用这些元素中的一种或多种。此外，在此之后，用激光等照射衬底以提高其结晶度。
或者，可以由等离子体CVD等形成微晶半导体薄膜，随后用激光使其结晶化，以用作结晶半导体薄膜。
随后，掺杂少量的杂质以进行所谓的沟道掺杂，用于按照要求控制结晶硅薄膜12的阈值。为了获得适当的阈值，通过离子掺杂等掺杂硼、磷等。
随后，结晶硅薄膜12被图形化成预定的形状，以获得如图6B所示的岛状结晶硅薄膜13a至13c。图形化的方法如下：在结晶硅薄膜12上涂敷光致抗蚀剂、曝光成预定掩模形状并将其烘烤以在结晶半导体薄膜上形成掩模、使用该掩模通过干法刻蚀来刻蚀结晶硅薄膜12。干法刻蚀中的气体采用CF4、O2等。半导体层13a及13b为本发明的薄膜晶体管的有源层，对应于图1B中的有源层101a及101b。图6A至9C中A-B所示的部分对应于图1A与1B沿线A-B的截面图。A-B部分内形成的薄膜晶体管具有实施模式2中所描述的结构。
随后，形成栅绝缘膜14以覆盖结晶半导体薄膜13a至13c。采用等离子体CVD或溅射制作厚度为40至150nm并含有硅的绝缘膜作为栅绝缘膜。在本实施例中，使用由等离子体CVD制备的厚度为100nm的氧化硅薄膜形成栅绝缘膜14。
随后，在栅绝缘膜上按如下顺序：叠置厚度为30至60nm的氮化钽(TaN)作为第一导电层，叠置厚度为200至400nm的钨(W)作为第二导电层。在本实施例中，TaN膜的厚度为30nm，W膜的厚度为370nm。TaN膜和W膜都是采用溅射的方法制备，其中TaN膜是在氮气气氛中以Ta为靶制备的，而W膜是以W为靶制备的(图6C)。
随后，采用光刻通过曝光步骤形成抗蚀剂掩膜17a至17e，以便通过刻蚀导电层形成电极和布线。随后，如图7A所示，第一导电膜18a至18e及第二导电膜19a至19e被刻蚀成锥形，而光刻胶掩膜17a至17e是内凹的。
随后，如图7B所示，使用抗蚀剂图形17a至17e及第二导电层19a至19e为掩模，对半导体层13a至13e以高浓度离子掺杂例如磷的n型杂质，以形成源、漏区域20至25以及电容电极26。磷的掺杂条件取决于栅绝缘膜14的厚度以及杂质的激活条件而变化。在本实施例中，使用厚度为100nm的氧化硅薄膜形成栅绝缘膜14，因此加速电压为40kV，剂量为1×1015～8×1015a toms/cm2。
随后，如图7C所示，使用抗蚀剂图形17a至17e为掩模，只对第二导电层19a至19e进行选择性刻蚀。处理第二导电层19a至19e以在沟道方向上暴露第一导电层18a至18e1μm的长度。
随后，如图7D所示，使用抗蚀剂图形17a至17e及第二导电层19a至19e为掩模，刻蚀半导体层18a至18e以除去第一导电膜18a至18e的暴露部分，使得由第一导电膜18a至18e与第二导电膜19a至19e形成第一层栅电极27a至27e。
随后，如图8A所示，除去抗蚀剂图形17a至17e。使用第一层栅电极27a与27c至27e作为掩模，对半导体层13a至13c以低浓度离子掺杂例如磷的n型杂质，以形成LDD区域(低浓度杂质区域)28-35。因此，n型薄膜晶体管的各个沟道区36至39的尺寸等于各个栅电极的尺寸，且以自对准的方式与栅电极相对应地形成LDD区域28至35。也对用于形成电容器的区域掺入磷。注意，至少在漏区一侧形成LDD区域。
随后，在550℃的温度下进行热处理。由于栅电极是暴露的，故优选地在含有较少量氧气的气氛中进行热处理，以防止栅电极的氧化。通过这个热处理，半导体层内的杂质被激活。注意，对于使用促进结晶的元素来进行结晶化的情况，促进结晶的元素被引入到高浓度杂质区域(源区和漏区)，因此可以同时进行吸气(gettering)处理。
激活处理中加热，因此可能发生衬底收缩。如果衬底在该阶段收缩，随后将形成的第二层栅电极43a至43c会偏离设计位置。这会导致栅寄生电容的变化，使得该薄膜晶体管的性能和使用该薄膜晶体管的电路的工作可能会受影响且可能出现变化。特别地，在通过重复相同图形制备的显示器件的驱动器中，该变化趋于容易被检测到。此外，衬底的一端与另一端之间由于热收缩引起的偏移的方向相反，这一点影响更重大。然而，使用本实施方案中描述的本发明的薄膜晶体管，该影响可以受到抑制，这使得显示质量改善且缺陷减少。此外，制作第二层栅电极43a至43c时产生位置偏移可能是由于这样的简单原因：形成第三导电膜40后，刻蚀第三导电膜40时出现对准偏移。使用本发明的薄膜晶体管或半导体器件，也可以减轻该影响。在这种情况下，当把长度方向设置为衬底收缩引起大幅变化的方向(即，相同图形向衬底收缩方向对准的方向)，可以形成电路负载变化较小的电路。
此外，在大尺寸衬底的情况下，热收缩受主要影响，曝光光致抗蚀剂时可以对每个部分进行多次曝光(连续曝光)。特别地，在进行连续曝光的情况下，难以调整掩模对准，因此应用本发明的薄膜晶体管或半导体器件是有利的。
热处理之后，如图8B所示，在包括栅电极的整个表面上使用低电阻材料形成第三导电膜40。在本实施例中，激活杂质等步骤在这个阶段已经结束，在随后步骤中不再高温加热，因此可以使用Al制作第三导电膜40。
随后，如图8C所示，在第三导电膜40上涂敷光致抗蚀剂膜，对其进行曝光和显影以在第三导电膜40上形成抗蚀剂图形41a至41d。随后，使用抗蚀剂图形41a至41d作为掩模刻蚀第三导电膜40，以在驱动电路部分42内薄膜晶体管的栅电极27a至27c上形成第二层栅电极43a至43c，且在高浓度杂质扩散层26上形成第二电容电极44，其中该电容电极与高浓度杂质扩散层26之间插有栅绝缘膜14。在形成第二层栅电极之前，衬底由于结晶热处理而收缩。此外，由于未对准等原因，第二层栅电极43a至43c与第二电容电极44可能分别形成在不同于实际设计位置的位置处。然而，通过应用本发明，可以抑制由这种位置偏差的影响引起的薄膜晶体管寄生电容的变化。
可以使用Cu、Ag等制作第三导电膜40。由于这种金属抗热，所以在形成第三导电膜40之后可以进行诸如激活的热处理。在这种情况下，不会发生由于衬底热收缩引起的第二层栅电极43a至43c及第二电容电极44的偏移，而可以根据本发明抑制由于掩模未对准导致的影响。
按照这种方式，可以将驱动电路部分42中的n型薄膜晶体管制成栅覆盖LDD结构，而像素部分45中的n型薄膜晶体管46可以制成LDD结构。具有栅覆盖LDD结构的薄膜晶体管呈现出良好的电流驱动性能，且其对电源电压为10至20V时的热载流子退化具有高度的抵抗性。同时，同时制成的具有LDD结构的薄膜晶体管对于抑制关态漏电流确实是有效的。也就是说，通过在电容器中存储像素信号来显示像素的液晶显示中，优选地采用对关态漏电流抑制良好的、具有LDD结构的薄膜晶体管作为像素的开关元件，而在外围的驱动器电路部分，优选地采用电流驱动性能优越且对热载流子退化具有高抵抗性的、具有栅覆盖LDD结构的薄膜晶体管。这同样适用于发光显示器件的情况。
优选地，采用低电阻金属材料来制作第二层栅电极43a至43c。优选地，采用单层Al或Al合金，或者Al作为主要成份的叠层作为该低电阻金属材料。
在本实施例中，描述了一种薄膜晶体管的制作方法，其中栅电极具有叠层结构，然而，本发明的薄膜晶体管可以应用于不同于此的其它结构。例如，本发明可以应用于栅电极为单层结构的薄膜晶体管，所述栅极通过以下方式形成：在栅绝缘膜上形成光致抗蚀剂掩模，进行高浓度杂质区域和LDD区域的掺杂，除去光致抗蚀剂，激活杂质，随后形成栅电极。在该结构中，也可以减轻由于制作栅电极时的掩模偏移引起的或者由热处理所致衬底收缩引起的缺点等。
电容器47由第二电容电极44、栅绝缘膜14、与电容电极26构成。通过与薄膜晶体管类似的方式来构造电容器47，并在与源区和漏区相同的层内形成电容电极26，即使在第二电容电极44为0V时都可以获得稳定的电容。通过形成薄的栅绝缘膜14，可以使电容器47的面积更小。因此，在图7A至7D中所示的刻蚀第一导电膜18a至18e及第二导电膜19a至19e的步骤中，优选地，使在形成电容器47的区域内的栅绝缘膜薄以减小其厚度。因此，可以减少电容器47的面积而不增加刻蚀步骤。
随后，如图9A所示，在包括第二层栅电极43a至43c以及第二电容电极44的整个表面上形成诸如氮化硅薄膜48的含氢绝缘膜，在350℃或更高的温度下进行氢化热处理。通过这个热处理，半导体层(结晶硅薄膜)的晶体缺陷可以由氢终止。注意，在本实施方案中，形成含氢的氮化硅薄膜48，之后进行氢化热处理，然而也可以通过如下方法获得相同的结果：形成氧化硅薄膜，之后在350℃或更高的温度下在含氢量为3％至100％的气氛中进行热处理。在这种情况下，与采用氮化硅薄膜的情况相比，电路工作的负载可以变得更小，而且可以减小电极之间的电容，这是因为氮化硅薄膜的相对介电常数约为氧化硅膜的两倍。
随后，使用自平整化(self flattening)有机或无机绝缘膜，在氮化硅薄膜48上形成层间绝缘膜49。作为无机绝缘膜可以使用，例如，CVD制备的氧化硅薄膜、通过SOG(玻璃上旋涂)涂敷制成的氧化硅薄膜、以及由诸如硅氧烷等材料制成的薄膜等，其中硅氧烷以硅-氧键为主链结构且包含作为取代基的氢，或者进一步含有氟、烃基和芳香烃中至少一种作为取代基。另一方面，对于有机绝缘膜，则可以使用聚酰亚胺、聚酰胺、BCB(苯并环丁烯)、丙烯酸、正型光敏有机树脂、负型光敏有机树脂等。此外，优选使用低k材料。另外，可以采用这些材料的叠层结构。在本实施例中，使用光敏聚酰亚胺来形成层间绝缘膜49。
随后，如图9B所示，使用诸如ITO的透明导电膜在层间绝缘膜49上形成像素电极50。
随后，如图9C所示，通过在层间绝缘膜49、氮化硅膜48以及栅绝缘膜14内刻蚀形成到达源区和漏区的接触孔(连接开孔)。随后，使用低电阻材料，在接触孔内及层间绝缘膜49上形成并刻蚀导电膜。因此，分别在驱动电路部分42的n型薄膜晶体管内及像素部分的n型薄膜晶体管46内形成由导电膜形成的源电极和漏电极51至55。漏电极55连接到像素电极50。注意，源电极和漏电极51至55可以由Al、Cu等制成的单层构成，然而它们也可以为多层结构。特别地，为了防止电极材料扩散到半导体层内和防止由应力迁移引起的表面凸起，优选使用TiN、Al、TiN与Ti以此顺序从顶层堆叠的多层结构。
在根据本实施例的半导体器件中，在驱动电路部分42和像素部分45形成了n型薄膜晶体管而非p薄膜晶体管，然而，也可以形成p型薄膜晶体管。在这种情况下，各个步骤中只有掺入杂质的步骤不相同。
电容器47的作用为存储通过像素开关元件传输到像素的像素信号，该电容器由下述部分构成：具有与n型薄膜晶体管46中源区和漏区在同一层内的高浓度杂质区域的电容电极、薄膜晶体管46的栅绝缘膜14、以及第二电容电极44。
根据本实施例，可以在相同衬底上不增加步骤地形成具有栅覆盖LDD结构的薄膜晶体管与具有LDD结构的薄膜晶体管。此外，第二层栅电极可以采用以电阻小、廉价且热阻低的Al为主要成分的材料，这是因为薄膜晶体管是以这样的方式形成的：形成具有LDD结构的薄膜晶体管，进行热处理以激活杂质，随后形成第二层栅电极以形成栅覆盖LDD结构并减小栅电极布线的电阻。因此，可以提供低价位的大尺寸图像显示器件，该器件可以高速工作且图像显示性能优越。注意，对于使用诸如光致抗蚀剂作为掩模来制作LDD结构或栅覆盖LDD结构的情况，栅电极可以只有一层。
[实施例3]
本实施方案结合图10A至10C描述应用了本发明的薄膜晶体管的一个例子，其不同于实施模式2。图10A之前的步骤与图6A至8A中所示的步骤相同，因此省略了对其的描述。图10A示出了与图8A相同的状态。
在图10A中所示的状态之后，在整个衬底上形成绝缘膜700。绝缘膜700为单层或为使用氮化硅薄膜与含氧的氮化硅薄膜的多层。对于制备方法，可以采用例如等离子体CVD的已知方法。
随后，在550℃的温度下进行热处理。这里，由于栅电极和布线覆盖了绝缘膜700，因此可以防止其被氧化。通过这个热处理，半导体层中的杂质被激活，同时沟道区域中的Ni被引入到高浓度杂质区域(源区和漏区)以进行吸气。注意，可以采用炉内退火、灯退火、及激光退火中的任意一种进行热处理。随后，使用低电阻材料在绝缘膜700上形成第三导电膜701。注意，第三导电膜701可以由叠层形成或由Al或Al合金制成的层形成，所述叠层中由氮化钛等制成的阻挡膜和由Al或Al合金制成的层堆叠。
随后，在待曝光和显影的第三导电膜701上涂敷光致抗蚀剂。因此，在第三导电膜701上形成抗蚀剂图形702至705。随后，以抗蚀剂图形702至705作为掩模刻蚀第三导电膜701，以在驱动电路部分710内薄膜晶体管的栅电极上分别形成第二层栅电极706至708，且其间插有绝缘膜700，而在电容电极714上形成第二层电容电极709，其间插有绝缘膜700。电容器712由第二层电容电极709、绝缘膜700、以及电容电极714构成。注意，参考数字711表示像素薄膜晶体管，参考数字713表示像素部分。
随后，执行如图9A所示步骤之前的步骤以制作显示器件。根据本实施例，绝缘膜700插在第二层栅电极706至708与第一层栅电极之间，且第一层栅电极800和第二层栅电极801按图11所示进行连接。注意，参考数字802表示半导体层，参考数字803表示接触孔。此外，可以使用第二层栅电极706至708、绝缘膜700、及第一层栅电极形成辅助电容器。
[实施例4]
本实施方案结合图12描述使用实施方案2的方法制成的衬底，制作液晶显示器件的方法。形成称为对准薄膜的绝缘层56以覆盖像素电极50。注意，可以通过丝网印刷或平板印刷选择性地形成绝缘层56。随后进行摩擦并在像素区域周围形成密封剂。
随后，用衬垫把反衬底59连接在元件衬底60上，该反衬底含有起对准薄膜作用的绝缘层57以及起反电极作用的导电层58，且在反衬底和元件衬底之间提供液晶层，这样就可以制作出液晶显示面板。密封剂可以与填充物相混合，且反衬底59可以设有有滤色器、遮挡薄膜(黑色基质)等。注意，可以用分配型(dispenser type)(滴注型)方法或浸渍型(泵浦型)方法制作液晶层，在该方法中，在粘接反衬底59之后，利用毛吸现象注入液晶。
在采用分配方法的液晶滴注入方法中，使用密封剂形成一个封闭环，且在其中一次或多次滴下液晶。随后，在真空中粘接这两个衬底，并用通过紫外固化获得填充液晶的空间。
随后，提供了用于连接的布线板，其间插入了各向异性的导电层。布线板的作用为传输外部信号和电势。通过上述步骤，完成了液晶显示面板的制作。
通过上述步骤，可以制作出具有本发明的薄膜晶体管和半导体器件的液晶显示器件。
[实施例5]
本实施方案结合图13描述使用本发明的薄膜晶体管制造发光显示器件的例子。与实施方案2中的描述类似，在衬底10上的驱动电路部分150及像素部分151内形成薄膜晶体管。薄膜晶体管的布局以及要注入至半导体层内的杂质元素任意确定，具体取决于其预期性能。在本实施方案中，从形成层间绝缘膜49的步骤开始进行描述，假设作为栅电极一部分的第二导电层由钼制成且发光元件的驱动晶体管152为p型晶体管。
在本实施方案中，层间绝缘膜49由硅氧烷制成。对于涂敷在整个表面上的硅氧烷聚合物，在50至200℃的温度下热处理10分钟使其干燥，随后在300至450℃的温度下进行烘烤处理1至12小时以形成层间绝缘膜49。通过这种烘烤，在整个表面上形成厚度为1μm的硅氧烷薄膜。在这个步骤中，在烘烤硅氧烷聚合物的同时，使用氮化硅薄膜48中的氢进行氢化并进行半导体层中的杂质激活。
随后，使用CVD制备氮氧化硅薄膜或氧氮化硅薄膜以覆盖层间绝缘膜49。该薄膜充当刻蚀阻挡层，以防止在刻蚀随后形成的导电膜时过度刻蚀层间绝缘膜。注意，优选地，氧氮化硅薄膜的厚度要足够，以便在刻蚀布线时可以同时除去，这对于随后形成的发光元件的可靠性有着有益的影响。
随后，对层间绝缘膜49进行图形化并刻蚀以形成分别到达高浓度杂质区域153至160的接触孔。
随后，在接触孔内层叠置金属薄膜并将其图形化以形成源电极和漏电极。在本实施例中，分别形成具有三层结构的源电极或漏电极、或导线161至167，该三层结构是按钼、铝、钼的顺序在衬底上堆叠而成的。
随后则是使用上述半导体元件制作发光器件的步骤。
在本实施例中描述的发光器件中，包含发光材料的层被夹在一对电极之间，通过电极之间流动的电流来发光的元件被排列成矩阵。
对于发光元件的激发态，已知的有单态激发和三态激发，且认为可以通过这些激发态中的任何一种都能获得光发射。因此，可以在一个发光器件中组合使用单态激发态的元件和三态激发态的元件，具体取决于各个元件的性能。例如，在RGB三色中，三态激发态元件可以用于红光发射，而单态激发态元件可以用于蓝色和绿色光发射。注意，三态激发态元件通常具有高的发光效率，因此有助于驱动电压的减小。
对于发光元件的材料，可以采用低分子量的发光材料、高分子量的发光材料、或者是性能介于低分子量和高分子量材料之间的中等分子量的发光材料。在本实施方案中，采用了低分子量的发光材料。可以通过旋转涂敷或喷墨法涂敷溶解在溶剂中的低分子量材料或高分子量材料。注意，不仅可以采用有机材料，而且还可以采用有机材料和无机材料的复合材料。
形成发光元件的第一电极168以部分覆盖通过前述步骤形成的薄膜晶体管的漏电极167。第一电极168作为发光元件的阳极或阴极。在作为阳极使用的情况下，优选采用功函数较大的金属、合金、导电化合物、以及这些材料的混合物等。功函数的近似指标为4.0eV或更大的功函数。作为具体材料，可以采用ITO(铟锡氧化物)、在氧化铟中混合2％至20％氧化锌(ZnO)的IZO(铟锌氧化物)、在氧化锌中掺镓的GZO、在氧化铟中混合2％至20％的氧化硅(SiO2)的ITSO、金(Au)、铂(Pt)、镍(Ni)、钨(W)、铬(Cr)、钼(Mo)、铁(Fe)、钴(Co)、铜(Cu)、钯(Pd)、以及诸如氮化钛(TiN)的金属氮化物材料等。
另一方面，在将其用作阴极的情况下，优选采用功函数低的金属(适当的指标为功函数等于或小于3.8eV)、合金、导电化合物、或其混合物等。具体地，可以使用属于元素周期表中的1族或2族的元素，即诸如锂和铯的碱金属，诸如Mg、Ca、Sr的碱土金属，、包含这些元素的合金(Mg-Ag或Al-Li)或化合物(LiF、CsF、或CaF2)、或者是包含稀土金属的过渡金属。然而，在本实施例中，形成第二电极以透射光线，因此该金属或包含该金属的合金相当薄，且第二电极通过堆叠ITO、IZO、ITSO、GZO、或其它金属(包括合金)形成。
在本实施例中，第一电极168作为阳极，它使用ITSO。当使用ITSO作为电极时，可以通过进行真空烘烤提高发光器件的可靠性。
注意，在本实施例中，先制作薄膜晶体管的源电极或漏电极161至167，再制作第一电极168，然而，也可以先制作第一电极168，随后制作薄膜晶体管的电极。
随后，形成绝缘膜169以覆盖第一电极168的边缘。绝缘膜169被称作堤岸或分隔壁。绝缘膜169可以采用无机绝缘膜或有机绝缘膜。作为无机绝缘膜可以使用CVD制成的氧化硅薄膜、通过SOG(玻璃上旋涂)涂敷的氧化硅薄膜等。作为有机绝缘膜，可以采用由如下材料制成的薄膜：光敏或非光敏的聚酰亚胺、聚酰胺、BCB(苯并环丁烯)、丙烯酸、或正型光敏有机树脂、负型光敏感有机树脂，或称为硅氧烷的材料；其中硅氧烷以硅-氧键为主链结构，包含作为取代基的氢，或者进一步含有氟、烃基、芳香烃中至少一种作为取代基。或者，可以使用这些材料的叠层结构。当使用光敏有机材料制作绝缘膜169时，开孔形状的曲率半径连续变化。因此，优选使用光敏有机材料，其原因在于沉积电致发光层时薄膜几乎不会断裂。本实施例采用了光敏聚酰亚胺。
随后，使用一个沉积装置并同时移动其蒸发源，沉积电致发光层170。在薄膜制备腔内进行该沉积，该腔被抽真空至5×10-3Torr(0.665Pa)或更低的程度，优选地抽真空至10-4至10-6Torr。沉积时，通过开启遮挡板把提前通过电阻加热被蒸发的有机化合物散射到衬底方向。被蒸发的有机化合物向上散射，并通过设在金属掩模中的开口沉积在衬底上，这样就形成了电致发光层170(从第一电极的一侧开始：空穴注入层、空穴输运层、发光层、电子输运层、以及电子注入层)。注意，电致发光层170的结构并不限于这种叠层结构，叠层的数目可以较小，且可以使用两层具有该功能的化合物层。此外，可以由单层或混合层制作电致发光层170。
在本实施例中，由厚度为20nm的CuPc制作空穴注入层，由厚度为40nm的□-NPB制作空穴输运层，由厚度为50nm的A1q制作发光层，由厚度为10nm的Al-Li制作电子注入层。
形成电致发光层170之后，形成第二电极171以便与电致发光层170相接触。在本实施例中，由于第一电极168作为阳极，因此第二电极171形成为阴极。可以使用前述材料作为阴极。在本实施例中，形成厚度为150nm的铝膜以形成第二电极(阴极)171。
在本实施例中，只有第一电极168是使用光透射材料制成。因此，光线从衬底的底面出射。图14为顶发射结构的例子，其中薄膜晶体管的像素电极176和源电极或漏电极161至165、167、与173在不同的层内形成。可以使用与图13中绝缘膜169相同的材料形成第一绝缘膜174和第二层间绝缘膜175，且可以随意确定这些材料的组合。在本实施例中，这两个层都是由硅氧烷制成。在第二层间绝缘膜175上按Al-Si、TiN、ITSO的顺序堆叠形成像素电极176，然而，像素电极也可以为单层或者是包含两层、四层或更多层的叠层结构。
图15A至15C分别示出了底发射、双发射、及顶发射的例子。本实施例中描述的底发射结构对应于图15A所示结构。如图15B所示的可以从两个表面获得光线的双发射发光器件制作方法为：在第二电极1200下堆叠含Li的薄材料层(厚度足够薄以透射光线)，使用诸如ITO、ITSO、及IZO的光透射材料形成第二电极。注意，铝和银堆叠成厚层时不透射光线，而堆叠成薄层时可透射光线。因此，使用由厚度足以透射光的铝或银薄膜制作第二电极1200，可以实现双发射结构。
图15C示出了与图14对应的顶发射发光器件。当层间绝缘膜1201的数目相对于图15A与15B中的结构增加了一时，还可以在薄膜晶体管1202上提供发光元件，从孔径比的角度上讲，这是顶发射结构的优点。
采用电阻加热难以沉积双发射结构或顶发射结构中使用的诸如ITO及ITSO的透明电极，因此该透明电极通过溅射或电子束沉积形成。采用溅射或电子束沉积制备第二电极171时，可能会损伤电子注入层和电子输运层之间的界面或电子注入层的表面，因此可能对发光元件的性能会有负面影响。为了防止这一点，优选地在最靠近第二电极171处使用受这种损伤的程度更小的材料。受该损伤的程度较小且可以用于电致发光层170的材料为例如氧化钼(MoOx)。然而，由于MoOx为空穴注入层的优选材料，因此第二电极171必须为阳极以使MoOx与第二电极171相接触。
因此，在这种情况下，与图16A中(阳极1210、空穴注入层1211、空穴输运层1212、发光层1213、电子输运层1214、电子注入层1215、及阴极1216)所示的结构顺序不同，在本实施例中，先把第一电极168制成阴极1220，之后如图所示按如下顺序依次制作电子注入层1221、电子输运层1222、发光层1223、空穴输运层1224、空穴注入层(MoOx)1225、以及第二电极(阳极)1226。此外，像素的驱动薄膜晶体管必须为n型。在本实施例中，发光元件152的驱动薄膜晶体管为p型晶体管。然而，使用上述元件，衬底上的所有晶体管也可以为n型晶体管。
通过沉积形成MoOx，且优选采用满足x＝3或更大的MoOx。此外，通过与诸如酞菁铜(CuPc)的有机金属合成物或有机材料一起共蒸发，将MoOx层制成有机-无机复合层。在使用其中第一电极168作为阴极的上述发光元件的情况下，优选地，使用以a-Si:H为半导体层的晶体管作为像素部分的薄膜晶体管，因为这样可以简化工艺，其中a-Si:H原先为n型。驱动电路部分与像素部分形成在相同的衬底上时，优选地，只使用激光照射使驱动电路部分结晶化。
随后，采用含氮的氧化硅薄膜用等离子体CVD形成钝化膜172。对于含氮的氧化硅薄膜，可以采用等离子体CVD方法，使用SiH4、N2O、与NH3形成氧氮化硅薄膜，使用SiH4和N2O形成氧氮化硅薄膜，或者使用被Ar稀释的SiH4和N2O形成氧氮化硅薄膜。或者，钝化膜172可以采用使用SiH4、N2O、与H2形成氢化氧氮化硅薄膜。无需指出的是，钝化膜172不限于单层结构，它可以为单层或通过使用其它含硅的绝缘膜形成的多层结构。此外，可以使用氮化碳膜和氮化硅膜的多层，苯乙烯聚合物、氮化硅膜、或类金刚石的碳薄膜的多层来替代含氮的氧化硅薄膜，或者可以使用多层结构形式的含氮氧化硅薄膜。
随后，为了防止电致发光元件受诸如水的促进恶化的材料的损害，密封显示部分。当使用反衬底密封显示部分时，使用绝缘密封剂粘接元件衬底和反衬底以暴露外部连接部分。可以用诸如干燥氮气的惰性气体填充反衬底和元件衬底之间的空间，或者在整个像素部分上涂敷密封剂以形成反衬底。对于密封剂，优选使用可紫外线固化的树脂等。可以在密封剂中混合干燥剂或保持相同间隙的颗粒。随后，柔性线路板被粘接到外部连接部分，这样就完成了电致发光面板的制作。
该电致发光面板用单色、区域颜色、全色等显示图像。全色显示方法进一步分为RGB发射器的选择性沉积方法。在该方法中，通过使用滤色器由白色光源形成RGB，使用彩色转换滤光片等把短波长的颜色转换成长波长的颜色。此外，可以使用滤色器以提高颜色纯度。
注意，本发明具有显示功能的发光显示器件中，可以使用模拟视频信号及数字视频信号。对于数字视频信号，有使用电压的视频信号和使用电流的视频信号。当发光元件发光时，输入至象素的视频信号使用恒定电压或恒定电流。当视频信号使用恒定电压时，施加到发光元件上的电压或发光元件内流过的电流保持不变。另一方面，当视频信号使用恒定电流时，发光元件上施加的电压或发光元件内流过的电流保持不变。在发光元件上施加恒定电压的前一种情形称为恒压驱动，而发光元件内流过恒定电流的后一种情形称为恒流驱动。在恒流驱动中，流过的电流恒定，而不受发光元件电阻变化的影响。本发明的发光显示器件及其驱动方法可以使用下述方法中的任意一种：使用电压的视频信号驱动方法和使用电流的视频信号驱动方法。此外，可以采用恒压驱动和恒流驱动中的任意一种。
因此，可以提供一种显示器件，即使其半导体元件在诸如大尺寸衬底等受热收缩影响极大的衬底上制作时，其工作不会受到影响。
[实施例6]
本实施例描述像素电路、保护电路及其操作。
在图17A所示的像素中，沿列的方向排列信号线1410和电源线1411及1412，沿行的方向排列扫描线1414。像素包含开关TFT 1401、驱动TFT 1403、电流控制TFT 1404、电容器1402、以及发光元件1405。
除了TFT 1403的栅电极被连接到沿行方向排列的电源线1412以外，图17C中所示像素与图17A所示像素具有相同的配置。也就是说，图17A和17C中所示的像素的电路图相互等效。然而，沿行方向排列的电源线1412(图17A)和沿列方向排列的电源线1412(图17C)是由不同层的导电膜形成的。连接到驱动TFT 1403的栅电极的布线在这里被聚集，图17A及17C中分开描述是为了说明这些布线由彼此不同的层形成。
图17A与17C所示的像素中，像素中TFT 1403与1404是串联的。TFT 1403的沟道长度L(1403)及沟道宽度W(1403)与TFT 1404的沟道长度L(1404)及沟道宽度W(1404)优选地被设置成满足L(1403)/W(1403):L(1404)/W(1404)＝5-6000:1。
TFT 1403工作于饱和区并控制流过发光元件1405的电流值，而TFT 1404工作于线性区并控制提供到发光元件1405的电流。从制作步骤的角度来看，两个TFT优选为同一种导电类型，本实施例案中它们为n型TFT。此外，TFT 1403不仅可以采用增强型TFT，还可以采用耗尽型TFT。根据具有上述结构的本发明，TFT 1404工作于线性区，因此TFT 1404的Vg的轻微变化不会影响发光元件1405的电流值。也就是说，可以由工作于饱和区的TFT 1403确定发光元件1405的电流值。因此，可以提供一种显示器件，其中通过改善由TFT性能变化引起的发光元件亮度变化，从而提高图像质量。
图17A至17D所示像素中，TFT 1401是用于控制像素的视频信号输入的TFT。当TFT 1401导通且视频信号输入像素时，视频信号的电压存储在电容器1402中。图17A至17C分别示出了其中设置电容器1402的配置，然而，本发明不限于此，当可以用用来存储视频信号的电容器替代栅电容等时，不必要提供电容器1402。
除了另外提供了TFT 1406与扫描线1416以外，图17B中所示像素与图17A所示像素具有相同配置。类似地，除了另外提供了TFT 1406与扫描线1416以外，图17D中所示像素结构与图17C所示的相同。
通过另外提供的扫描线1416控制TFT 1406的导通和截止。当TFT1406导通时，电容器1402内保持的电荷被放电，从而使TFT 1404截止。也就是说，通过提供TFT 1406，可以强制中断供应给发光元件1405的电流。因此，可以将TFT 1406称为擦除TFT。因此，在图17B和17D所示的配置中，在信号写入所有象素之前，发光周期可以与写周期同时开始或稍迟于写周期，从而可以提高占空比。
在图17E所示的像素中，沿列方向排列信号线1410和电源线1411，而扫描线1414沿行方向排列。该像素包含开关TFT 1401、驱动TFT 1403、电容器1402、以及发光元件1405。除了另外提供了TFT 1406与扫描线1415以外，图17F中所示像素与图17E所示像素具有相同配置。注意，在图17F的配置中，通过提供TFT 1406也可以提供占空比。
如前所述，可以采用各种不同的像素电路。特别地，当薄膜晶体管是由非晶半导体膜制成时，优选地形成大尺寸的驱动TFT的半导体膜。因此，上述像素电路优选用于形成顶发射型，其中电致发光层的光线从密封衬底一侧发射出来。
这种主动有源发光器件的优点在于，当像素密度增大时，由于为每个像素提供了TFT，因此器件的可以在低电压下工作。
本实施例描述了一个有源矩阵发光器件，其中在每个像素中提供一个TFT，然而，也可以制作无源矩阵发光器件，其中为每列提供该TFT。在无源矩阵发光器件中，由于不为每个像素提供TFT，因此可以获得大的开孔率。对于光线从电致发光层的两侧出射的发光器件，采用无源矩阵发光器件可以提高光的透射比。
下面描述的是采用图17E所示等效电路的情况且提供二极管作为扫描线和信号线的保护电路。
在图18中，在像素部分1500中提供TFT 1401与1403、电容器1402、以及发光元件1405。向信号线1410提供二极管1561和1562。与TFT 1401及1403类似，二极管1561与1562的分别基于上述实施方案构造，且每个二极管包含栅电极、半导体层、源电极、漏电极等。通过把栅电极连接到漏电极或源电极，从而分别实现二极管1561与1562的工作。
使用与栅电极相同的层形成连接到二极管的共用电势线1554与1555。因此，为了连接到二极管的源电极或漏电极，需要在栅绝缘层中形成接触孔。
为扫描线1414提供的二极管1563与1564具有相同的结构。
[实施例7]
可以应用本发明的电子器件的例子包括摄影机、数字照相机、护目镜型显示器(头戴型显示器)、导航系统、声音再现(例如汽车音响部件系统)、笔记本个人计算机、游戏机、便携式信息终端(例如移动计算机、移动电话、便携式游戏机、电子书)、配有记录媒质的图像再现装置(特别地指能够再现诸如数字化多功能光盘(DVD)的记录媒质且可以显示被再现的图像的装置)。图19A至19E示出了这些应用的具体例子。
图19A示出了诸如电视接收机的发光显示器件，该器件包含外壳2001、显示部分2003与扬声器部分2004。本发明应用于显示部分2003。根据本发明，在改善显示质量的同时可以提高产量。可以在像素部分提供起偏器或圆形起偏器以提高对比度。例如，在密封衬底中，可以依次提供1/4λ板薄膜、1/2λ板薄膜、以及起偏薄膜。此外，可以在起偏器上提供抗反射膜。
图19B示出了移动电话，它包含：主机身2101、外壳2102、显示部分2103、音频输入部分2104、音频输出部分2105、操作键2106、与天线2108。本发明的发光器件被应用于显示部分2103。根据本发明，改善显示质量的同时可以提高产量。
图19C示出了笔记本计算机，它包含：主机身2201、外壳2202、显示部分2203、键盘2204、外部连接端口2205以及指针式鼠标2206。本发明可以应用于显示部分2203。根据本发明，改善显示质量的同时可以提高产量。
图19D示出了移动计算机，它包含：主机身2301、显示部分2302、开关2303、操作键2304以及红外端口2305。本发明可以应用于显示部分2302。根据本发明，改善显示质量的同时可以提高产量。
图19E示出了便携式游戏机，它包含：外壳2401、显示部分2402、扬声器部分2403、操作键2404以及记录媒质装载部分2405。本发明可以应用于显示部分2402。根据本发明，改善显示质量的同时可以提高产量。
如前所述，本发明可以相当广泛地应用于各种领域中的电子器件。此外，显示受掩模偏移的影响更小，使得产量得到提高，可以提供低成本的产品，并且可以提供图像质量高的显示器件。
[实施例8]
图21与22示出了实际上采用本发明来制作的半导体器件的图片。
图21所示图片为本发明的一个实际晶体管，图4示出其模式图。该图中的参考数字与图4中的参考数字相同。
本发明的晶体管550由包含半导体层501a的晶体管与包含半导体层501b的晶体管构成，其中两个晶体管的各个栅电极502、源电极504、与漏电极503相互电连接。图中的各个漏电极503并未连接，然而，它们在图示范围之外被合并以相互电连接。半导体层501a与501b的宽度相等。以半导体层501a的栅电极为中部时，源电极504通过位于观察者左侧的接触孔电连接到包含半导体层501a的晶体管；而以半导体层501b的栅电极为中部时，源电极504通过位于观察者右侧的接触孔电连接到包含半导体层501b的晶体管。在各个半导体层的相对侧上连接漏电极和布线。
栅电极502由第一层栅电极和第二层栅电极构成。不与第一层栅电极重叠而与第二层栅电极重叠的各个半导体层掺杂了低浓度的p型或n型杂质。另一方面，同时与第一层栅电极和第二层栅电极重叠的各个半导体层基本上既不掺入p型杂质也不掺入n型杂质。各个半导体层的其余部分则高浓度掺杂。
通过使用该晶体管来制作电路，第二栅电极与第二栅电极下低浓度掺杂的半导体层之间的寄生电容变化被抑制，且可以容易地保证该电路的工作容限。此外，电路可靠性和使用该电路的电子器件的可靠性也可以得到提高。
图22为采用另一种布局形成的本发明的晶体管的图片。在图22中，本发明的晶体管255由60个晶体管构成，每个晶体管包含半导体层251、由两层构成的栅电极252、源电极和布线253、以及漏电极和布线254。
这60个晶体管的栅电极之间、源电极之间、以及漏电极之间相互电连接，且该60个晶体管输入相同的信号并输出至相同的布线。在这60个晶体管中，其中电流以图22所示第一方向流过的晶体管的数目等于其中电流以第二方向流过的晶体管的数目。此外，电流以第一方向流过的晶体管的、且只与第二层栅电极重叠的各个半导体层的宽度总和与电流以第二方向流过的晶体管的、且只与第二层栅电极重叠的各个半导体层的总宽度大概相等。因此，可以制作本发明的晶体管，其中第二层栅电极沿第一方向和第二方向的偏离容许偏差大于传统的结构，以确保工作容限。
本专利申请基于2004年3月12日向日本专利局提交的日本专利申请号No.2004-071793，该专利申请的全部内容在此被引用作为参考。

Claims (17)

1.一种晶体管，包含：
第一半导体岛；
第二半导体岛；
在第一半导体岛上的第一栅电极，在第一栅电极与第一半导体岛之间插有绝缘膜；以及
在第二半导体岛上的第二栅电极，在第二栅电极与第二半导体岛之间插有绝缘膜，
其中第一半导体岛包含第一源区、第一漏区、以及位于第一源区和第一漏区之间的第一沟道区，
其中第二半导体岛包含第二源区、第二漏区、以及位于第二源区和第二漏区之间的第二沟道区，
其中第一源区和第二源区互相电连接，
其中第一漏区和第二漏区互相电连接，
其中流过第一半导体岛的第一沟道区的第一电流方向与流过第二半导体岛的第二沟道区的第二电流方向相反。
2.根据权利要求1的晶体管，其中第一栅电极和第二栅电极中的每一个都包含第一层和第二层。
3.根据权利要求1的晶体管，其中第一源区、第二源区、第一漏区以及第二漏区都包含n型杂质元素和p型杂质元素中的一种。
4.根据权利要求2的晶体管，
其中第一半导体岛与第一栅电极的第二层重叠但不与第一栅电极的第一层重叠的第一部分包含n型杂质元素和p型杂质元素中的一种，且浓度低于第一源区、第二源区、第一漏区和第二漏区的杂质浓度，
其中第二半导体岛与第二栅电极的第二层重叠但不与第二栅电极的第一层重叠的第二部分包含n型杂质元素和p型杂质元素中的一种，且浓度低于第一源区、第二源区、第一漏区和第二漏区的杂质浓度。
5.根据权利要求1的晶体管，其中第一沟道区的宽度等于第二沟道区的宽度。
6.根据权利要求1的晶体管，其中该晶体管结合在选自下述组中的至少一种装置中，所述组包括：摄像机、数字照相机、护目镜型显示器、头戴型显示器、导航系统、音频再现装置、汽车音响部件系统、个人计算机、游戏机、便携式信息终端、移动计算机、移动电话、便携式游戏机、电子书、配有记录媒质的图像再现装置。
7.一种晶体管，包含：
半导体层；
在半导体层上的第一栅电极，在第一栅电极与半导体层之间插有绝缘膜；以及
在半导体层上的第二栅电极，所述绝缘膜插入在第二栅电极与半导体层之间，
其中半导体层包含第一源区、第二源区、漏区、位于第一源区和该漏区之间的第一沟道区、以及位于第二源区和该漏区之间的第二沟道区，
其中第一源区和第二源区互相电连接，
其中流过半导体层第一沟道区的第一电流方向与流过半导体层第二沟道区的第二电流方向相反。
8.根据权利要求7的晶体管，其中第一栅电极和第二栅电极中的每一个都包含第一层和第二层。
9.根据权利要求7的晶体管，其中第一源区、第二源区、以及漏区都包含n型杂质元素和p型杂质元素中的一种。
10.根据权利要求8的晶体管，
其中半导体层与第一栅电极的第二层重叠但不与第一栅电极的第一层重叠的第一部分包含n型杂质元素和p型杂质元素中的一种，且浓度低于第一源区、第二源区和漏区的杂质浓度，
其中半导体层与第二栅电极的第二层重叠但不与第二栅电极的第一层重叠的第二部分包含n型杂质元素和p型杂质元素中的一种，且浓度低于第一源区、第二源区和漏区的杂质浓度。
11.根据权利要求7的晶体管，其中第一沟道区的宽度等于第二沟道区的宽度。
12.根据权利要求7的晶体管，其中该晶体管结合在选自下述组中的至少一种装置中，所述组包括：摄像机、数字照相机、护目镜型显示器、头戴型显示器、导航系统、音频再现装置、汽车音响部件系统、个人计算机、游戏机、便携式信息终端、移动计算机、移动电话、便携式游戏机、电子书、配有记录媒质的图像再现装置。
13.一种晶体管，包含：
多个第一半导体岛；
多个第二半导体岛；
形成在多个第一和第二半导体岛上的绝缘膜；以及
形成在绝缘膜上的具有第一层和第二层的栅电极，
其中各个第一半导体岛包含第一源区、第一漏区、以及位于第一源区和第一漏区之间的第一沟道区，
其中各个第二半导体岛包含第二源区、第二漏区、以及位于第二源区和第二漏区之间的第二沟道区，
其中该多个第一半导体岛的各个第一源区和该多个第二半导体岛的各个第二源区互相电连接，
其中该多个第一半导体岛的各个第一漏区和该多个第二半导体岛的各个第二漏区互相电连接，
其中流过各个第一半导体岛的第一沟道区的第一电流方向与流过各个第二半导体岛的第二沟道区的第二电流方向相反。
14.根据权利要求13的晶体管，其中第一沟道区的宽度总和等于第二沟道区的宽度总和。
15.根据权利要求13的晶体管，其中该晶体管结合在选自下述组中的至少一种装置中，所述组包括：摄像机、数字照相机、护目镜型显示器、头戴型显示器、导航系统、音频再现装置、汽车音响部件系统、个人计算机、游戏机、便携式信息终端、移动计算机、移动电话、便携式游戏机、电子书、配有记录媒质的图像再现装置。
16.一种用于制作薄膜晶体管的方法，包括如下步骤：
在衬底上形成第一半导体岛和第二半导体岛；
在第一半导体岛和第二半导体岛上形成栅绝缘膜；
在第一半导体岛和第二半导体岛上形成互相电连接的第一层栅电极；
使用第一层栅电极为掩模，以第一浓度向第一半导体岛和第二半导体岛掺入p型杂质和n型杂质中的一种；
通过热处理激活p型杂质和n型杂质中的一种；
在第一层栅电极上形成第二层栅电极；
利用第二层栅电极为掩模，以高于第一浓度的更高浓度向第一半导体岛和第二半导体岛掺入p型杂质和n型杂质中的一种，使得在第一半导体岛内形成第一源区和第一漏区，并使得在第二半导体岛内形成第二源区和第二漏区；
形成层间绝缘膜以覆盖第一半导体岛、第二半导体岛、第二层栅电极、以及栅绝缘膜；
在该层间绝缘膜内形成分别到达第一源区、第二源区、第一漏区和第二漏区的接触孔；
在该层间绝缘膜上及接触孔内形成导电膜；以及
对导电膜进行图形化和刻蚀以形成布线、电连接到第一源区和第二源区的源电极、以及电连接到第一漏区和第二漏区的漏电极，
其中安排第一源区使其设置在第二层栅电极的右侧，
其中安排第二源区使其设置在第二层栅电极的左侧，
其中第一半导体层与第二层栅电极重叠的第一部分的形状与第二半导体层与第二层栅电极重叠的第二部分的形状相同。
17.一种用于制作薄膜晶体管的方法，包括如下步骤：
在衬底上形成半导体层；
在半导体层上形成栅绝缘膜；
在重叠于半导体层的栅绝缘膜上形成第一个第一层栅电极和第二个第一层栅电极；
利用第一个第一层栅电极和第二个第一层栅电极作为掩模，以第一浓度向半导体层掺入p型杂质和n型杂质中的一种；
通过热处理激活p型杂质和n型杂质中的一种；
在第一个第一层栅电极上形成第一个第二层栅电极；
在第二个第一层栅电极上形成第二个第二层栅电极；
利用第一个第二层栅电极和第二个第二层栅电极作为掩模，向半导体层掺入p型杂质和n型杂质中的一种，使得在半导体层内形成杂质浓度高于第一浓度的第一源区、第二源区和漏区；
形成层间绝缘膜以覆盖半导体层、第一个第二层栅电极与第二个第二层栅电极；
在层间绝缘膜内形成分别到达第一源区、第二源区和漏区的接触孔；
在层间绝缘膜上及接触孔内形成导电膜；以及
对导电膜进行图形化和刻蚀以形成布线、分别电连接到第一源区和第二源区中的源电极、以及电连接到漏区的漏电极，
其中第一源区设置在漏区的右侧，
其中第二源区设置在漏区的左侧，
其中半导体层与第一个第二层栅电极重叠的第一部分的形状与半导体层与第二个第二层栅电极重叠的第二部分的形状相同，
其中第一个第一层栅电极和第二个第一层栅电极相互电连接。
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