JP2001109405A - Ｅｌ表示装置 - Google Patents

Ｅｌ表示装置

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JP2001109405A
JP2001109405A JP28179399A JP28179399A JP2001109405A JP 2001109405 A JP2001109405 A JP 2001109405A JP 28179399 A JP28179399 A JP 28179399A JP 28179399 A JP28179399 A JP 28179399A JP 2001109405 A JP2001109405 A JP 2001109405A
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Tsutomu Yamada
努 山田
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Sanyo Electric Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Abstract

(57)【要約】 【課題】 駆動電源入力端子からの距離に起因する駆動
ラインＶＬの抵抗による電源電流の低下を抑制し、本来
供給されるべき電流がＥＬ素子に供給して、明るい表示
を得ることができるＥＬ表示装置を提供する。 【解決手段】 隣接する２つの表示画素に於いて、中央
に駆動ラインＶＬとして１本の共用ラインＫＬを配置す
る。この共用ラインＫＬは、従来の駆動ラインＶＬの２
本分、スペースＳが加えられた幅に設計できるので、電
圧ドロップを駆動ラインＶＬよりも抑制できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、エレクトロルミネ
ッセンス素子及び薄膜トランジスタを備えたエレクトロ
ルミネッセンス表示装置に関する。
【０００２】
【従来の技術】近年、エレクトロルミネッセンス（Elec
tro Luminescence：以下、「ＥＬ」と称する。）素子
を用いたＥＬ表示装置が、ＣＲＴやＬＣＤに代わる表示
装置として注目されており、例えば、そのＥＬ素子を駆
動させるスイッチング素子として薄膜トランジスタ（Th
in Film Transistor：以下、「ＴＦＴ」と称する。）を
備えたＥＬ表示装置の研究開発も進められている。
【０００３】図５に有機ＥＬ表示装置の表示画素を示
し、図６に図５のＡ−Ａ線に沿った断面図を示し、図７
に図５のＢ−Ｂ線に沿った断面図を示す。
【０００４】図に示すように、ゲートラインＧＬとドレ
インラインＤＬとに囲まれた領域に表示画素が形成され
ている。両信号線の交点付近にはスイッチング素子であ
る第１のＴＦＴ１が備えられており、そのＴＦＴ１のソ
ースは、保持容量電極２と容量を構成する容量電極３を
兼ねるとともに、有機ＥＬ素子を駆動する第２のＴＦＴ
４のゲート１５に接続されている。第２のＴＦＴ４のソ
ースは有機ＥＬ素子の陽極６に接続され、他方のドレイ
ンは有機ＥＬ素子を駆動する駆動ラインＶＬに接続され
ている。
【０００５】また、前記保持容量電極２はクロム等から
成っており、上層のゲート絶縁膜７を介して第１のＴＦ
Ｔ１のソースと一体の容量電極３と重畳し、前記ゲート
絶縁膜７を誘電体層として電荷を蓄積している。この保
持容量８は、第２のＴＦＴ４のゲート５に印加される電
圧を保持している。
【０００６】続いて、スイッチング用の第１のＴＦＴ１
について図５と図６を参照しながら説明する。
【０００７】まず石英ガラス、無アルカリガラス等から
なる透明な絶縁性基板１０上に、クロム（Ｃｒ）、モリ
ブデン（Ｍｏ）などの高融点金属からなる第１のゲート
電極１１が設けられている。この第１のゲート電極１１
は、図５のようにゲートラインＧＬと一体で例えば左右
に複数本並行に延在されている。また図６の第１のゲー
ト電極１１の右隣には、第１のゲート電極１１と同一工
程で作られた保持容量電極２が形成されている。この保
持容量電極２は、図５の様に容量を構成するため、第１
のＴＦＴ１と第２のＴＦＴ４の間で、拡大された部分を
有し、これらは左右に延在された保持容量ラインＣＬと
一体で構成されている。
【０００８】続いて、ゲート絶縁膜７を介して多結晶シ
リコン（ｐ−Ｓｉと称する。）膜からなる第１の能動層
１２が形成されている。この能動層１２は、ＬＤＤ（Li
ghtly Doped Drain）構造が採用されている。即ち、ゲ
ートの両側に低濃度領域が設けられ、更に外側には、高
濃度のソース領域及びドレイン領域が設けられている。
前記能動層１２の上には、ストッパ絶縁膜１３が設けら
れている。このストッパ絶縁膜１３は、能動層１２への
イオン注入阻止膜であり、ここではＳｉ酸化膜から成
る。
【０００９】そして、ゲート絶縁膜７、能動層１２及び
ストッパ絶縁膜１３上には、例えば、順にＳｉＯ2膜、
ＳｉＮ膜及びＳｉＯ2膜が積層された層間絶縁膜１４が
設けられ、ドレインに設けたコンタクトホールＣ１を介
してドレイン電極と成るドレインラインＤＬが電気的に
接続されている。更に全面には、表面の凹凸を平坦にす
るため、例えば有機樹脂から成る平坦化膜ＰＬＮが形成
されている。ＥＬ表示装置は、電流駆動なので、ＥＬ層
が均一な膜厚でなければならない。膜厚が薄い部分で電
流集中が発生するからである。従って少なくともこの形
成領域は、かなりの平坦性が要求されるため、前記平坦
化膜ＰＬＮが採用される。
【００１０】次に、有機ＥＬ素子を駆動する第２のＴＦ
Ｔ４について図５と図７を参照して説明する。
【００１１】前述した絶縁性基板１０上には、前記第１
のゲート１１と同一材料の第２のゲート電極１５が設け
られており、ゲート絶縁膜７を介して第２の能動層１６
が設けられている。前述と同様に能動層の上にはストッ
パ絶縁膜１７が設けられている。
【００１２】前記能動層１６には、ゲート電極１５上方
に真性又は実質的に真性であるチャネルと、このチャネ
ルの両側に、ｐ型不純物のソース領域及びドレイン領域
が設けられｐ型チャネルＴＦＴを構成している。
【００１３】そして全面には、前述した層間絶縁膜１４
が形成されている。そしてコンタクトホールＣ２を介し
て駆動ラインＶＬが電気的に接続されている。更に全面
には、前述した平坦化膜ＰＬＮが形成され、コンタクト
ホールＣ３によりソースが露出されている。そしてこの
コンタクトホールを介してＩＴＯ（Indium Thin Oxid
e）から成る透明電極（有機ＥＬ素子の陽極）６が形成
されている。
【００１４】有機ＥＬ素子２０は、前記陽極６、ＭＴＤ
ＡＴＡ（4,4-bis(3-methylphenylphenylamino)bipheny
l）から成る第１ホール輸送層２１、及びＴＰＤ（4,4,4
-tris(3-methylphenylphenylamino)triphenylanine）か
らなる第２ホール輸送層２２、キナクリドン（Quinacri
done）誘導体を含むＢｅｂｑ2（10-ベンゾ〔ｈ〕キノリ
ノール−ベリリウム錯体）から成る発光層２３及びＢｅ
ｂｑ2から成る電子輸送層２４からなる発光素子層Ｅ
Ｍ、マグネシウム・インジウム合金から成る陰極２５が
この順番で積層形成された構造であり、有機ＥＬ素子の
実質全面に設けられている。
【００１５】有機ＥＬ素子の発光原理および動作は、陽
極６から注入されたホールと、陰極２５から注入された
電子とが発光層ＥＭの内部で再結合し、発光層ＥＭを形
成する有機分子を励起して励起子を発生させる。この励
起子が放射失活する過程で発光層から光が放たれ、この
光が透明な陽極から透明絶縁基板を介して外部へ放出さ
れて発光する。
【００１６】このように、第１のＴＦＴ１のソースＳか
ら供給された電荷が保持容量８に蓄積され、第２のＴＦ
Ｔ４のゲート１５に印加され、その電圧に応じて有機Ｅ
Ｌ素子を電流駆動し、発光する。
【００１７】
【発明が解決しようとする課題】ところが、図５に示す
ように有機ＥＬ素子を駆動する駆動ラインＶＬ（電源ラ
インとも呼ぶ。）は、表示画素領域外に設けた駆動電源
入力端子に接続されており、そして縦に並んだ表示画素
毎に接続されて配置されている。そのため、駆動電源入
力端子から遠ざかるにつれて駆動ラインＶＬの抵抗がそ
の長さに応じて大きくなるので、電圧ドロップが発生
し、駆動電源入力端子から遠い位置にある表示画素の有
機ＥＬ素子には本来供給されるべき電流が供給されなく
なり、駆動ラインＶＬの電流供給方向に沿って、輝度ム
ラが発生する欠点があった。
【００１８】また電圧ドロップを防止するために、駆動
ラインＶＬの幅を広げると、その分表示画素サイズが拡
大し、ＥＬ表示装置全体が拡大してしまう問題があっ
た。また、ＥＬ表示装置全体のサイズを変えないで、駆
動ラインＶＬの幅を広げると、発光面積のサイズを小さ
くしなければならない問題も有った。
【００１９】そこで本発明は、上記の従来の欠点に鑑み
て為されたものであり、駆動ラインＶＬの抵抗による電
源電流の低下を抑制し、本来供給されるべき電流がＥＬ
素子に供給して、明るい表示を得ることができるＥＬ表
示装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明は、前述したよう
に各表示画素に位置する駆動ラインの抵抗をより下げる
もので、第１に、電源ラインは、隣の表示画素に設けら
れた電源ラインと共用する事で解決するものである。
【００２１】第２に、第１の表示画素と隣の第２の表示
画素が設けられる配置領域の間に、前記第１の表示画素
と前記第２の表示画素を駆動する電源ラインが設けられ
る事で解決するものである。
【００２２】第３に、配置領域の両側には信号ラインが
設けられる事で解決するものである。
【００２３】第４に、第１の表示画素と第２の表示画素
は、前記電源ラインを中心にして線対称に形成される事
で解決するものである。
【００２４】第５に、電源ラインの幅は、前記信号ライ
ンの幅よりも広く形成される事で解決するものである。
【００２５】第６には、陽極と陰極との間に発光層を有
するＥＬ素子と、半導体膜から成る能動層のドレインが
ドレインラインに接続され、ゲートがゲートラインにそ
れぞれ接続された第１の薄膜トランジスタと、前記半導
体膜からなる能動層のドレインが前記ＥＬ素子の駆動ラ
インに接続され、ゲートが前記第１の薄膜トランジスタ
のソースに電気的に接続され、ソースが前記ＥＬ素子に
接続された第２の薄膜トランジスタとを備えた表示画素
が複数個配列して成るＥＬ表示装置であり、第１の表示
画素と隣の第２の表示画素が設けられる配置領域の間に
は、前記第１の表示画素と前記第２の表示画素を駆動す
る電源ラインが設けられる事で解決するものである。
【００２６】第７に、前記第６の解決手段において、第
１の表示画素と前記第２の表示画素は、電源ラインを中
心にして線対称に形成される事で解決するものである。
【００２７】第８に、前記第６の解決手段において、電
源ラインの幅は、前記信号ラインの幅よりも広く形成さ
れる事で解決するものである。
【００２８】図１に示すように、隣り合う２つの表示画
素に於いて、中央に１本の電源ライン（または駆動ライ
ン）を配置し、隣り合う２つの表示画素の駆動用として
共用している。以下このラインを共用ラインと呼ぶ。従
来ではそれぞれの表示画素に電源ライン（または駆動ラ
イン）が設けられており、隣り合う２つの表示画素には
合計２本の電源ライン（または駆動ライン）が設けられ
ているので、前記共用ラインは、少なくとも前記２本分
の電源ライン（または駆動ライン）の幅で形成できる。
しかも従来、駆動ラインとドレインラインとの間にはス
ペースが設けられているので、その分も含めて共用ライ
ンの幅を拡大させることができる。
【００２９】
【発明の実施の形態】本発明のＥＬ表示装置について説
明する。図１は、ＥＬ表示装置の表示画素を平面図で示
したもので、点線で囲まれ点でハッチングした領域は、
ゲート材料で形成された領域、実線で囲まれハッチング
されていない部分は、Ｐ−Ｓｉ層、実線で囲まれ斜め点
でハッチングした部分は、透明電極材料で成る部分であ
る。更に実線で囲まれ斜め線でハッチングされた部分
が、Ａｌを主材料とする金属材料で形成された部分であ
る。
【００３０】図２は、図１のＡ−Ａ線断面図であり、図
３は、Ｂ−Ｂ線断面図である。尚図に於いて、表示画素
が集まった全領域を表示画素領域と呼ぶ。
【００３１】なお、本実施の形態においては、第１、第
２のＴＦＴ１、４ともに、ボトムゲート型のＴＦＴを採
用しており、能動層としてｐ−Ｓｉ膜を用いている。ま
たゲート電極１１、１５は、シングルゲート構造であ
る。
【００３２】また図１では、ゲートラインＧＬ、ドレイ
ンラインＤＬおよび電源ライン（駆動ラインＶＬ）で囲
まれて成る表示画素が２つ形成されており、中央の電源
ライン（駆動ラインＶＬ）が両方の共用ラインとして形
成されている。そしてこの共用ラインを中心線として線
対称に形成されている。よってこれから説明する構成
は、左半分を説明する。右半分は線対称であるため省略
する。
【００３３】では、図１〜図３を参照し、有機ＥＬ表示
装置を具体的に説明していく。
【００３４】まず、少なくとも表面が絶縁性を有する透
明基板１０がある。本実施の形態では、ＥＬ素子を水分
から保護するため、メタルキャップ（カン）がＥＬ材料
を封止するように上面に設置されている。尚、図におい
てメタルキャップは省略をした。このメタルキャップが
設置されているため発光光は、前記透明基板１０から取
り出すため、基板１０は、透明である必要があるが、発
光光を上方から取り出す場合は、透明である必要はな
い。ここでは、ガラスや合成樹脂などから成る透明基板
１０を採用している。
【００３５】この透明基板１０の上には、図１の一表示
画素の上側辺に沿って、左右にゲートラインＧＬが設け
られている。また保持容量８の下層電極として作用する
保持容量電極２が設けられると共に、この保持容量電極
２をお互いにつなぐため、保持容量ラインＣＬが左右に
延在されている。これら両ラインＧＬ、ＣＬは、同層で
なるため、点でハッチングしてある。また材料として
は、上層にＰ−Ｓｉを採用する理由からＣｒやＴａ等の
高融点金属が採用される。ここでは、約１０００〜２０
００ÅのＣｒがスパッタリングにて形成されている。ま
たパターニングの際は、ステップカバレージが考慮さ
れ、側辺はテーパー形状に加工されている。
【００３６】続いて、全面にはゲート絶縁膜７と半導体
層が積層されて形成されている。ここでは、前記ゲート
絶縁膜７、第１の能動層１２、第２の能動層１６および
保持容量８の上層電極である容量電極３の材料であるａ
−Ｓｉも含めてプラズマＣＶＤで形成されている。具体
的には、下層より約５００ÅのＳｉ窒化膜、約１３００
ÅのＳｉ酸化膜および約５００Åのａ−Ｓｉが連続プラ
ズマＣＶＤで形成される。
【００３７】このａ−Ｓｉは、約４００度の窒素雰囲気
中で脱水素アニールが行われ、その後、エキシマレーザ
によりＰ−Ｓｉ化される。また符号１３、１７は、Ｓｉ
酸化膜から成るストッパ絶縁膜であり、能動層１２、１
６のイオン注入時のマスクとなる。第１のＴＦＴ１は、
第１のストッパ絶縁膜１３をマスクにしてＰ（リン）イ
オンが注入され、Ｎチャンネル型のソース、ドレインが
形成され、第２のＴＦＴ４は、第２のストッパ絶縁膜１
７をマスクにしてＢ（ボロン）イオンが注入されてＰチ
ャンネル型のソース、ドレインが形成されている。
【００３８】また図１のように、ホトリソグラフィ技術
によりＰ−Ｓｉ層がパターニングされている。つまり第
１のＴＦＴ１のＰ−Ｓｉ層は、ゲートラインＧＬとドレ
インラインＤＬの左上交差部の下方で、ドレインライン
ＤＬと重畳し、ゲート電極１１の上層を延在した後、保
持容量電極２と重畳する容量電極３として延在されてい
る。またこの容量電極３は、第２のＴＦＴ４のゲート電
極１５と電気的に接続するために用いられる接続配線３
０右端の下層に延在される。一方、第２のＴＦＴ４のＰ
−Ｓｉ層は、右側の駆動ラインＶＬの下層から第２のゲ
ート電極１５の上を延在し、透明電極から成る陽極６の
下層に延在されている。
【００３９】そして全面には、層間絶縁膜１４が形成さ
れている。この層間絶縁膜１４は、下から約１０００Å
のＳｉ酸化膜、約３０００ÅのＳｉ窒化膜、１０００Å
のＳｉ酸化膜の三層構造が連続ＣＶＤで形成されてい
る。この層間絶縁膜は、少なくとも一層有れば良い。膜
厚もこれに限らない。
【００４０】次に、層間絶縁膜１４の上層には、図１の
斜め線でハッチングしたドレインラインＤＬ、共用ライ
ン（駆動ラインＶＬ）および接続配線３０が形成され
る。当然コンタクトが形成され、ドレインラインＤＬと
第１のＴＦＴ１の半導体層とのコンタクト孔Ｃ１、駆動
ラインＶＬと第２のＴＦＴ４の半導体層とのコンタクト
孔Ｃ２、接続配線３０と容量電極３とのコンタクト孔Ｃ
４は、それぞれの半導体層が露出されている。また接続
配線３０と第２のゲート電極１５のコンタクト孔Ｃ５
は、前述のコンタクト孔とは異なり、ゲート絶縁膜が余
分に積層されているため、更にエッチングされＣｒが露
出されている。このライン材料は、下層に１０００Åの
Ｍｏ、上層に７０００ÅのＡｌが積層された構造であ
り、Ｍｏは、バリア層である。尚コンタクト孔Ｃ３は、
後述する。
【００４１】更に約１〜３μｍの平坦化膜ＰＬＮが全面
に形成されている。この平坦化膜ＰＬＮの採用の理由の
一つとして、従来例でも述べた有機ＥＬ用の膜にある。
この膜は、第１のホール輸送層２１、第２ホール輸送層
２２、発光層２３及び電子輸送層２４から成る。またホ
ール輸送層は、一層から構成されても良い。従って、有
機層が非常に薄い膜の積層体である。またＥＬ素子は、
電流駆動であるため、これらの膜厚が極めて均一に形成
されないと、膜厚の薄い部分を介して電流が大量に流
れ、その部分にひときわ輝く輝点が発生すると同時に、
このポイントは、有機膜の劣化を発生し、最悪の場合破
壊に至る。従って、この破壊を防止するには、陽極６を
含む全面ができるだけ平坦である必要があり、ここでは
アクリル系の液状樹脂が塗布され、硬化後は平坦にな
る。もちろんこの平坦化膜ＰＬＮは、これに限らない事
は言うまでもない。
【００４２】ここでは、陽極６と第２のＴＦＴ４のソー
スが接続されるため、平坦化膜ＰＬＮおよび層間絶縁膜
１４が開口され、第２の能動層１６が露出されたコンタ
クト孔Ｃ３が形成されている。
【００４３】更に少なくとも陽極６上には、ＥＬ素子を
構成する有機膜が形成されている。まず陽極６の上に
は、ＭＴＤＡＴＡ（4,4-bis(3-methylphenylph enylami
no)biphenyl）から成る第１ホール輸送層２１、及びＴ
ＰＤ（4,4,4-tris(3-methylphenylphenylamino)triphen
ylanine）からなる第２ホール輸送層２２、キナクリド
ン（Quinacridone）誘導体を含むＢｅｂｑ2（10-ベンゾ
〔ｈ〕キノリノール−ベリリウム錯体）から成る発光層
２３及びＢｅｂｑ2から成る電子輸送層２４からなる発
光素子層ＥＭ、マグネシウム・銀（Ａｇ）合金、Ａｌと
Ｌｉの合金またはＡｌ／ＬｉＦ等から成る陰極２５が積
層形成された構造である。有機層の膜厚は、前述してあ
るのでそれを参照。また、陰極２５はＡｌとＬｉの合金
を採用し、その膜厚は１０００〜２０００Åである。
【００４４】ここで陽極６は、画素毎にパターニングさ
れる必要があるが、陽極６の上の膜は、構造により区別
される。 ：陽極６から陰極２５まで画素毎にパターニングされ
る第１の構造 ：に於いて、陰極２５は、パターニングされず、実
質的に表示領域全域にベタで形成される第２の構造。 ：陽極６だけが図１の様に画素毎にパターニングさ
れ、陽極の上層から陰極までは、表示領域全域に励精さ
れた前記ベタ構造の第３の構造。
【００４５】ただし、陰極６は、わざわざパターニング
することもないので一般には全面ベタ構造を採用してい
る。また図面では、陽極６と陰極２５が短絡してる如く
図示されているが、ＥＬ素子の有機膜は、陽極６周辺も
含み完全に覆われているので短絡は防止されている。こ
れは従来例でも同じである。また陽極６のエッジをカバ
ーするように、平坦化膜ＰＬＮの上に更に別の平坦化膜
が形成されても良い。
【００４６】更に、表示領域のＥＬ層、または全てのＥ
Ｌ層をカバーするメタルキャップが形成されている。Ｅ
Ｌ層は、水を吸湿すると劣化し、水の浸入に対して保護
が必要となるからである。従ってＥＬ層を劣化させず、
耐湿性の高い膜、例えば樹脂膜でキャップの代用として
も良いし、更にこの上にメタルキャップをしても良い。
【００４７】有機ＥＬ素子の発光原理および動作は、陽
極６から注入されたホールと、陰極２５から注入された
電子とが発光層ＥＭの内部で再結合し、発光層ＥＭを形
成する有機分子を励起して励起子を発生させる。この励
起子が放射失活する過程で発光層から光が放たれ、この
光が透明な陽極から透明絶縁基板を介して外部へ放出さ
れて発光する。
【００４８】本発明の特徴は、共用ライン（駆動ライン
ＶＬ）にある。この共用ラインは、隣り合う２つの表示
画素に於いて、電源ライン（駆動ラインＶＬ）として共
用するラインであり、共用することにより共用ラインの
幅を拡大する事ができるメリットを有する。
【００４９】その理由を図４を参照して説明する。図４
（ａ）は、従来の表示画素構造を示すもので、図４
（Ｃ）は、本発明の表示画素構造を説明するものであ
る。また図４（ｂ）は、従来構造と本発明の構造を説明
するに必要となるものである。
【００５０】それぞれドレインラインＤＬ、駆動ライン
ＶＬおよびゲートラインＧＬで囲まれた表示画素が、２
つ隣接しており、この２つの表示画素をＨＧ１とＨＧ２
として示す。
【００５１】図４（ａ）では、表示画素ＨＧを両側から
挟むようにドレインラインＤＬと駆動ラインＶＬが設け
られている。従って駆動ラインＶＬ１とドレインライン
ＤＬ２の間には、必然的にスペースＳが設けられてい
る。
【００５２】図４（ｂ）は、中心線Ｌを中心にして線対
称としたものであり、表示画素ＨＧ２を反転させたもの
である。駆動ラインＶＬは、駆動電源入力端子と接続さ
れ、同一電圧が印加されているので、駆動ラインＶＬ１
と駆動ラインＶＬ２を共用できることが判る。
【００５３】図４（Ｃ）は、図４（ｂ）において、駆動
ラインＶＬ１と駆動ラインＶＬ２を一体とし、共用ライ
ンＫＬとして形成したものである。
【００５４】これらの説明からも明らかなように、共用
ラインＫＬの幅は、駆動ラインＶＬ１の幅、駆動ライン
ＶＬ２の幅およびスペースＳを加えた幅に設定すること
が可能となる。
【００５５】またドレインラインＤＬと駆動ラインＶＬ
は、Ａｌを主材料とし、同層で形成されている。そして
どうしてもパターニングされる時に、オーバーエッチン
グが加わる。このオーバーエッチング幅を示したのが小
さな矢印ＯＥである。図４（ｂ）の駆動ラインＶＬ１、
ＶＬ２では、このオーバーエッチングＯＥ１〜ＯＥ４が
加わるが、図４（Ｃ）では、２本の駆動ラインを１本の
共用ラインＫＬにしたため、図４（ｂ）のオーバーエッ
チングＯＥ２とＯＥ３を無くすことができる。
【００５６】実際のＥＬ表示装置では、ドレインライン
ＤＬと駆動ラインＶＬの幅は、実質同じ幅に設定されて
いるので、その幅をｄとすれば、前述したことから、共
用ラインＫＬの幅は、２ｄ、スペースＳ、ＯＥ２、ＯＥ
３を足し合わせた幅に設定できる。
【００５７】つまり共用ラインＫＬの幅は、駆動ライン
ＶＬの幅ｄの二倍よりも更に広げることが可能となる。
この共用ラインＫＬは、当然２つの表示画素を駆動する
ため、２倍の電流が流れるが、共用ラインＫＬの幅は、
２倍を超えているため、従来の電圧ドロップよりも抑え
ることができる。
【００５８】仮に、スペースＳを駆動ラインＶＬの幅ｄ
とすれば、共用ラインＫＬの幅は、３ｄに前記オーバー
エッチングＯＥ２、ＯＥ３を加えた幅に設定できるた
め、電圧ドロップは、従来の駆動ラインＶＬの電圧ドロ
ップの１／２以下にできる。
【００５９】ここで、駆動ラインＶＬ、ドレインライン
ＤＬおよび駆動ラインＶＬとドレインラインＤＬの間の
スペースＳは、本実施の形態や説明の都合上同じにした
が、特に同じである必要はない。
【００６０】駆動ラインＶＬは、列方向に延在してお
り、列方向の各表示画素に接続されて駆動電流を供給し
ている。この表示領域は、非常な長さになり、解決しよ
うとする課題の欄にも述べたように抵抗分が発生する
が、隣接する２つの表示画素の間に共用ラインＫＬを延
在させ、薄膜トランジスタやＥＬ素子に接続させること
で、この電圧ドロップは、従来の電圧ドロップよりも小
さくできるため、各表示画素に設けられた有機ＥＬ素子
に本来供給すべき電流を供給することができるので、前
述した抵抗分による表示劣化、表示の明るさの低下を防
止することができる。
【００６１】また２つの表示画素に対して一つの共用ラ
インＫＬとしたため、ゲートラインＧＬとの交差部分
は、従来４つ有ったものが、２つに減少できる。よっ
て、ゲートラインＧＬと共用ラインＫＬ（駆動ラインＶ
Ｌ）との層間ショート、耐電圧劣化等の抑制ができる。
【００６２】以上、ボトムゲート型構造で説明してきた
が、本発明は、トップゲート型構造でも採用でき、第２
の実施の形態として以下に説明する。
【００６３】トップゲート型構造の平面パターンは、ボ
トムゲート型構造と実質同じであるので図１を代用す
る。また図１のＡ−Ａ線に対応する断面図を図８に、Ｂ
−Ｂ線に対応する断面図を図９に示した。これよりトッ
プゲート型の図面は、符号の下二桁を前実施の形態と同
じ数字にしている。
【００６４】簡単に説明すれば、全面には絶縁層ＩＬが
形成される。この絶縁層ＩＬは、下層に５００ÅのＳｉ
窒化膜、上層に１０００ÅのＳｉ酸化膜が積層されたも
のである。尚、Ｓｉ窒化膜は、ガラスから溶出する不純
物のストッパとして働く。
【００６５】続いて、第１のＴＦＴ１０１の能動層１１
２、この能動層１１２が延在されて成る保持容量８の下
層電極、第２のＴＦＴ１０４の第２の能動層１１６の形
成部分に半導体層（Ｐ−Ｓｉまたはａ−Ｓｉ）が形成さ
れている。
【００６６】更には、全面にゲート絶縁膜１０７が積層
され、この上にゲート電極１１１、ゲート電極１１１と
一体のゲートラインＧＬが形成されると同時に、保持容
量１０８の上層電極が前記ゲート電極と同一材料で同層
に形成されている。この保持容量１０８の上層電極は、
図１の保持容量電極２に相当し、保持容量ラインＣＬも
含めて一体で左右に延在して形成される。ここでゲート
電極材料は、前述した高融点金属材料の他にＡｌを主成
分とした材料を用いても良い。Ａｌが使用できる理由と
して、層間絶縁膜１１４がプラズマＣＶＤ等で低温成膜
できるからである。
【００６７】また能動層である半導体層は、前記ゲート
電極材料で形成されたパターンをマスクとして不純物が
注入される。もちろんＰチャンネルとＮチャンネルのＴ
ＦＴがあるため、一方はレジストにてマスクされる（こ
れはボトムゲート型構造でも同様である。）。そして不
純物が注入された後に半導体層がパターニングされる。
また保持容量電極１０２の下層の半導体層は、不純物が
注入されない。しかしここに前記第１のゲート電極１１
１に加わる電圧、あるいはそれ以上の電圧を加え、半導
体層にチャンネルを発生させることで電極として活用し
ている。
【００６８】更に層間絶縁膜１１４が形成された後、ド
レインラインＤＬ、共用ラインＫＬ（駆動ラインＶＬ）
が形成され、その上に平坦化膜ＰＬＮが形成された後に
陽極１０６として透明電極が形成される。この陽極１０
６と第２のＴＦＴ１０４とのコンタクトＣ３は、共用ラ
インＫＬ（駆動ラインＶＬ）と同層にソース電極ＳＥが
形成される。また図３のようにダイレクトにコンタクト
しても良い。
【００６９】またＥＬ素子２０は、前実施の形態と同様
なので説明は省略する。
【００７０】上述の実施の形態においては、半導体膜と
してｐ−Ｓｉ膜を用いたが、微結晶シリコン膜又は非晶
質シリコン膜等の半導体膜を用いても良い。またシング
ルゲート型で説明したがダブルゲート型ＴＦＴでも良
い。
【００７１】更に、上述の実施の形態においては、有機
ＥＬ表示装置について説明したが、本発明はそれに限定
されるものではなく、発光層が無機材料から成る無機Ｅ
Ｌ表示装置にも適用が可能であり、同様の効果が得られ
る。
【００７２】
【発明の効果】以上の説明からも明らかなように、隣り
合う２つの表示画素に於いて、中央に１本の電源ライン
（または駆動ライン）を配置し、共用ラインとして隣り
合う２つの表示画素の駆動用として用いている。そのた
め、従来用いた２本の電源ライン（または駆動ライン）
を１本にし、その幅は、少なくとも２本分の電源ライン
（または駆動ライン）の幅で形成できる。しかも従来、
駆動ラインとドレインラインとの間にはスペースが設け
られているので、その分も含めて共用ラインの幅として
設計できる。
【００７３】駆動ラインは、列方向に延在しており、列
方向の各表示画素に接続されて駆動電流を供給してい
る。この表示領域は、非常な長さになり、解決しようと
する課題の欄にも述べたように抵抗分が発生するが、隣
接する２つの表示画素の間に共用ラインを延在させ、薄
膜トランジスタやＥＬ素子に接続させることで、この電
圧ドロップは、従来の電圧ドロップよりも小さくできる
ため、各表示画素に設けられた有機ＥＬ素子に本来供給
すべき電流を供給することができる。よって、前述した
抵抗分による表示劣化、表示の明るさの低下を防止する
ことができる。
【００７４】また２つの表示画素に対して一つの共用ラ
インとしたため、ゲートラインとの交差部分は、従来４
つ有ったものが、２つに減少できる。よって、ゲートラ
インと共用ライン（駆動ライン）との層間ショート、耐
電圧劣化等の抑制ができる。
【００７５】従って、駆動ラインの長さによる抵抗の増
大を低減し、本来供給されるべき電流を各表示画素のＥ
Ｌ素子に供給することができ、輝度ムラを防止したＥＬ
表示装置を得ることができる。
【００７６】また、電圧ドロップを無視し、共用ライン
の幅を広げず、従来の駆動ラインの幅ｄに設計すると、
２つの表示画素に対して１本分の駆動ラインを省略でき
るので、その分、表示画素のサイズを小さくでき、画素
密度の向上が図れる。
【図面の簡単な説明】
【図１】本発明のＥＬ表示装置の表示画素の平面図であ
る。
【図２】図１のＡ−Ａ線の断面図である。
【図３】図１のＢ−Ｂ線の断面図である。
【図４】本発明のＥＬ表示装置を説明するための図であ
る。
【図５】従来のＥＬ表示装置の表示画素の平面図であ
る。
【図６】図５のＡ−Ａ線の断面図である。
【図７】図５のＢ−Ｂ線の断面図である。
【図８】図１のＡ−Ａ線に相当するトップゲート型ＴＦ
Ｔの断面図である。
【図９】図１のＢ−Ｂ線に相当するトップゲート型ＴＦ
Ｔの断面図である。
【符号の説明】
１ 第１のＴＦＴ ２ 保持容量電極 ３ 容量電極 ４ 第２のＴＦＴ ６ 陽極 ７ ゲート絶縁膜 ８ 保持容量 １４ 層間絶縁膜 ２０ ＥＬ素子 ＧＬ ゲートライン ＤＬ ドレインライン ＣＬ 保持容量ライン ＶＬ 駆動ラインＶＬ ＫＬ 共用ライン
フロントページの続き Ｆターム(参考） 3K007 AB02 AB05 AB13 BA06 BB07 CB01 CC05 DA00 DB03 EB00 5C094 AA03 AA05 AA07 AA21 AA60 BA27 CA19 DA09 DB01 EA05 EA07 EB02 HA08 5F110 AA28 BB01 BB13 CC02 CC05 CC07 CC08 DD01 DD02 DD03 DD13 DD14 DD17 EE03 EE04 EE23 EE27 EE36 EE37 EE44 FF02 FF03 FF09 FF30 GG02 GG13 GG14 GG15 GG25 GG45 HJ01 HJ13 HL03 HL04 HL11 HM15 HM19 NN02 NN03 NN04 NN13 NN23 NN24 NN35 NN72 PP03 PP35 QQ09 QQ11 QQ19

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ＥＬ素子と、前記ＥＬ素子を駆動する薄
    膜トランジスタとを表示画素毎に有し、前記薄膜トラン
    ジスタを駆動する信号ラインと電源ラインが設けられた
    ＥＬ表示装置に於いて、 前記電源ラインは、隣の表示画素に設けられた電源ライ
    ンと共用する事を特徴とするＥＬ表示装置。
  2. 【請求項２】 ＥＬ素子と、前記ＥＬ素子を駆動する薄
    膜トランジスタとをそれぞれ有する複数個の表示画素
    と、前記薄膜トランジスタを駆動する信号ラインと電源
    ラインが設けられたＥＬ表示装置に於いて、 第１の表示画素と隣の第２の表示画素が設けられる配置
    領域の間には、前記第１の表示画素と前記第２の表示画
    素を駆動する電源ラインが設けられる事を特徴とするＥ
    Ｌ表示装置。
  3. 【請求項３】 前記配置領域の両側には信号ラインが設
    けられる事を特徴とする請求項２に記載のＥＬ表示装
    置。
  4. 【請求項４】 前記第１の表示画素と前記第２の表示画
    素は、前記電源ラインを中心にして線対称に形成される
    事を特徴とする請求項２に記載のＥＬ表示装置。
  5. 【請求項５】 前記電源ラインの幅は、前記信号ライン
    の幅よりも広く形成される事を特徴とする請求項１から
    請求項３のいずれかに記載のＥＬ表示装置。
  6. 【請求項６】 陽極と陰極との間に発光層を有するＥＬ
    素子と、 半導体膜から成る能動層のドレインがドレインラインに
    接続され、ゲートがゲートラインにそれぞれ接続された
    第１の薄膜トランジスタと、 前記半導体膜からなる能動層のドレインが前記ＥＬ素子
    の駆動ラインに接続され、ゲートが前記第１の薄膜トラ
    ンジスタのソースに電気的に接続され、ソースが前記Ｅ
    Ｌ素子に接続された第２の薄膜トランジスタとを備えた
    表示画素が複数個配列して成るＥＬ表示装置であり、 第１の表示画素と隣の第２の表示画素が設けられる配置
    領域の間には、前記第１の表示画素と前記第２の表示画
    素を駆動する電源ラインが設けられる事を特徴とするＥ
    Ｌ表示装置。
  7. 【請求項７】 前記第１の表示画素と前記第２の表示画
    素は、前記電源ラインを中心にして線対称に形成される
    事を特徴とする請求項６に記載のＥＬ表示装置。
  8. 【請求項８】 前記電源ラインの幅は、前記信号ライン
    の幅よりも広く形成される事を特徴とする請求項６また
    は請求項７に記載のＥＬ表示装置。
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