JP4582195B2 - 表示装置 - Google Patents

Description

本発明は、電流駆動型の電気光学素子（表示素子や発光素子とも称される）を具備する表示装置に関する。

画素の表示素子として、流れる電流によって輝度が変化する電流駆動型の電気光学素子を用いた表示装置がある。たとえば、有機エレクトロルミネッセンス（Organic Electro Luminescence, 有機ＥＬ, Organic Light Emitting Diode, OLED；以下、有機ＥＬと記す） 素子が代表例である。有機ＥＬ素子を用いた有機ＥＬ表示装置は、画素の表示素子として、自発光素子である電気光学素子を用いたいわゆる自発光型の表示装置である。

有機ＥＬ素子は下部電極と上部電極との間に有機正孔輸送層や有機発光層を積層させてなる有機薄膜（有機層）を設けてなり、有機薄膜に電界をかけると発光する現象を利用した電気光学素子であり、有機ＥＬ素子を流れる電流値を制御することで発色の階調を得ている。

有機ＥＬ素子は比較的低い印加電圧（たとえば１０Ｖ以下）で駆動できるため低消費電力である。また有機ＥＬ素子は自ら光を発する自発光素子であるため、液晶表示装置では必要とされるバックライトなどの補助照明部材を必要とせず、軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度は非常に高速である（たとえば数μｓ程度）ので、動画表示時の残像が発生しない。これらの利点があることから、電気光学素子として有機ＥＬ素子を用いた平面自発光型の表示装置の開発が近年盛んになっている。

電気光学素子として有機ＥＬ素子などの電流駆動型の素子を用いる有機ＥＬ表示装置では、保持容量に取り込んだ入力画像信号に応じた駆動信号（電圧信号）を駆動トランジスタで電流信号に変換して、その駆動電流を有機ＥＬ素子などに供給する。このような駆動方式では、駆動電流値が異なると発光輝度も異なる。よって、安定した輝度で発光させるためには、安定した駆動電流を電気光学素子に供給することが肝要となるため、一般的には、定電流駆動方式が採用される。ところが、プロセス変動により電気光学素子を駆動する駆動トランジスタの閾値電圧や移動度がばらついてしまう。また、有機ＥＬ素子などの電気光学素子の特性が経時的に変動する。このような駆動トランジスタの特性ばらつきや電気光学素子の特性変動があると、定電流駆動方式であっても、発光輝度に影響を与えてしまう。

このため、表示装置の画面全体に亘って発光輝度を均一に制御するため、各画素回路内で上述した駆動トランジスタや電気光学素子の特性変動に起因する輝度変動を補正するための仕組みが種々検討されている（たとえば特許文献１）。

特開２００７−３１０３１１号公報

たとえば、特許文献１に記載の仕組みでは、駆動トランジスタの閾値電圧や移動度にばらつきや経時変化があった場合でも駆動電流を一定にするための閾値補正機能や移動度補正機能や、有機ＥＬ素子の電流−電圧特性に経時変化があった場合でも駆動電流を一定にするためのブートストラップ機能が提案されている。

特許文献１に記載の仕組みでは、閾値補正機能や移動度補正機能の実現のため、駆動トランジスタの電源供給端（ドレイン）側を垂直走査線の一例である電源供給線に接続し、当該電源供給線にパルス状の電源電圧を供給して垂直走査する仕組みを採っている。有機ＥＬ素子のような電流発光型素子においては、発光素子に電流を流す必要があるため、駆動トランジスタの電源供給端側が適正に電源供給線に接続されていなければ正常な発光が得られない。ところが、トランジスタ作製工程上の不具合により、電源供給線と駆動トランジスタの電源供給端の間に接続異常が発生し、適正な発光が得られないことが起こる。

たとえば、トランジスタ作製工程上のフォトリソグラフィやエッチングのミスなどにより、駆動トランジスタの電源供給端から引き出された引出し配線と電源供給線とを接続する接続孔が開かず、両者の接続ができていない状態が発生することがある。このような場合、駆動トランジスタに電源電圧が印加されず、その結果、滅点（点欠陥）を発生させてしまう。

また、フォトリソグラフィやエッチングのミスあるいはダストなどのトランジスタ作製工程上の不具合に起因する層間ショートや同層ショートにより、電源供給線と書込走査線、映像信号線、あるいは他の電極部材（たとえばソースシールド）とのショートが発生することもある。走査線間のショートの場合、ショートが発生している横一列あるいは縦一列の全画素が正常に発光しないことになり線欠陥（滅線や輝線）となる。駆動トランジスタのソースシールドと電源供給線がショートしていると有機ＥＬ素子に電源電圧が直接に印加されてしまうため輝点となる。走査線間のショートに関しては様々な対策手法が考えられているが、駆動トランジスタのソースシールドと電源供給線のショートについては走査線間のショート対策と同様の手法を適用したのでは解決されない難点がある。

本発明は、トランジスタ作製工程上の不具合を起因とする電源供給線と駆動トランジスタの電源供給端の間の接続に異常が発生する場合でも、その影響が表示性能に現われないようにすることのできる仕組みを提供することを目的とする。

本発明に係る表示装置の一形態は、駆動電流を生成する駆動トランジスタおよび駆動トランジスタの出力端に接続された電気光学素子を含む画素回路が行列状に配置され、駆動トランジスタの電源供給端にパルス状の電源電圧を供給する走査線である電源供給線が配線された画素アレイ部を備える。

そして、画素回路ごとに、電源供給端と接続された引出し配線と、当該引出し配線と電源供給線との接続をとる電源コンタクト部とが１つずつ設けられている。また、複数の駆動トランジスタに対応する電源コンタクト部の間を接続する電源共通接続線が設けられることにより、各駆動トランジスタは、この電源共通接続線を介して所定の距離を隔てて配置された複数の電源コンタクト部に接続され、電源共通接続線は、画素回路内で電源供給線と離れた位置に配線されている。

要するに、駆動トランジスタのそれぞれが使用し得る電源コンタクト部を、所定の距離を隔てて複数箇所に設けるレイアウト方式を採る。

各駆動トランジスタが使用し得る電源コンタクト部が、離れて複数設けられていれば、何れかの箇所でコンタクト不良が生じていても、他方の箇所の電源コンタクト部により電源供給端と電源供給線との接続が維持される。

また、電源共通接続線が設けられていることにより、何れか一方の駆動トランジスタ側の電源コンタクト部でコンタクト不良が発生していても、他方の駆動トランジスタ側の電源コンタクト部により電源供給端と電源供給線との接続が維持される。

また、電源共通接続線が、画素回路内で電源供給線と離れた位置（つまり駆動トランジスタの電源供給端側）に配線されていることにより、電源供給線とソースシールドとのショートが発生していても、そのショート箇所をレーザなどでカットすることでショート状態を回避できる。このとき、カットにより電源供給線と駆動トランジスタの電源供給端との接続が切られ得るが、他方の駆動トランジスタ側の電源コンタクト部により電源供給端と電源供給線との接続が維持される。

本発明の一形態によれば、トランジスタ作製工程上の不具合を起因とする電源供給線と駆動トランジスタの電源供給端の間の接続異常を回避できる。接続異常による表示欠陥を削減でき、高歩留まりの表示装置を実現できる。

以下、図面を参照して本発明の実施形態について詳細に説明する。

＜表示装置の全体概要＞
図１は、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。ここで示す構成例では、たとえば画素の表示素子（電気光学素子、発光素子）として電流駆動型の素子である有機ＥＬ素子を、また能動素子としてポリシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）をそれぞれ用い、薄膜トランジスタを形成した半導体基板上に有機ＥＬ素子を形成してなるアクティブマトリクス型有機ＥＬディスプレイ（以下「有機ＥＬ表示装置」や、単に「表示装置」とも称する）に適用した場合を例に採って説明する。薄膜トランジスタとしては、ＦＥＴ（Field-effect Transistor ：電界効果トランジスタ）を使用する。

表示装置１は、様々な電子機器、たとえば半導体メモリやミニディスク（ＭＤ）やカセットテープなどの記録媒体を利用した携帯型の音楽プレイヤー、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話などの携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号や電子機器内で生成した映像信号を、静止画像や動画像（映像）として表示するあらゆる分野の電子機器の表示部に利用できる。

なお、以下の全体構成の説明においては、画素の表示素子として有機ＥＬ素子を例に具体的に説明するが、これは一例であって、対象となる表示素子は有機ＥＬ素子に限らない。一般的に電流駆動で発光する電気光学素子の全てに、後述する全ての実施形態（特にコンタクト不良対策やソースシールドショート対策）が同様に適用できる。

図１に示すように、表示装置１は、表示パネル部１００と、駆動信号生成部２００（いわゆるタイミングジェネレータ）と、映像信号処理部２２０を備えている。表示パネル部１００は、複数の表示素子としての有機ＥＬ素子（図示せず）を持った画素回路Ｐ（画素とも称される）が表示アスペクト比である縦横比がＸ：Ｙ（たとえば９：１６）の有効映像領域を構成するように配置された画素アレイ部１０２を主要部に備える。駆動信号生成部２００は、表示パネル部１００を駆動制御する種々のパルス信号を発するパネル制御部の一例である。駆動信号生成部２００と映像信号処理部２２０とは、１チップのＩＣ（Integrated Circuit；半導体集積回路）に内蔵され、本例では、表示パネル部１００の外部に配置されている。

図１に示す構成の場合、表示パネル部１００は、基板１０１の上に、画素回路Ｐがｎ行×ｍ列のマトリクス状に配列された画素アレイ部１０２が配置されている。さらに画素回路Ｐを垂直方向に走査する垂直駆動部１０３、画素回路Ｐを水平方向に走査する水平駆動部１０６（水平セレクタあるいはデータ線駆動部とも称される）が搭載され、さらに、外部接続用の端子部１０８（パッド部）が表示パネル部１００の一辺の端部に配置されている。なお、必要に応じて、各駆動部１０３，１０６と外部回路とのインタフェースをとるインタフェース（ＩＦ）部が搭載されることもある。

垂直駆動部１０３としては、たとえば、書込走査部（ライトスキャナＷＳ；Write Scan）１０４や電源供給能力を有する電源スキャナとして機能する駆動走査部（ドライブスキャナＤＳ；Drive Scan）１０５を有する。画素アレイ部１０２は、一例として、図示する左右方向の一方側もしくは両側から書込走査部１０４および駆動走査部１０５で駆動され、かつ図示する上下方向の一方側もしくは両側から水平駆動部１０６で駆動されるようになっている。

垂直駆動部１０３（書込走査部１０４および駆動走査部１０５）と水平駆動部１０６とで、信号電位の保持容量への書込みや、閾値補正動作や、移動度補正動作や、ブートストラップ動作を制御する制御部１０９が構成され、画素アレイ部１０２の画素回路Ｐを駆動する駆動回路として機能するようになっている。このように、実装状態では、垂直駆動部１０３や水平駆動部１０６などの周辺駆動回路が、画素アレイ部１０２と同一の基板１０１上に搭載された構成となっている。

なお図１に示す例では、パルス信号を表示パネル部１００の外部から端子部１０８を介して入力する構成としているが、これらの各種のタイミングパルスを生成する駆動信号生成部２００を半導体チップで構成し表示パネル部１００上に搭載することも可能である。

端子部１０８には、表示装置１の外部に配された駆動信号生成部２００から、種々のパルス信号が供給されるようになっている。また同様に、映像信号処理部２２０から映像信号Ｖsig が供給されるようになっている。カラー表示対応の場合には、色別（本例ではＲ（赤），Ｇ（緑），Ｂ（青）の３原色）の映像信号Ｖsig_Ｒ，Ｇ，Ｂが供給される。

一例としては、垂直駆動用のパルス信号として、垂直方向の書込み開始パルスの一例であるシフトスタートパルスSPDS，SPWSや垂直走査クロックCKDS，CKWS（必要に応じて位相反転した垂直走査クロックxCKDS ，xCKWS も）など必要なパルス信号が供給される。また、水平駆動用のパルス信号として、水平方向の書込み開始パルスの一例である水平スタートパルスSPH や水平走査クロックCKH （必要に応じて位相反転した水平走査クロックxCKHも）など必要なパルス信号が供給される。

端子部１０８の各端子は、信号線１９９を介して、垂直駆動部１０３や水平駆動部１０６に接続されるようになっている。たとえば、端子部１０８に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部１０３の各部や水平駆動部１０６に供給される。

画素アレイ部１０２には、垂直走査側の各走査線１０４WS_1〜１０４WS_n，１０５DSL_1 〜１０５DSL_n と水平走査側の走査線である映像信号線（データ線）１０６HS_1〜１０６HS_mが形成されている。垂直走査と水平走査の各走査線の交差部分には図示を割愛した有機ＥＬ素子とこれを駆動する薄膜トランジスタが形成される。有機ＥＬ素子と薄膜トランジスタの組み合わせで画素回路Ｐを構成する。

なお、製品形態としては、図示のように、表示パネル部１００、駆動信号生成部２００、および映像信号処理部２２０の全てを備えたモジュール（複合部品）形態の表示装置１として提供されることに限らず、たとえば、表示パネル部１００のみで表示装置として提供することも可能であるし、画素アレイ部１０２のみで表示装置として提供することも可能である。

たとえば、表示装置１は、封止された構成のモジュール形状のものをも含む。たとえば、画素アレイ部１０２に透明なガラスなどの対向部に貼り付けられて形成された表示パネル部１００のみでなる表示モジュールとして構成される。透明な対向部には、表示層（本例であれば有機層やその両側の電極層）、カラーフィルタ、保護膜、遮光膜などが設けられる。この場合、画素アレイ部１０２の他にも、外部から画素アレイ部１０２への映像信号Ｖsig や各種の駆動パルスを入出力するための回路部（垂直駆動部１０３や水平駆動部１０６に相当するもの）を搭載したＦＰＣ（フレキシブルプリントサーキット）との外部接続端子となる電気的接続端子が、表示パネル部１００の辺縁に設けられる。その他の点は、基本的には、図１に示す構成の場合と同様である。

＜画素回路＞
図２および図２Ａは、本実施形態の画素回路Ｐを示す図である。図２では１画素分について示し、図２Ａでは２行３列分について示している。なお、表示パネル部１００の基板１０１上において画素アレイ部１０２の周辺部に配置される垂直駆動部１０３および水平駆動部１０６も合わせて示している。

駆動トランジスタを始めとする各トランジスタとしてはＭＯＳトランジスタ（ＦＥＴ）を使用する。この場合、駆動トランジスタについては、ゲート端Ｇを制御入力端として取り扱い、ソース端Ｓおよびドレイン端Ｄの何れか一方を入力端として取り扱い、他方を出力端として取り扱う。また、特に有機ＥＬ素子１２７に駆動電流を供給する駆動トランジスタに関してはソース端Ｓおよびドレイン端Ｄの何れか一方（ここではソース端Ｓとする）を出力端として取り扱い、他方を電源供給端（ここではドレイン端Ｄとする）として取り扱う。以下、２ＴＲ構成での画素回路Ｐの一例について具体的に説明する。

有機ＥＬ素子１２７は電流発光素子のため、有機ＥＬ素子１２７に流れる電流値を映像信号Ｖsig に応じてコントロールすることで発色の階調を得る。その制御のために駆動トランジスタを使用する。この際、本実施形態の画素回路Ｐは、基本的にｎチャネル型（以下Ｎch型とも記す）のＦＥＴを駆動トランジスタ１２１として使用する構成を採る。また、有機ＥＬ素子１２７の経時劣化による当該有機ＥＬ素子１２７への駆動電流Ｉdsの変動を抑制するための回路、すなわち電気光学素子の一例である有機ＥＬ素子の電流−電圧特性の変化を補正して駆動電流Ｉdsを一定に維持する駆動信号一定化回路（その１）を備える。

また駆動トランジスタ１２１の特性変動（閾値電圧ばらつきや移動度ばらつき）による駆動電流変動を防ぐ閾値補正機能や移動度補正機能を実現して駆動電流Ｉdsを一定に維持する駆動方式を採用する。駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を抑制する方法として、２ＴＲ構成の駆動回路をそのまま駆動信号一定化回路（その１）として採用しつつ、各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処する。２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Ｖsig の劣化なくサンプリングできるため、良好な画質を得ることができる。

また本実施形態の画素回路Ｐは、保持容量１２０の接続態様を工夫しており、有機ＥＬ素子１２７の経時劣化による駆動電流変動を防ぐ回路として、駆動信号一定化回路（その２）の一例であるブートストラップ回路を構成している。有機ＥＬ素子１２７の電流−電圧特性に経時変化があった場合でも駆動電流を一定にする（駆動電流変動を防ぐ）ブートストラップ機能を実現する駆動信号一定化回路（その２）を備えるのである。

具体的には、図２および図２Ａに示すように、本実施形態の画素回路Ｐは、それぞれＮch型の駆動トランジスタ１２１およびサンプリングトランジスタ１２５と、電流が流れることで発光する電気光学素子の一例である有機ＥＬ素子１２７を有する。一般に、有機ＥＬ素子１２７は整流性があるためダイオードの記号で表している。なお、有機ＥＬ素子１２７には、寄生容量Ｃelが存在する。図２では、この寄生容量Ｃelを有機ＥＬ素子１２７（ダイオード状のもの）と並列に示す。

駆動トランジスタ１２１のソース端（ノードＮＤ１２１）とゲート端（ノードＮＤ１２２）の間に保持容量１２０が接続され、駆動トランジスタ１２１のソース端が直接に有機ＥＬ素子１２７のアノード端に接続されている。保持容量１２０は、ブートストラップ容量としても機能するようになっている。つまり、このような接続態様をとることで、ブートストラップ機能を実現する駆動信号一定化回路（その２）が構成される。有機ＥＬ素子１２７のカソード端Ｋは基準電位としてのカソード電位Ｖcathとされる。このカソード電位Ｖcathは、基準電位を供給する全画素共通のカソード配線Ｗcath（GND ）に接続されている。

サンプリングトランジスタ１２５は、ゲート端が書込走査部１０４からの書込走査線１０４WSに接続され、ドレイン端が映像信号線１０６HSに接続され、ソース端が駆動トランジスタ１２１のゲート端（ノードＮＤ１２２）に接続されている。そのゲート端には、書込走査部１０４からアクティブＨの書込駆動パルスWSが供給される。サンプリングトランジスタ１２５は、ソース端とドレイン端とを逆転させた接続態様とすることもできる。また、サンプリングトランジスタ１２５としては、ディプレション型およびエンハンスメント型の何れをも使用できる。

駆動トランジスタ１２１のドレイン端は、電源スキャナとして機能する駆動走査部１０５からの電源供給線１０５DSL に接続されている。電源供給線１０５DSL は、この電源供給線１０５DSL そのものが、駆動トランジスタ１２１に対しての電源供給能力を備える。具体的には、駆動走査部１０５は、駆動トランジスタ１２１のドレイン端に対して、それぞれ電源電圧に相当する高電圧側の第１電位Ｖccと低電圧側の第２電位Ｖss（初期化電位Ｖini とも称する）とを切り替えて供給する電源電圧切替回路を具備している。駆動トランジスタ１２１のドレイン端側を第１電位Ｖccと第２電位Ｖssの２値をとる電源駆動パルスDSL で駆動することで、閾値補正に先立つ準備動作を行なうことを可能にしている。

第２電位Ｖssとしては、映像信号線１０６HSにおける映像信号Ｖsig の基準電位であるオフセット電位Ｖofs より十分低い電位とする。具体的には、駆動トランジスタ１２１のゲート・ソース間電圧Ｖgs（ゲート電位Ｖｇとソース電位Ｖｓの差）が駆動トランジスタ１２１の閾値電圧Ｖthより大きくなるように、電源供給線１０５DSL の低電位側の第２電位Ｖssを設定する。なお、オフセット電位Ｖofs は、閾値補正動作に先立つ初期化動作に利用するとともに映像信号線１０６HSを予めプリチャージにしておくためにも利用する。

このような画素回路Ｐでは、有機ＥＬ素子１２７を駆動するときには、駆動トランジスタ１２１のドレイン端に第１電位Ｖccが供給され、ソース端Ｓが有機ＥＬ素子１２７のアノード端側に接続されることで、全体としてソースフォロワ回路を形成するようになっている。

駆動トランジスタ１２１の他に走査用に１つのスイッチングトランジスタ（サンプリングトランジスタ１２５）を使用する２ＴＲ駆動の構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL および書込駆動パルスWSのオン／オフタイミングの設定により、有機ＥＬ素子１２７の経時劣化や駆動トランジスタ１２１の特性変動（たとえば閾値電圧や移動度などのばらつきや変動）による駆動電流Ｉdsに与える影響を防ぐ（詳細は特許文献１を参照）。閾値補正機能や移動度補正機能は各トランジスタ１２１，１２５の駆動タイミングを工夫することで対処されているので、２ＴＲ駆動の構成であり、素子数や配線数が少ないため、高精細化が可能である。加えて、映像信号Ｖsig の劣化なくサンプリングできるため、良好な画質を得ることができる。

＜問題点＞
ここで、本実施形態の表示装置１の駆動方式では、電源供給線１０５DSL をパルス駆動させることで画素回路Ｐを駆動させるため、電源ラインが全画素共通ではなく、垂直走査線の一例である電源供給線１０５DSL を使用し、各行で別々のパルスを入力するようにしている。このため、書込走査線１０４WSが横方向に、映像信号線１０６HSが縦方向に配線されるだけでなく、電源供給線１０５DSL も横方向に配線される（図２Ａを参照）。各画素回路Ｐの駆動トランジスタ１２１の電源供給端であるドレインと電源供給線１０５DSL との間は引出し配線１２１DLで接続される。

ここで、トランジスタ作製工程上の不具合により、電源供給線１０５DSL と駆動トランジスタ１２１のドレインの間の引出し配線１２１DLに接続異常が発生すると、適正な発光が得られない。

たとえば、トランジスタ作製工程上のフォトリソグラフィやエッチングのミスなどにより、引出し配線１２１DLと電源供給線１０５DSL とを接続する接続孔が開かず、両者の接続ができていない状態が発生することがある。この問題を以下コンタクト不良とも称する。このようなコンタクト不良が生じた場合、駆動トランジスタ１２１に電源電圧が印加されず滅点となる。

また、トランジスタ作製工程上のフォトリソグラフィやエッチングのミスなどにより、電源供給線１０５DSL と駆動トランジスタ１２１のソースシールドがショートすると（図２ＡのＡ部参照）、有機ＥＬ素子１２７に電源電圧が直接印加され輝点となる。この問題を以下ソースシールド電源ショートとも称する。ショート部分にレーザリペアなどを試みてもショート箇所に他の配線層が存在するケースではレーザリペアすることができない。

次に、トランジスタ作製工程の不具合に起因する前述の各種の問題を解消するための本実施形態の仕組みについて説明する。

＜第１実施形態＞
図３〜図４Ａは、第１実施形態の仕組みを説明する図である。ここで、図３（１）は、画素回路Ｐを示す図であり、図３（２）は比較例の１画素分のレイアウト例を示す図であり、図３Ａは、図３（２）を適用した比較例の２行４列分のレイアウト例を示す図である。図４は第１実施形態の１画素分のレイアウト例を示す図であり、図４Ａは、図４を適用した第１実施形態の２行４列分のレイアウト例を示す図である。

なお、後述する他の実施形態も含めて、各レイアウト図は模式図であり、配線関係を見易くすることを優先して記載しており、配線層の配置順は必ずしも実体と合っていない場合もある。基本的には、第１配線層Ｌ１が最下層側で、以下、第３配線層Ｌ３→第２配線層Ｌ２の順となることを付言しておく。

第１実施形態の仕組みは、電源供給線１０５DSL と引出し配線１２１DLとのコンタクト不良を改善するコンタクト不良対策を採ったものである。そのため、１つの駆動トランジスタ１２１が使用し得る引出し配線１２１DLと電源供給線１０５DSL を接続するコンタクト部（以下電源コンタクト部DCと称する）を、距離を離して複数箇所設けるものである。つまり、駆動トランジスタ１２１ごとに、使用し得る電源コンタクト部DCを、所定の距離を隔てて複数箇所に設けるということである。各電源コンタクト部DCのコンタクト数は１つでもよいし複数でもよいが、好ましくは複数にする。

たとえば、比較例および第１実施形態の何れも、書込走査線１０４WSや電源供給線１０５DSL や映像信号線１０６HSは、抵抗値を下げるため第２配線層Ｌ２にてアルミニウムやタングステンなどで配線している。なお、各走査線が交差する部分では比較的抵抗値が大きくなるモリブデンなどの第１配線層Ｌ１を使ってオーバーラップさせる。図示した例では、映像信号線１０６HSと書込走査線１０４WSや電源供給線１０５DSL が交差する部分で、映像信号線１０６HS側を一旦第１配線層Ｌ１を経由させている。

また、各走査線とトランジスタ端子を接続する引出し配線は、たとえば、第１配線層Ｌ１や第２配線層Ｌ２やその他の配線層を使って配線する。たとえば、図示した例では、サンプリングトランジスタ１２５のゲートと書込走査線１０４WSを第１配線層Ｌ１の引出し配線１２５GL（ゲート配線）で接続している。また、駆動トランジスタ１２１のドレインと電源供給線１０５DSL を第１配線層Ｌ１および第２配線層Ｌ２とは異なる第３配線層Ｌ３の引出し配線１２１DLで接続している。第３配線層Ｌ３は、第２配線層Ｌ２よりも抵抗率の大きな配線部材を使用する。つまり、幅、長さ、厚さなどを同一条件としたとき、たとえば第２配線層Ｌ２よりも高抵抗のポリシリコンの層とする。

保持容量１２０は、駆動トランジスタ１２１のゲートと接続されている第１配線層Ｌ１の電極と、駆動トランジスタ１２１のソースと接続されている第３配線層Ｌ３の電極とを比較的広い面積で対向配置させることで形成している。駆動トランジスタ１２１に対しては、駆動トランジスタ１２１のソースと接続されている第２配線層Ｌ２を利用したソースシールド１２１SSによりチャネル（ゲート部）を覆うことで遮光対策を採っている。

ここで、コンタクト不良対策としては、たとえば図３（２）や図３Ａに示す比較例のように、電源コンタクト部DCでのコンタクト数を複数にすることが考えられる。図示した例では、駆動トランジスタ１２１のドレインからの引出し配線１２１DLを電源供給線１０５DSL まで引き延ばし、電源コンタクト部DCに２つのコンタクト穴（孔）を設けている。コンタクト穴が１個開かなくても他のコンタクト穴により接続がとられるときには駆動トランジスタ１２１には電源電圧が印加され、滅点の発生を防止することができる（図３ＡのＡ部参照）。

しかしながら、実際には、フォトリソグラフィやエッチングのミスはある程度の範囲をもって起きてしまう確率が高い。そのため、電源コンタクト部DCに複数のコンタクト穴を設けたとしても、１個だけコンタクト穴が開いていない場合よりも、ある狭い範囲（ミス発生範囲と称する）においてコンタクト穴が開かず結局は全てが空いていない状況が発生するということが分った（図３ＡのＢ部参照）。つまり、電源コンタクト部DCに複数のコンタクト穴を設ける対策では、複数個のコンタクト穴の全てがミス発生範囲内に入ってしまい、コンタクト不良を抑制することは不十分である。

一方、コンタクト不良を改善する第１実施形態のレイアウトでは、第２配線層Ｌ２の電源供給線１０５DSL とは別レイヤの第３配線層Ｌ３である引出し配線１２１DLを引き延ばして、距離を離して複数の電源コンタクト部DCを設けるようにしている。図４、図４Ａに示す例では、駆動トランジスタ１２１のドレインからの引出し配線１２１DL_1を電源供給線１０５DSL まで引き延ばして１箇所目の電源コンタクト部DCに２つのコンタクト穴（孔）を設けている。さらに、引出し配線１２１DLと接続された引出し配線１２１DL_2を平行に配線して、１箇所目から離した位置の２箇所目の電源コンタクト部DCに２つのコンタクト穴（孔）を設けている。第２配線層Ｌ２の電源供給線１０５DSL の下部にて第３配線層Ｌ３の引出し配線１２１DL_2を余分にレイアウトし、電源コンタクト部DCを離れた位置で複数箇所に設けるレイアウト方式を採っている。

複数の電源コンタクト部DCの距離をどの程度にするかは、フォトリソグラフィやエッチングのミスが発生するときのミス発生範囲に応じて設定する。電源コンタクト部DC間の距離が離れているほど、ミス発生範囲に対する余裕度が大きくなる。具体的には、複数箇所の電源コンタクト部DCの全てがミス発生範囲内に入ってしまうことがないようにすればよい。そうすれば、フォトリソグラフィやエッチングのミスが発生しても、少なくとも１箇所の電源コンタクト部DCはそのミス発生範囲外に存在することになり、ほぼ確実にコンタクト穴が形成される。

こうすることで、ある箇所の電源コンタクト部DCの全てのコンタクト穴が空かない場合でも、そこからある程度離れた位置にある別の電源コンタクト部DCのコンタクト穴により引出し配線１２１DLと電源供給線１０５DSL の接続がとられる（図４ＡのＡ部参照）。このように、ミス発生範囲を超える距離を保って複数の電源コンタクト部DCを離して設けておけば、フォトリソグラフィやエッチングのミスがあったとしても、駆動トランジスタ１２１には電源電圧が印加されるので、滅点の発生を防止することができる。点欠陥の原因となるフォトリソグラフィミスやエッチングミスによる電源供給線１０５DSL と駆動トランジスタ１２１のドレイン（引出し配線１２１DL）のコンタクト不良を防止することができ点欠陥を削減することができる。

第３配線層Ｌ３の引出し配線１２１DLと第２配線層Ｌ２の電源供給線１０５DSL との対向面積を増加させ、離れた場所に電源供給線１０５DSL と引出し配線１２１DLの電源コンタクト部DCを設ける。こうすることで、コンタクト不良が発生した場合においても、ドレイン電圧を駆動トランジスタ１２１に印加することができ、滅点の発生を抑制することができる。コンタクトマージンを増加し、点欠陥の原因となるフォトリソグラフィやエッチングミスによって発生するコンタクト不良による表示欠陥（点欠陥）を防止することができるので、高歩留まりを実現できる。

＜第２実施形態＞
図５〜図５Ｆは、第２実施形態の仕組みを説明する図である。ここで、図５は第２実施形態（第１例）の２画素分のレイアウト例を示す図であり、図５Ａは、図５を適用した第２実施形態（第１例）の２行４列分のレイアウト例を示す図である。図５Ｂは第２実施形態（第２例）の２画素分のレイアウト例を示す図であり、図５Ｃは、図５Ｂを適用した第２実施形態（第２例）の２行５列分のレイアウト例を示す図である。図５Ｄは第２実施形態（第３例）の２画素分のレイアウト例を示す図であり、図５Ｅは、図５Ｄを適用した第２実施形態（第３例）の２行５列分のレイアウト例を示す図である。図５Ｆは、第２実施形態の付加的効果を説明する図である。

第２実施形態の仕組みは、１つの駆動トランジスタ１２１が使用し得る電源コンタクト部DCを、距離を離して複数箇所設けることで、電源供給線１０５DSL と引出し配線１２１DLとのコンタクト不良を改善する点で第１実施形態と共通する。第１実施形態との相違点は、複数の画素回路Ｐの引出し配線１２１DLを電源供給線１０５DSL と平行に配置された電源共通接続線１２１DD_1により共通に接続する点にある。共通接続により、一方の駆動トランジスタ１２１用の引出し配線１２１DLとの電源コンタクト部DCが他方の駆動トランジスタ１２１用の電源コンタクト部DCとしても共用されるようにすることで、事実上、駆動トランジスタ１２１ごとに、使用し得る電源コンタクト部DCを、所定の距離を隔てて複数箇所に設ける構成を実現している。第１例と第２例および第３例の相違点は、同一行内で隣接する２つの画素回路Ｐの内の一方のレイアウトをミラー反転させるか否か（一方と他方の各画素回路Ｐのレイアウトがミラー反転の関係にあるか否か）である。第２例と第３例の相違点は、ミラー反転させた上で、引出し配線１２１DLが共通に接続される画素回路Ｐの組合せが異なることである。

複数の駆動トランジスタ１２１のドレイン同士を電源共通接続線１２１DD_1で共通に接続する限り、その対象は何処の位置の画素回路Ｐのものであってもよい。配線のし易さを考慮すれば、近傍の（特に好ましくは隣接した）隣接した画素回路Ｐ同士で共通接続するのがよい。なお、複数の画素回路Ｐの引出し配線１２１DLを共通に接続する点では、後述する第３実施形態と同様であるが、第２実施形態では、その共通に接続する部分の配線（電源共通接続線１２１DD_1と称する）を、第１実施形態と同様に、電源供給線１０５DSL と並行に配置する点で異なる。

たとえば、第２実施形態（第１例）および第２実施形態（第２例）では、２つの画素回路Ｐに対して、共通接続用の電源共通接続線１２１DD_1が各画素回路Ｐ用の映像信号線１０６HSと交差する組合せのレイアウト方式を採っている。一方、第２実施形態（第３例）では、ミラー配置した２つの画素回路Ｐに対して、共通接続用の電源共通接続線１２１DD_1が各画素回路Ｐ用の映像信号線１０６HSと交差しない組合せのレイアウト方式を採っている。第２例は電源共通接続線１２１DD_1の長さが短くなる方の組合せでミラー反転の関係にあり、第３例は電源共通接続線１２１DD_1の長さが長くなる方の組合せでミラー反転の関係にある。

第１例〜第３例の何れも、組合せ対象の各画素回路Ｐの引出し配線１２１DLを、電源供給線１０５DSL の下部において平行に配置した電源共通接続線１２１DD_1で接続するレイアウト方式を採っている。片側（駆動トランジスタ１２１_A）の引出し配線１２１DLの電源コンタクト部DCにコンタクト穴が開かず電源供給線１０５DSL と引出し配線１２１DLの接続ができない場合でも（図５Ａ、図５Ｃ、図５Ｅの各Ａ部参照）、電源共通接続線１２１DD_1を介して隣接するもう一方の駆動トランジスタ１２１_B側の引出し配線１２１DLの電源コンタクト部DCにより、電源供給線１０５DSL と駆動トランジスタ１２１_Aのドレインが接続される。こうすることで、コンタクト不良が発生した場合においても、ドレイン電圧を駆動トランジスタ１２１_Aに印加することができ、滅点の発生を抑制することができる。コンタクトマージンを増加し、点欠陥の原因となるフォトリソグラフィやエッチングミスによって発生するコンタクト不良による点欠陥を防止することができるので、高歩留まりを実現できる。

ここで、第１例〜第３例を比べた場合、共通接続用の電源共通接続線１２１DD_1の長さ、つまり２つの画素回路Ｐ用の各電源コンタクト部DCの距離は、ミラー配置していない第１例の方がミラー配置している第２例よりも長く、また、第３例の方が第１例および第２例よりも長い。よって、ここで示す各画素回路Ｐのレイアウト例の場合には、ミラー配置の態様としては、第２例よりも第３例の方が好ましいことになる。

これは、第１実施形態で説明したことから分るように、２画素の電源コンタクト部DCの全てがミス発生範囲内に入ってしまうことがないようにすることに基づく。つまり、２画素をミラー配置して、引出し配線１２１DLで各引出し配線１２１DLを共通接続したとしても、各画素回路Ｐ用の電源コンタクト部DCの全てがミス発生範囲内に入ってしまうと、引出し配線１２１DLと電源供給線１０５DSL との接続がとれなくなり、２画素とも滅点となるからである。引出し配線１２１DLと電源供給線１０５DSL のコンタクト不良対策の側面から第１例〜第３例を比べた場合は、２画素の電源コンタクト部DCの全てがミス発生範囲内に入ってしまうことがないようにすることがポイントになるので、電源コンタクト部DC間の距離が最長となる第３例が最適で、以下第１例、第２例の順となる。

要するに、第２実施形態を適用する場合は、各画素回路Ｐのレイアウトがどのようなものであっても、ミラー配置の組合せとしては、２つの画素回路Ｐの各電源コンタクト部DCの間の距離が長くなる組合せにして、各駆動トランジスタ１２１のドレインからの各引出し配線１２１DLを電源共通接続線１２１DD_1で共通に接続するのが好ましいことになる。そうすれば、フォトリソグラフィやエッチングのミスが発生しても、少なくとも１箇所の電源コンタクト部DCはそのミス発生範囲外に存在することになり、ほぼ確実にコンタクト穴が形成される。そして、このコンタクト穴および共通接続用の引出し配線１２１DLを介して、コンタクト穴が形成されていない方に電源供給ができるようになる。

また、第３例では電源共通接続線１２１DD_1が各画素回路Ｐ用の映像信号線１０６HSと交差しない組合せとしているので、各画素回路Ｐ用の映像信号線１０６HSと電源供給線１０５DSL が交差する部分に、走査線間ショート対策用のスリット穴SH（Slit Hole ）を平行に設け易い利点もある。第１例や第２例でもスリット穴SHを設けることは不可能ではないが（たとえば第２例を参照）、平行配置されたスリット穴SHの間に電源共通接続線１２１DD_1を配線しなければならず、電源共通接続線１２１DD_1およびスリット穴SHの形成の容易さは第３例の方が高い。

トランジスタ作製工程上のフォトリソグラフィやエッチングのミスなどにより、同層ショートやダストなどを起因とする層間ショートにより、電源供給線１０５DSL と書込走査線１０４WSがショート（図５Ｃ、図５ＥのＢ部）すると滅線が発生し、電源供給線１０５DSL と映像信号線１０６HSがショート（図５Ｃ、図５ＥのＣ部）すると輝線および滅線が発生するなど、線欠陥となってしまう。

この走査線間のショート対策としては、たとえば、電源供給線１０５DSL において、他の配線（ここでは映像信号線１０６HS）とのクロス部分にスリット穴SHをあけ、その近傍での同層ショートを、スリット部分を利用してスリット部の両端で電源供給線１０５DSL の側辺側をカット処理することでリペアする。レーザ光をカット処理に利用したレーザリペアを適用することができる。

たとえば、図５Ｃ、図５ＥのＢ部のショートに対しては、図５Ｆ（１）に示すように、スリット穴SH_1側の両サイドで電源供給線１０５DSL の映像信号線１０６HS側の側辺側にレーザで切り込み（図中の太い実線）を入れ、スリット穴SH_1とレーザの切り込みにより側辺を切り離す。図５Ｃ、図５ＥのＣ部のショートに対しては、図５Ｆ（２）に示すように、スリット穴SH_2側の両サイドで電源供給線１０５DSL の書込走査線１０４WS側の側辺側にレーザで切り込み（図中の太い実線）を入れ、スリット穴SH_2とレーザの切り込みにより側辺を切り離す。

＜第３実施形態＞
図６〜図６Ｆは、第３実施形態の仕組みを説明する図である。ここで、図６は第３実施形態（第１例）の２画素分のレイアウト例を示す図であり、図６Ａは、図６を適用した第３実施形態（第１例）の２行４列分のレイアウト例を示す図である。図６Ｂは第３実施形態（第２例）の２画素分のレイアウト例を示す図であり、図６Ｃは、図６Ｂを適用した第３実施形態（第２例）の２行４列分のレイアウト例を示す図である。図６Ｄは第３実施形態（第３例）の２画素分のレイアウト例を示す図であり、図６Ｅは、図６Ｄを適用した第３実施形態（第３例）の２行４列分のレイアウト例を示す図である。図６Ｆは、第３実施形態のソースシールド電源ショートの対策効果を説明する図である。

第３実施形態の仕組みは、１つの駆動トランジスタ１２１が使用し得る電源コンタクト部DCを、距離を離して複数箇所設けることで、電源供給線１０５DSL と引出し配線１２１DLとのコンタクト不良を改善する点で第１・第２実施形態と共通する。第１実施形態との相違点は、複数の（好ましくは隣接した）画素回路Ｐの駆動トランジスタ１２１の電源供給端であるドレインを共通に接続する点にある。第１例と第２例および第３例の相違点は、同一行内で隣接する２つの画素回路Ｐの内の一方のレイアウトをミラー反転させるか否か（一方と他方の各画素回路Ｐのレイアウトがミラー反転の関係にあるか否か）である。第２例と第３例の相違点は、ミラー反転させた上で、引出し配線１２１DLが共通に接続される画素回路Ｐの組合せが異なることである。

なお、隣接した画素回路Ｐの駆動トランジスタ１２１のドレインを共通に接続する点では、前述の第２実施形態と似通っているが、第３実施形態では、その共通に接続する部分の配線（電源共通接続線１２１DD_2と称する）を、画素回路Ｐ内の駆動トランジスタ１２１のドレイン側に配置する点で異なる。このような仕組みを採ることで、トランジスタ作製工程上のフォトリソグラフィやエッチングのミスなどを起因とする、コンタクト不良やソースシールド電源ショートに対する対策を採るのである。第１・第２実施形態では、ソースシールド電源ショートに対する対策が採れないのと異なる。

たとえば、第３実施形態（第１例）および第３実施形態（第２例）では、２つの画素回路Ｐに対して、共通接続用の電源共通接続線１２１DD_2が各画素回路Ｐ用の映像信号線１０６HSと交差する組合せのレイアウト方式を採っている。一方、第３実施形態（第３例）では、ミラー配置した２つの画素回路Ｐに対して、共通接続用の電源共通接続線１２１DD_2が各画素回路Ｐ用の映像信号線１０６HSと交差しない組合せのレイアウト方式を採っている。第２例は電源共通接続線１２１DD_2の長さが短くなる方の組合せでミラー反転の関係にあり、第３例は電源共通接続線１２１DD_2の長さが長くなる方の組合せでミラー反転の関係にある。

第１例〜第３例の何れも、組合せ対象の各画素回路Ｐの引出し配線１２１DLを画素回路Ｐ回路内に配置した電源共通接続線１２１DD_2で接続するレイアウト方式を採っている。電源共通接続線１２１DD_2は、電源供給線１０５DSL と平行にではなく、電源供給線１０５DSL から離れた駆動トランジスタ１２１のドレイン側に配線している点が第２実施形態と異なる。図示していないが、第１例〜第３例の何れも、第２実施形態のように、スリット穴SHを設けて、走査線間のショート対策を採ってもよい。第３実施形態の場合、電源共通接続線１２１DD_2は電源供給線１０５DSL と他の走査線（映像信号線１０６HS）が交差する部分には配線されないので、第２実施形態（第３例）と同様に、その適用が容易である。

片側（駆動トランジスタ１２１_A）の引出し配線１２１DLの電源コンタクト部DCにコンタクト穴が開かず電源供給線１０５DSL と引出し配線１２１DLの接続ができない場合でも（図６Ａ、図６Ｃ、図６Ｅの各Ａ部参照）、電源共通接続線１２１DD_2を介して隣接するもう一方の駆動トランジスタ１２１_Bの引出し配線１２１DL側の電源コンタクト部DCにより電源供給線１０５DSL と接続される。こうすることで、コンタクト不良が発生した場合においても、ドレイン電圧を駆動トランジスタ１２１_Aに印加することができ、滅点の発生を抑制することができる。コンタクトマージンを増加し、点欠陥の原因となるフォトリソグラフィやエッチングミスによって発生するコンタクト不良による表示欠陥（点欠陥）を防止することができるので、高歩留まりを実現できる。

また、トランジスタ作製工程上のフォトリソグラフィやエッチングのミスなどにより、ソースシールド電源ショートが発生した場合でも（図６Ａ、図６Ｃ、図６Ｅの各Ｂ部参照）、ショート箇所をレーザリペアすることができる。第２配線層Ｌ２の電源供給線１０５DSL と駆動トランジスタ１２１_Cのソースシールド１２１SSが同層ショートしているが、図の実線で同層ショート部をレーザで切り込み（図中の太い実線）を入れてカットすることにより、電源供給線１０５DSL と駆動トランジスタ１２１のソースシールド１２１SSを分離することができる。

このとき、図６Ｆ（ここでは第２例で示している）に示すように、ショート箇所には他の配線層（本例では引出し配線１２１DL_C）が存在するので、これも一緒に切り離される。その結果、同一の画素回路Ｐ内では、駆動トランジスタ１２１_Cのドレインと電源供給線１０５DSL とが切り離されてしまう。事実上、その引出し配線１２１DL_Cと電源供給線１０５DSL の接続をとる電源コンタクト部DCのコンタクト穴が全て空いていない状態と同じになる。

しかしながら、第３実施形態の仕組みでは、電源共通接続線１２１DDを画素回路Ｐ内の駆動トランジスタ１２１のドレイン側に配置しているので、電源共通接続線１２１DD_2を介して隣接するもう一方の駆動トランジスタ１２１_Dの引出し配線１２１DL_D側の電源コンタクト部DCにより電源供給線１０５DSL と駆動トランジスタ１２１_Cのドレインが接続される。隣接画素の引出し配線１２１DLからドレイン電圧が他方の駆動トランジスタ１２１に印加されるため、滅点を発生することがない。こうすることで、従来の画素レイアウトでは困難であったソースシールド電源ショートが発生した場合においても、レーザリペアでショート状態を解消でき、かつ、ドレイン電圧を駆動トランジスタ１２１に印加することができ、輝点や滅点の発生を抑制することができる。

このように、第３実施形態の仕組みでは、コンタクトマージンを増加しコンタクト不良による滅点を防止できるし、ソースシールド電源ショートをレーザリペアすることで輝点を防止できる。その結果、点欠陥（滅点や輝点）を削減し、高歩留まりを実現できる。

ここで、第１例では電源共通接続線１２１DD_2の引回しが容易でないし、第３例では電源共通接続線１２１DD_2が長くなる。一方、第２例では組合せ対象の画素回路Ｐの対向する駆動トランジスタ１２１のドレインの間に電源共通接続線１２１DD_2が配線されているので、事実上、ドレイン同士を直接に、直線かつ最短距離で接続できる。

また、第１例や第３例では、駆動トランジスタ１２１のソースから引出される保持容量１２０用の第３配線層Ｌ３と電源供給線１０５DSL との間に電源共通接続線１２１DD_2を配線せざるを得ない。よって、ソースシールド電源ショートのレーザリペア時に、この電源共通接続線１２１DD_2が障害となるので、電源共通接続線１２１DD_2を切断することがないように注意を要する。これに対して、第２例では、電源共通接続線１２１DD_2は、駆動トランジスタ１２１のソースから引出される保持容量１２０用の第３配線層Ｌ３と電源供給線１０５DSL との間に配線する必要はなく、電源供給線１０５DSL から離した画素回路Ｐ内の所定位置に配線できる。よって、ソースシールド電源ショートのレーザリペア時に電源共通接続線１２１DD_2が障害となることもない。

つまり、ソースシールド電源ショートの対策の側面から第１例〜第３例を比べた場合、電源共通接続線１２１DD_2の引回しや長さなどを考慮したときには、第１例よりもミラー配置態様の第２例や第３例の方が好ましく、さらに、ミラー配置の態様としては、第３例よりも第２例の方が好ましいことになる。なお、引出し配線１２１DLと電源供給線１０５DSL のコンタクト不良対策の側面から第１例〜第３例を比べた場合は、第２実施形態と同様に、２画素の電源コンタクト部DCの全てがミス発生範囲内に入ってしまうことがないようにすることがポイントになるので、電源コンタクト部DC間の距離が最長となる第３例が最適で、以下第１例、第２例の順となる。

図１は、本発明に係る表示装置の一実施形態であるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。 本実施形態の画素回路を示す図（１画素分）である。 本実施形態の画素回路を示す図（２行３列分）である。 画素回路と、本実施形態に対する比較例の１画素分のレイアウト例を示す図である。 本実施形態に対する比較例の２行４列分のレイアウト例を示す図である。 第１実施形態の１画素分のレイアウト例を示す図である。 第１実施形態の２行４列分のレイアウト例を示す図である。 第２実施形態（第１例）の２画素分のレイアウト例を示す図である。 第２実施形態（第１例）の２行４列分のレイアウト例を示す図である。 第２実施形態（第２例）の２画素分のレイアウト例を示す図である。 第２実施形態（第２例）の２行５列分のレイアウト例を示す図である。 第２実施形態（第３例）の２画素分のレイアウト例を示す図である。 第２実施形態（第３例）の２行５列分のレイアウト例を示す図である。 第２実施形態の付加的効果を説明する図である。 第３実施形態（第１例）の２画素分のレイアウト例を示す図である。 第３実施形態（第１例）の２行４列分のレイアウト例を示す図である。 第３実施形態（第２例）の２画素分のレイアウト例を示す図である。 第３実施形態（第２例）の２行４列分のレイアウト例を示す図である。 第３実施形態（第３例）の２画素分のレイアウト例を示す図であり、 第３実施形態（第３例）の２行４列分のレイアウト例を示す図である。 第３実施形態のソースシールド電源ショートの対策効果を説明する図である。

符号の説明

１…表示装置、１００…表示パネル部、１０１…基板、１０２…画素アレイ部、１０３…垂直駆動部、１０４…書込走査部、１０４WS…書込走査線、１０５…駆動走査部、１０５DSL …電源供給線、１０６…水平駆動部、１０６HSＨＳ…映像信号線、１０８…端子部、１０９…制御部、１２０…保持容量、１２１…駆動トランジスタ、１２１DL…引出し配線、１２１DD…電源共通接続線、１２１SS…ソースシールド、１２５…サンプリングトランジスタ、１２５GL…引出し配線、１２７…有機ＥＬ素子、２００…駆動信号生成部、２２０…映像信号処理部、Ｐ…画素回路

Claims (4)

1. 駆動電流を生成する駆動トランジスタおよび前記駆動トランジスタの出力端に接続された電気光学素子を含む画素回路が行列状に配置され、前記駆動トランジスタの電源供給端にパルス状の電源電圧を供給する走査線である電源供給線が配線された画素アレイ部、
   を備え、
   前記画素回路ごとに、前記電源供給端と接続された引出し配線と、当該引出し配線と前記電源供給線との接続をとる電源コンタクト部とが１つずつ設けられ、
   複数の前記駆動トランジスタに対応する前記電源コンタクト部の間を接続する電源共通接続線が設けられることにより、各駆動トランジスタは、前記電源共通接続線を介して所定の距離を隔てて配置された複数の前記電源コンタクト部に接続され、
   前記電源共通接続線は、前記画素回路内で前記電源供給線と離れた位置に配線されている
   表示装置。
2. 前記電源共通接続線で前記電源コンタクト部が接続されている前記複数の駆動トランジスタは、隣接する画素回路のものであり、
   その一方の画素回路のレイアウトと他方の画素回路のレイアウトは、ミラー反転の関係にある
   請求項１に記載の表示装置。
3. 前記電源共通接続線は、対向する前記駆動トランジスタの前記電源供給端の間に配線されている
   請求項１または２に記載の表示装置。
4. 前記電源供給線と交差するように映像信号線が配線されており、
   前記電源共通接続線は前記映像信号線と交差しないように配線されており、
   前記電源供給線は、前記映像信号線と交差する部分に、カット処理により配線間のショートを切り離すためのスリット部が形成されている
   請求項１〜３の内の何れか１項に記載の表示装置。

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