JP4610313B2 - 半導体集積回路の設計方法 - Google Patents

Description

本発明は、半導体集積回路の設計方法に関し、特にスタンダードセル方式等の自動配置配線における半導体集積回路の設計方法に関するものである。

図１４（ａ）はセルライブラリＡの中にあるスタンダードセルの一例であり、図１４（ｂ）はセルライブラリＢの中にあるスタンダードセルの一例である。図中ハッチングを施してある部分１２１を第１層Ａｌ配線とし、図中白抜きで表してある部分１２２を第２層Ａｌ配線と定義する。図１４（ａ）と図１４（ｂ）とは端子位置、端子名、セル外形とも互いに全く同一である。ただし電極と端子に用いているＡｌの層が逆になっている。このようなライブラリＡ、Ｂをあらかじめ電算機に登録しておく。ブロック内配置配線は例えばライブラリＡを用いて行う。こうして出来たブロックを配置して９０°回転が起こった場合、回転が発生したブロックに対してライブラリの交換および配線で用いたＡｌの層変換をＣＡＤ処理によって行う。この処理自体は自動配線と比べると非常に容易なものとなる。こうしてＡｌの層の方向性を統一した後、ブロック間配線を行う。

尚、上記の関連技術として特許文献１、２が開示されている。
特開平２−２９１１４８号公報、ページ６から７まで 特開２００４−１７２５９４号公報

上記従来技術では、方向性が異なるブロック間の配線の干渉を防止することができるが、同一方向の配線が多数存在する場合の配線の混雑を解消することができない。すると自動配置配線の工程時間（ＴＡＴ）を向上させることができないため問題である。またセルのデザインルールの緩和については記載されておらず、デザインルール緩和による歩留まり向上を図ることができないため問題である。また配線間のピッチの緩和については記載されておらず、配線間容量の削減による信号伝達速度のスピードアップを図ることができないため問題である。

本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、配置配線時に未結線となる端子の発生を防止し、かつ、自動配置配線の工程時間の短縮化を図ることや、トランジスタばらつきの低減等の効果により、製造マージンを高めて製造歩留まりの向上を図ることや、配線間容量の減少による信号伝達速度の上昇によってセル特性の向上を図ることが可能な半導体集積回路の設計方法を提供することを目的とする。

前記目的を達成するために、発明に係る第１の思想では、基本となるセルを複数備える第１セルライブラリと、該第１セルライブラリに備えられる同一回路構成のセルに比して、セル高さ方向への多数の配線経路を有するセルであってデザインルールが緩和されるセルを備える第２セルライブラリとを用いて、コンピュータが半導体集積回路の設計を実行する設計方法であって、コンピュータは、第１セルライブラリに基づいて配置配線するステップと、第１セルライブラリに基づいて配置配線される第１セルの各々について、該第１セルの面積に対して配線が占める面積の比率である配線密度を求め、該配線密度に応じて第１セルを配線緩和対象セルとして認識するステップと、該配線緩和対象セルに隣接するセルとの間で所定ピッチを満たすように、該配線緩和対象セルを、第２セルライブラリに基づいて配置され、第１セルに比して端子位置の間隔が拡幅されてセル幅方向に拡幅された第２セルに置換するステップと、再配線を行うステップとを実行することを特徴とする。

第１セルライブラリは、基本となるセルを複数備えている。第２セルライブラリは、第１セルライブラリに備えられる同一回路構成のセルに比して、多数の配線経路を有するセルであってデザインルールが緩和されるセルを備えている。コンピュータは、半導体集積回路の設計を実行するための以下の処理を行う。第１セルライブラリに基づいて配置配線するステップは、第１セルライブラリの中から、設計する回路に応じたセルを選択し配置と配線を行う。第１セルライブラリに基づいて配置配線される第１セルから配線緩和対象セルを設定するステップは、第１セルの各々について、配線密度を求め、配線密度に応じて配線緩和対象セルとして認識することで行われる。配線緩和対象セルの認識方法は、例えば予め定められる値と配線密度とを比較する方法が挙げられ、配線密度の方が高い場合には配線緩和対象セルであると認識することが可能である。ここで配線密度は、該第１セルの面積に対して配線が占める面積の比率であり、配線の混雑度を表す概念の一例である。

該配線緩和対象セルを、第２セルライブラリに基づいて配置され、第１セルに比して端子位置の間隔が拡幅されてセル幅方向に拡幅された第２セルに置換するステップは、該配線緩和対象セルに隣接するセルとの間で所定ピッチを満たすように行われる。所定ピッチを満たさない場合には第２セルに置換するステップは行われない。また所定ピッチとは、デザインルールで定められるセル間の最低間隔等のことである。再配線を行うステップでは、再度配線が行われる。このとき、置換・移動されたセルに接続される配線のみを再配線してもよいし、再度全配線について再配線してもよい。

これにより、隣接するセルとの間で所定ピッチを満たすように、配線緩和対象セルを第２セルに置換することで、配線緩和対象セルにおいて、多層配線におけるバイパス配線の減少やコンタクト数の減少を図ることにより、配線の混雑を緩和することが可能となる。よって自動配置配線時の計算に必要となる時間の短縮化や、配置配線のやり直し回数を減らすこと等を図ることができ、トータルの工程時間短縮を図ることが可能となる。また配線緩和対象セルにおいてデザインルールの緩和を図ることができる。よってトランジスタばらつきの低減等の効果により、製造マージンを高めることができ、製造歩留まりの向上を図ることが可能となる。また配線間隔を広げることが可能なるため、配線間容量の減少による信号伝達速度の向上を図ることができ、セル特性の向上に寄与することができる。

本発明によれば、半導体集積回路の設計時において、多層配線におけるバイパス配線の減少やコンタクト数の減少を図ることにより、配線の混雑を緩和することが可能となる。よって自動配置配線時の計算に必要となる時間の短縮化や、配置配線のやり直し回数を減らすこと等を図ることができ、トータルの工程時間短縮を図ることが可能となる。またデザインルールの緩和を図ることができるため、トランジスタばらつきの低減等の効果により、製造マージンを高めることができ、製造歩留まりの向上を図ることが可能となる。また配線間隔を広げることが可能なるため、配線間容量の減少による信号伝達速度の向上を図ることができ、セル特性の向上に寄与することができる。

以下、本発明の半導体記憶装置および半導体記憶装置について具体化した実施形態を図１乃至図１３に基づき図面を参照しつつ詳細に説明する。本発明の第１実施形態を図１乃至図５を用いて説明する。

少量多品種生産品の半導体集積回路装置は、短い開発期間が要求されているため、計算機等を用いた自動配置配線装置によって設計されることが行われている。自動配置配線方式については種々のものが知られているが、「スタンダードセル（標準セル）方式」と呼ばれている方式が使用されている。当該方式では、まず基本ゲートや使用頻度の高い論理回路のパターンを予め標準セルとしてセルライブラリに登録される。そして、製造しようとする半導体集積回路装置のネットリストに基づき、標準セルの配置とセル間の配線が行われることで、自動配置設計が完了する。セル内には、配線を行うための配線領域が準備される。また配線には多層配線が用いられる。そして、これら配置・配線パターンに基づいてマスクが作成され、集積回路が生産される。

本発明では、同一の回路構成の標準セルとして、ミニマムルールセルＭＣ（図１（Ａ））とプレファルールセルＰＣ（図１（Ｂ））の２種類が使用され、それぞれミニマムルールセルライブラリＭＣＬおよびプレファルールセルライブラリＰＣＬに登録される。セルの構造を説明する。セルを形成する半導体基板上のセル配置、セル配置上の形状固定−配線領域の配線配置の列を図１（Ａ）に示す。図１（Ａ）において、拡散層１０、１１が配置されている。拡散層の周囲は酸化シリコン等のアイソレーション領域で囲まれている。これらの領域上に、ＭＯＳトランジスタのゲート電極を形成する多結晶シリコン配線層１２が形成される。多結晶シリコン配線層１２上方に複数層の金属配線層が形成される。図１においては、第１配線層ＭＥＴ１が配置される。配線は、第１配線層ＭＥＴ１のみでなく、さらに上層にも存在するがここでは表記を省略する。なお多層配線層は、ＡｌやＣｕ等の金属配線を用いて形成され、たとえば３層から８層程度に配置される場合が多い。なお本実施形態では、第１配線層ＭＥＴ１は図１のｘおよびｙ方向、第２配線層ＭＥＴ２および第４配線層ＭＥＴ４はｙ方向、第３配線層ＭＥＴ３はｘ方向に配線される。第１配線層ＭＥＴ１は、図中水平方向に配置された電源配線ＶＤＤ、ＶＳＳを含む。金属配線層と拡散領域または下層配線との接続部（コンタクト）は四角い領域で示す。

電源配線と交差する配線（図１中、ｙ方向の配線）は不図示の第２配線層ＭＥＴ２を用いて形成される。第２配線層ＭＥＴ２の配線が配置できる位置をグリッドと定義する。グリッドを図１（Ａ）のグリッドＧＲＡ、図１（Ｂ）のグリッドＧＲＢにそれぞれ示す。ここで図１（Ａ）のミニマムルールセルＭＣは、そのプロセステクノロジにおける最小のデザインルールで構成される。一方図１（Ｂ）のプレファルールセルＰＣは、ミニマムルールセルＭＣのデザインルールに比して緩和されたデザインルールで構成されている。よってプレファルールセルＰＣはミニマムルールセルＭＣに比して、ｘ方向（紙面左右方向）に１グリッド分広くなった構成を有する。すなわちミニマムルールセルＭＣでは、グリッドＧＲＡがｘ方向に４グリッド数存在するため、第２配線層ＭＥＴ２の配線はｙ方向に４本配置することが可能である。一方、プレファルールセルＰＣではグリッドＧＲＢが５グリッド数存在するため、第２配線層ＭＥＴ２の配線はｙ方向に５本配置することが可能である。そしてこのうち、セルの入出力端子が存在せず、配線がミニマムルールセルＭＣを通過可能であるグリッドを通過配線チャネルと定義する。ミニマムルールセルＭＣは通過配線チャネルＭＷ１、ＭＷ２の２本が備えられる。同様にして、図１（Ｂ）のプレファルールセルＰＣでは、グリッドがｘ方向に５グリッド数存在し、通過配線チャネルＰＷ１、ＰＷ２、ＰＷ３の３本が備えられる。

図２に第１実施形態に係るフロー図を示す。第１実施形態は、配線が混雑する領域に含まれるミニマムルールセルＭＣを選択して、プレファルールセルＰＣに置き換える動作を行う実施形態である。まずステップ９（以下ステップをＳと記す）において、論理合成結果として得られるネットリストに応じたブロックサイズが決定される。ブロックサイズはコストの低減の観点から、ネットリストに基づいて選択されるセルが配置配線できる最小のサイズが好ましい。まずネットリストによりセル数、ネット数、平均ファンアウトなどの回路情報により総配線長が算出される。ここでファンアウトとは、あるネットに繋がるセルの数であり、平均ファンアウトとは、全ネットのファンアウトの平均値である。また使用配線層数が、半導体集積回路のスペックやチップコスト等から予め定められる。すると総配線長と配線層数とによって、その総配線長を収容することができる最小ブロックＭＢのサイズを求めることが出来る。しかし最小ブロックＭＢを用いて配置配線を行うと、配線領域に余裕がないため、トライアンドエラーによる自動配置配線の計算が収束しにくくなり工程時間が悪化する方向になる。よって最小ブロックＭＢから所定量拡大された実使用ブロックＵＢが用いられる。なおここでの拡大量は、プロセステクノロジやネットリスト等に応じて、工程時間を所定時間内に収めることができるような値が用いられる。

次にＳ１０において自動配置配線設計が開始されると、ミニマムルールセルライブラリＭＣＬに基づいて配置配線が行われる。このとき、ネットリストとミニマムルールセルライブラリＭＣＬに基づいて、ブロック内にセルが配置され、配線が行われる。図３（Ａ）に配置配線直後のブロックＢ１ａの模式図を示す。ブロックＢ１ａ内の実線は、配線の例を表している。ここで、ブロックＢ１ａの面積に対して、配置される全ミニマムルールセルＭＣの合計面積値が占める割合をセル使用率と定義する。図３（Ａ）に示すように、ブロックＢ１ａの領域内において、ミニマムルールセルＭＣのセル使用率は１００％とはならない。これはブロック内にセルを配置する余裕があるものの、上層配線が混雑し飽和することで、当該上層配線に律則されて配置できるセル数が制限されるためである。なお後述するように、このブロックＢ１ａ内におけるセルの空き領域を有効利用する点が、本発明のポイントとなる。

次にＳ１１において、ブロックＢ１ａのミニマムルールセルＭＣの各々について、配線が混雑している領域があるか否かの確認が行われる。この配線の混雑の有無の判断は、例えばコンジェスションマップ等のツールを使用することにより判断することができる。ここで配線の混雑とは、種々の定義方法がある。本実施形態では例として、ミニマムルールセルＭＣの面積に対して配線が占める面積の比率である配線密度を求め、該配線密度が予め定められる値以上であれば混雑していると判断する手法を用いる場合を説明する。

そして配線密度の値が、プロセステクノロジや設計される半導体集積回路のスペックに応じて予め求まる値以上である場合には、配線が混雑していると判断されＳ１２に進む。一方、配線密度の値が、所定値より小さい場合には、配線が混雑していないと判断されＳ２０ｅに進み、フローが終了される。ブロックＢ１ａ（図３（Ａ））では、配線が混雑している領域として領域Ａ１ａが選択される。

Ｓ１２では、配線が混雑しているミニマムルールセルＭＣを配線緩和対象セルＷＣとして認識して設定する動作が行われる。ブロックＢ１ａでは、領域Ａ１ａ内のミニマムルールセルＭＣが、配線が混雑しているミニマムルールセルＭＣであると判断され、当該ミニマムルールセルＭＣが配線緩和対象セルＷＣとして設定される。ここで、配線緩和対象セルＷＣとして設定されるミニマムルールセルＭＣの例を図４および図５に示す。なお図４、図５は分かりやすい図とするため、第１配線層ＭＥＴ１および第２配線層ＭＥＴ２のみを表しており、その下層については省略している。バイパスする配線が存在しない場合の例を図４（Ａ）（配線緩和対象セルＷＣ１ａ）に、バイパスする配線が存在する場合の例を図５（Ａ）（配線緩和対象セルＷＣ２ａ）にそれぞれ示す。図４（Ａ）では、通過配線チャネルは１つ（ＰＷＣ１）しかないため、配線緩和対象セルＷＣ１ａの面積に対する第２配線層ＭＥＴ２の配線２Ｗ１ａ乃至２Ｗ４ａの配線密度は高い状態である。図５（Ａ）では、配線緩和対象セルＷＣ２ａの第２配線層ＭＥＴ２に通過配線チャネルの空きが存在しない。よって第２配線層ＭＥＴ２の配線２Ｗ５ａが、コンタクトＣＮ１によって第３配線層ＭＥＴ３を介することで、第４配線層ＭＥＴ４の配線４Ｗ１ａへバイパスされる。また同様にコンタクトＣＮ２によって、配線２Ｗ６ａが第３配線層ＭＥＴ３を介して配線４Ｗ２ａへバイパスされる。よって図５（Ａ）は、図４（Ａ）の状態に比してさらに配線密度が高い状態である。

次にＳ１３に進み、設定された配線緩和対象セルＷＣ（ミニマムルールセルＭＣ）を、プレファルールセルライブラリＰＣＬに基づいてプレファルールセルＰＣに仮置換する動作が行われる。置換の動作を説明する。置換動作が行われると、図１（Ａ）から図１（Ｂ）に示すようにｘ方向にセル面積が増加する。しかし図３に示すように、ブロックＢ１ａの領域内にセルの空き領域があるため、置換後のプレファルールセルＰＣが互いに干渉して所定ピッチを守れなくなる事態を防止することができる。また置換後のプレファルールセルＰＣが互いに干渉する場合においても、セルの空き領域があるため、プレファルールセルＰＣを互いに干渉しない位置へ移動させることが可能となり、所定ピッチを守れなくなる事態を防止することができる。ここで所定ピッチとは、デザインルールで定められるセル間の最低間隔のことである。

仮置換後にはＳ１４へ進み、置換後の配線緩和対象セルＷＣが、隣接するセルとの間で所定ピッチを満たすか否かが判断される。そして隣接するセルとの間で所定ピッチを満たす場合にはＳ１５へ進み、プレファルールセルＰＣへの置換が確定された上でＳ１９へ進む。一方、置換後の配線緩和対象セルＷＣが、隣接するセルとの間で所定ピッチを満たさない場合にはＳ１６へ進む。

Ｓ１６では置換後の該配線緩和対象セルＷＣを、所定ピッチを満たすように移動させることができるか否かが検討される。そして所定ピッチを満たす場合にはＳ１７へ進み、プレファルールセルＰＣへの置換および移動が確定された上でＳ１９へ進む。一方、Ｓ１６で所定ピッチを満たさない場合にはＳ１８へ進み、仮置換が取り消され、置換前のミニマムルールセルＭＣの状態とされた上でＳ１９へ進む。

Ｓ１９では、配線緩和対象セルＷＣの全てについて、Ｓ１４、Ｓ１６が検討されたか否かが判断され、未検討の配線緩和対象セルＷＣが残っている場合にはＳ１４へ戻り、未実施の配線緩和対象セルＷＣが無くなるまで同様の処理が繰り返される。そして全ての配線緩和対象セルＷＣに対して処理が完了するとＳ２０へ進み、再配線が行われる。再結線の可否の判断は、例えば自動配置配線による再結線が一定時間内に収束しない場合をもって再結線不可と判断される。また再配線は、置換・移動されたセルに接続される配線のみに実施してもよいし、再度全配線について実施してもよい。そして再配線ができない場合にはＳ１０へ戻り再度配置配線からやり直しが行われる。再配線が可能な場合にはＳ２０ｅへ進み、フローが終了され、図３（Ｂ）に示すブロックＢ１ｂの領域Ａ１ｂが得られる。

置換の作用を図４、図５を用いて説明する。配線緩和対象セルＷＣ１ａ（図４（Ａ））は、プレファルールセルＰＣに置換されることで配線緩和対象セルＷＣ１ｂ（図４（Ｂ））とされ、ｘ方向に２グリッド分拡大される。このとき、配線緩和対象セルＷＣ１ｂ内に新たに通過配線チャネルＰＷＣ２、ＰＷＣ３が生成される。よって配線緩和対象セルＷＣ１ｂの面積に対する配線２Ｗ１ｂ乃至２Ｗ４ｂの配線密度が低減され第２配線層ＭＥＴ２の混雑が緩和する。そして配線２Ｗ１ｂ乃至２Ｗ４ｂの配線間隔が拡大されるため配線間容量が減少し、信号遅延の発生の防止を図ることができるため、セルの特性を向上させることができる。

また同様にして、配線緩和対象セルＷＣ２ａ（図５（Ａ））は、プレファルールセルＰＣへ置換され新たに通過配線チャネルが生成された上で再配線動作が行われる。よって第４配線層ＭＥＴ４の配線４Ｗ１ａ、４Ｗ２ａ（図５（Ａ））は、それぞれ第２配線層ＭＥＴ２の配線２Ｗ５ｂ、２Ｗ６ｂ（図５（Ｂ）、配線緩和対象セルＷＣ２ｂ）として再配線される。これにより配線緩和対象セルＷＣ２ｂにおいては、セル幅が広がったことにより配線密度が低下し配線の混雑が緩和される。また第４配線層ＭＥＴ４の配線を使用する必要がなくなるため、コンタクトＣＮ１およびＣＮ２が不要となり、コンタクト抵抗の低減および歩留まり向上を図ることが可能となる。なおこのとき、第２配線層ＭＥＴ２での配線密度はセルの置換前後で一定だが、第４配線層ＭＥＴ４でのバイパス配線を削減することができるため、多層配線全体としては自動配線時の工程時間の短縮化が可能となる。

また置換の作用を図１を用いて説明する。図１（Ｂ）のプレファルールセルＰＣにおいて、配線間隔やコンタクト−配線間間隔をデザインルール間隔ＤＲＣ（細い矢印）とする。また拡散層１０、１１と多結晶シリコン配線層１２との間隔をポリ・ディフュージョン間隔ＰＤＣ（太い矢印）とする。ミニマムルールセルＭＣ（図１（Ａ））がプレファルールセルＰＣ（図１（Ｂ））へ置換されることにより、ｘ方向のグリッド数がグリッドＧＲＡ（４本）からグリッドＧＲＢ（５本）へ１本分拡大される。するとデザインルール間隔ＤＲＣが図１（Ａ）に比して緩和されることで、製造歩留まりの向上を図ることが可能となる。またディフュージョン間隔ＰＤＣが緩和されることで、ディフュージョンの丸まりによるトランジスタサイズの変動を抑えることができるため、セル特性の変動を抑えることが可能となり、製造歩留まりを向上させることが可能となる。

以上詳細に説明したとおり、第１実施形態に係る半導体集積回路の設計方法によれば、図４（Ｂ）、図５（Ｂ）に示すように、配線緩和対象セルＷＣにおいて、コンタクト数の減少や多層配線におけるバイパス配線の減少を図ることにより、配線密度を低下させ配線の混雑を緩和することが可能となる。よって自動配線時の計算に必要となる時間の短縮化や、配線のやり直し回数を減らすこと等を図ることができ、トータルの工程時間短縮を図ることが可能となる。また図１（Ｂ）、図４（Ｂ）に示すように、配線緩和対象セルＷＣにおいてデザインルールの緩和を図ることができる。よって製造マージンを高めることができ、製造歩留まりの向上を図ることが可能となる。また配線間隔を広げることが可能なるため、配線間容量の減少による信号伝達速度の向上を図ることができ、セル特性の向上に寄与することができる。

第２実施形態を図６のフローを用いて説明する。第２実施形態は、自動配置配線において、ブロック内に未結線が生じない程度に、配置されるプレファルールセルＰＣの数を最大化する実施形態である。自動配置設計が開始されると、Ｓ２１において、ネットリストとプレファルールセルライブラリＰＣＬに基づいて、ブロック内にプレファルールセルＰＣが配置され、配線が行われる。図７（Ａ）に配置配線直後のブロックＢ２ａの模式図を示す。なお、ブロックＢ２ａ（図７（Ａ））では、セル空き領域を有効利用することにより、ミニマムルールセルＭＣに代えてプレファルールセルＰＣを配置することが可能とされている。

次にＳ２２において、ブロックＢ２ａの各々のプレファルールセルＰＣについて、配線が行なえず未結線状態とされる端子があるか否かの確認が行われる。ここで未結線状態とは、自動配置配線時において、セルの位置を互いに移動させながら再配線を繰り返すことで配置配線の計算を収束させるところ、所定時間内に計算が収束せずに未結線の部分が発生した状態を指す。そして接続されるべき端子間に通過チャネルの空きがなく、上層配線によるブリッジ配線も不可能である状態である。未結線状態とされる端子が存在しない場合には、Ｓ３０に進んでフローが終了される。一方、未結線状態とされる端子が存在すると、図７（Ａ）に示すように未結線の端子にバツ印が表示されて報知されＳ２３へ進む。

図７（Ａ）のように、ミニマムルールセルＭＣを全てプレファルールセルＰＣに置換すると、未結線状態とされる端子が発生する場合がある。これは、自動配置配線時において、セルの位置を互いに移動させながら再配線を繰り返すことで配置配線の計算を収束させるところ、プレファルールセルＰＣの比率が増加するに従いセル使用率が増加するため、自動配置配線時のセルの移動自由度が減少し、計算が収束しにくくなるためである。

Ｓ２３では、未結線の端子をなくすために移動させるプレファルールセルＰＣを、移動対象セルＳＣとして認識して設定する動作が行われる。移動対象セルＳＣの設定方法は、未結線となった端子を備えるセル自体を移動対象セルＳＣとして設定する方法や、互いに結線されるべき端子間の最短距離の配線経路が通過するセルの少なくとも一つを移動対象セルＳＣとして設定する方法が挙げられる。ここでは未結線となった端子を備えるセル自体を移動対象セルＳＣとして設定する方法に基づいて説明する。ブロックＢ２ａ（図７（Ａ））では、配線が行なえず未結線状態とされた端子を備えるセル（バツ印のついたセル）が４つ存在する。そしてそれぞれのセルが移動対象セルＳＣ１ａ乃至ＳＣ４ａとして設定される。

次にＳ２４に進み、隣接するセルとの間で所定ピッチを満たすように、移動対象セルＳＣ１ａ乃至ＳＣ４ａをプレファルールセルＰＣの状態で移動することができるか否かが判断される。そして移動が可能である場合にはＳ２５へ進み、実際にプレファルールセルＰＣのまま移動が行われる。一方、プレファルールセルＰＣの状態で移動すると所定ピッチを満たすことが不可能であると判断された場合にはＳ２６へ進む。

Ｓ２６では、移動対象セルＳＣをプレファルールセルＰＣからミニマムルールセルＭＣに置換した上で移動させることで、隣接するセルとの間で所定ピッチを満たすことができるか否かが判断される。このときミニマムルールセルＭＣに置換してから移動させるため、移動対象セルＳＣの移動自由度を高めることが可能となり、また、移動先のスペースが不足する事態を防止できる。よってより短時間で自動配置配線の計算を収束させることが可能となるため、未結線の端子が発生することを防止できる。そしてミニマムルールセルＭＣへの置換・移動が可能であると判断された場合にはＳ２７へ進み、実際にミニマムルールセルＭＣへの置換および移動が行われる。一方、ミニマムルールセルＭＣへの置換・移動が不可能であると判断された場合にはＳ２１へ戻り、再度配置配線からやり直される。

Ｓ２８では、移動対象セルＳＣの全てについて、Ｓ２４、Ｓ２６について検討されたか否かが判断され、未検討の移動対象セルＳＣが残っている場合にはＳ２４へ戻り、未実施の移動対象セルＳＣが無くなるまで同様の処理が繰り返される。そして全ての移動対象セルＳＣに対して処理が完了するとＳ２９へ進み、再配線が行われる。再配線ができない場合にはＳ２１へ戻り再度配置配線からやり直しが行われる。一方、再配線が可能な場合にはＳ３０へ進み、フローが終了され、図７（Ｂ）に示すブロックＢ２ｂが得られる。

置換の作用を図７（Ａ）（Ｂ）を用いて説明する。移動対象セルＳＣ１ａとＳＣ３ａ（図７（Ａ））との端子が互いに配線されるべき端子であり、未結線状態であるとする。移動対象セルＳＣ１ａ、ＳＣ３ａ近傍には他のセルが少なく移動先のスペースが確保されているため、隣接するセルとの間で所定ピッチを満たすように、プレファルールセルＰＣの状態で移動することができる（Ｓ２４）。よって図７（Ｂ）の移動対象セルＳＣ１ｂ、ＳＣ３ｂに示すように、プレファルールセルＰＣの大きさのまま互いに移動させて近づけ、また配線が混雑していない領域へ移動させることにより、配線経路を確保することで、未結線状態を解消することができる。

また移動対象セルＳＣ２ａとＳＣ４ａ（図７（Ａ））との端子が互いに配線されるべき端子であり、未結線状態であるとする。移動対象セルＳＣ２ａ、ＳＣ４ａ近傍には他のセルが存在し、プレファルールセルＰＣのサイズのままでは移動先のスペース確保が困難である。よって移動対象セルＳＣ４ａ（プレファルールセルＰＣ）を移動対象セルＳＣ４ｂ（ミニマムルールセルＭＣ）へ置換した上で移動させることで、セルの移動先において隣接するセルとの間で所定ピッチを満たすことができる（Ｓ２６）。よって図７（Ｂ）に示すように、ミニマムルールセルＭＣに置換（移動対象セルＳＣ４ｂ）された上でセル同士が互いに近づくように移動することで、未結線状態を解消することができる。

なお、ブロックＢ２ａ内のプレファルールセルＰＣであって未結線となる端子を備えるセルＳＣ１ａとＳＣ３ａ、セルＳＣ２ａとＳＣ４ａとの配線されるべき端子間を直線で結んだ当該直線上に存在するセル(セルＩＣ１ａ、ＩＣ２ａ）を阻害セルと定義し、当該阻害セルを移動対象セルＳＣとして設定してもよい。そしてセル空き領域を利用して移動対象セルＳＣを移動させることにより、セルＳＣ１ａとＳＣ３ａとの配線経路が確保され、未結線状態を解消することができる。なお、配線移動対象セルＳＣ設定後のステップは、図６におけるＳ２４乃至Ｓ３０と同様のため、ここでは説明を省略する。

以上詳細に説明したとおり、第２実施形態に係る半導体集積回路の設計方法によれば、プレファルールセルＰＣを配置して未結線状態が発生した場合に、移動対象セルＳＣをプレファルールセルＰＣの状態で移動することや、移動対象セルＳＣをミニマムルールセルＭＣに置換した上で移動することにより、未結線状態を無くすことができる。すなわち、接続されるべき端子を有するセル同士を互いに移動させて近づけ、また配線が混雑していない領域へ移動させることにより、配線経路を確保することで、未結線状態を解消することができる。また配線されるべき端子間の接続を阻害する阻害セルを移動させ、配線経路を確保することで、未結線状態を解消することができる。また移動後のプレファルールセルＰＣが隣接するセルとの間で所定ピッチを満たさない場合には、ミニマムルールセルＭＣに置換することによりセル面積を小さくすることができるため、隣接セルとの所定ピッチを満たすことを可能にすることができる。

また、プレファルールセルＰＣの数の割合を増やすほど、セル使用率が高くなり、セルの移動の自由度が低下することに起因して自動配置配線の収束が困難になるため、未結線の端子数が増大する事態が発生する。一方、プレファルールセルＰＣの数の割合を増やすほど、セルのデザインルール緩和によるトランジスタばらつきの低減等の効果により歩留まりが上昇する効果が高くなり、また多層配線におけるバイパス配線の減少等によって自動配置配線時のトータルの工程時間短縮の効果が高くなる。そして本実施形態を用いることにより、未結線の端子の発生を防止しながら、ブロックＢ２ｂ内に配置されるプレファルールセルＰＣの数の割合を最大化することができる。よって歩留まりが上昇する効果や、自動配置配線時のトータルの工程時間短縮を図る効果を最大化することが可能となる効果が得られる。

第３実施形態は、目標とするセル使用率を実現するように、ミニマムルールセルＭＣとプレファルールセルＰＣとを混在させた上で配置配線する実施形態である。図８のフローを用いて説明する。まずＳ３１において、目標セル使用率ＵＲが求められる。まずネットリストに応じて総配線長が求められる。次に総配線長とチップコスト等から予め定められる配線層数とにより、最小ブロックＭＢのサイズを求めることが出来る。またネットリストから、搭載されるミニマムルールセルＭＣの総面積が求まる。よって最小ブロックＭＢのブロック面積に対して、搭載されるミニマムルールセルＭＣの総面積が占める比率である目標セル使用率ＵＲが求まる。すなわち目標セル使用率ＵＲは、最も小さいセルを用いて、最も配線密度を高くして最大セル搭載数を実現する場合における使用率であり、チップサイズ削減の観点からは最も理想的な使用率である。本実施形態では、目標セル使用率ＵＲが６０％であるとする。なお総配線長、最小ブロックＭＢの求め方については第１実施形態で説明しているため、ここでは詳細な説明を省略する。

次にＳ３２へ進み、最小ブロックＭＢに比して大きいブロックサイズを有する実使用ブロックＵＢのサイズが設定される。実使用ブロックＵＢのブロックサイズが大きくなるほど、配線に余裕が存在するため、自動配置配線時の計算が収束しやすくなる。そして実使用ブロックＵＢのサイズは、自動配置配線時における計算の収束しやすさとチップコスト等の観点のバランスに応じて設定される。詳しい設定方法については第１実施形態で説明しているため、ここでは詳細な説明を省略する。

次にＳ３３へ進み、ネットリストとミニマムルールセルライブラリＭＣＬに基づいて、実使用ブロックＵＢに対して全てミニマムルールセルＭＣを配置した場合におけるセル使用率である、ミニマムルール時セル使用率ＭＵＲが求められる。この場合、上述した目標セル使用率ＵＲを求める場合と比すると、ブロックのサイズのみが大きくされるため、ミニマムルール時セル使用率ＭＵＲは目標セル使用率ＵＲよりも低くなり、本実施形態では５０％であるとする。

次にＳ３４へ進み、ネットリストとプレファルールセルライブラリＰＣＬに基づいて、実使用ブロックＵＢに対して、全てプレファルールセルＰＣを配置した場合におけるセル使用率であるプレファルール時セル使用率ＰＵＲが求められる。この場合、上述したミニマムルール時セル使用率ＭＵＲを求める場合と比して、セルのサイズのみが大きくされるため、プレファルール時セル使用率ＰＵＲはミニマムルール時セル使用率ＭＵＲよりも高くなり、本実施形態では７０％であるとする。

ここでミニマムルールセルＭＣを使用する状態（ミニマムルール時セル使用率ＭＵＲ＝５０％）では、セルの移動自由度が高く自動配置配線時の計算が収束しやすくなるが、セル空き領域が５０％存在し、当該セル空き領域を有効に利用しているとはいえない。一方プレファルールセルＰＣを使用する状態（プレファルール時セル使用率ＰＵＲ＝７０％）ではセル空き領域を有効利用しているが、セル空き領域が３０％しか存在せず、自動配置配線の計算時においてセルの移動自由度が低くなるため、計算が収束せずに未結線の配線が発生する恐れがある。よって未結線状態の発生を防止しながら、実使用ブロックＵＢ内におけるセルの空き領域を有効利用するためには、ミニマムルールセルＭＣとプレファルールセルＰＣとを適切な割合で混合して配置すればよいことが分かる。ここでミニマムルールセルＭＣとプレファルールセルＰＣとの数の比をセル比率と定義する。セル比率は種々の定め方があるが、本実施形態では配置される全てのセルのうち、ミニマムルールセルＭＣが占める比率をセル比率ＣＲとする。なお、直接ミニマムルールセルＭＣとプレファルールセルＰＣとの間で比率をとってもよいことは言うまでもない。また、ミニマムルールセルＭＣとプレファルールセルＰＣとを混合配置したときのセル使用率を、混合セル使用率ＸＵＲと定義する。

次にＳ３５へ進み、セル比率ＣＲが算出される。ここで最適なセル比率ＣＲの求め方には各種存在する。本実施形態では、混合セル使用率ＸＵＲにおける最適値（自動配置配線が所定時間内に収束し、プレファルールセルＰＣの使用率が最も高くなるような値）が、目標セル使用率ＵＲ（６０％）と同等であるとする場合における、セル比率ＣＲの求め方を説明する。配置される全セル中、ミニマムルールセルＭＣが用いられる比率がセル比率ＣＲであるため、プレファルールセルＰＣが用いられる比率は（１−ＣＲ）で求められる。またミニマムルール時セル使用率ＭＵＲ＝５０％、プレファルール時セル使用率ＰＵＲ＝７０％であるため、目標セル使用率ＵＲ（６０％）との間では次式が成立する。
５０（％）×ＣＲ＋７０（％）×（１−ＣＲ）＝６０（％）・・・式（１）
式（１）よりセル比率ＣＲ＝０．５が求まる。これにより、ミニマムルールセルＭＣとプレファルールセルＰＣとを５０％ずつの比で混在させることにより、混合セル使用率ＸＵＲを目標セル使用率ＵＲと同等の６０％にすることが可能となる。

Ｓ３６へ進み、ミニマムルールセルＭＣとプレファルールセルＰＣとをそれぞれ５０％の数で配置するような混合セルライブラリＸＣＬが作成され、混合セルライブラリＸＣＬに基づいて配置配線が行われる。その結果図９に示すように、配置配線の実行により、ミニマムルールセルＭＣ、プレファルールセルＰＣがそれぞれ５０％ずつ配置配線された状態を得ることができる。

以上詳細に説明したとおり、第３実施形態に係る半導体集積回路の設計方法によれば、セルの移動自由度が確保されて自動配置配線時の計算が確実に収束し、未結線状態が発生せず、かつ、セルの空き領域を最大限に有効利用してプレファルールセルＰＣの数を最大化することができるように、セル比率を最適化することができる。そして目標セル使用率ＵＲをセル比率の最適化の指標に用い、目標セル使用率ＵＲを満たすようにセル比率を定めることで、最適なセル比率を迅速・簡易に取得することが可能となる。よってセル比率を最適化することで、未結線の発生を防止しながら、プレファルールセルＰＣを使用することによるデザインルール緩和により歩留まりが上昇する効果や、自動配置配線時のトータルの工程時間短縮を図る効果を最大限に得ることが可能となる。

第４実施形態は、クリティカルパスが通過するセルにプレファルールセルＰＣを配置するという実施形態である。第４実施形態を図１０のフローを用いて説明する。まずＳ４０で、製造しようとする半導体集積回路の等価回路を備えるネットリストに基づいて、信号遅延のマージンが少なくタイミングが厳しい配線経路であるクリティカルパスＣＰが得られる。クリティカルパスＣＰは多層配線で構成されている。またクリティカルパスＣＰの発生原因としては、ネットリストに起因する場合や、配線が混雑し配線間隔が狭くなるため、配線容量が大きくなり、信号伝達速度が低下することに起因する場合、また配線経路長に起因する場合等が挙げられる。

次にＳ４１において、ミニマムルールセルライブラリＭＣＬに基づいて、ミニマムルールセルＭＣの配置配線が行われる。またＳ４２において、多層配線により形成された配線経路であるクリティカルパスＣＰが一部でも通過するセルが、置換対象セルＥＣとして設定される。そしてＳ４３乃至Ｓ５０ｅにおいて、第１実施形態のフロー（図２、Ｓ１３乃至Ｓ２０ｅ）と同様のフローが行われる。フローの詳細な説明は、ここでは省略する。そして全ての置換対象セルＥＣに対して処理が完了するとＳ５０ｅへ進み、フローが終了され、図１１に示すブロックＢ４が得られる。

これにより図１１に示すように、クリティカルパスＣＰ（図１１中、太線の配線）が通過するセルがプレファルールセルＰＣとされることで、クリティカルパスＣＰにおけるバイパス配線が減ることにより、コンタクト抵抗による信号遅延等の問題を防止することができる。またクリティカルパスＣＰが通過するセルがプレファルールセルＰＣとされることで、クリティカルパスＣＰと他の配線との配線間隔が広げられるため、配線間容量が減少することにより、信号遅延等の問題を防止することができる。よって、クリティカルパスＣＰの信号遅延に対するマージンを確保することが可能となる。

第５実施形態は、歩留まり向上と、配置配線の工程時間短縮化とを同時に満たしながら、かつブロックサイズを縮小できる実施形態である。第５実施形態を図１２のフローを用いて説明する。まずＳ５１において、配置配線が行われる。ここで配置配線は種々の方法であってよく、前述した第３実施形態によってプレファルールセルＰＣとミニマムルールセルＭＣとが混合して配置配線されたものでもよいし、プレファルールセルＰＣのみが配置配線されたものでもよい。例として図１３（Ａ）に、全てプレファルールセルＰＣが配置配線され、未結線のセルがない状態とされているブロックＢ５ａの模式図を示す。

次にＳ５２において、配線に余裕がある領域が存在するか否かが判定される。この配線の余裕の有無の判断は、例えばコンジェスションマップ等のツールを使用することにより判断することができる。ここで配線の余裕は種々の定義方法があるが、例えばプレファルールセルＰＣの面積に対して配線が占める面積の比率であるプレファルールセル配線密度を求め、当該プレファルールセル配線密度が、プロセステクノロジや半導体集積回路のスペックに応じて予め定められる値以下であれば余裕があると判断する手法がある。そしてＳ５２において、プレファルールセル配線密度の値が予め定められる値以上である場合には、配線が混雑しており余裕がないと判断されＳ５８に進みフローが終了される。一方、プレファルールセル配線密度が予め定められる値より小さい場合には、配線に余裕があると判断されＳ５３に進む。ブロックＢ５ａでは、領域Ａ２内の全てのプレファルールセルＰＣが、配線に余裕があるセルであると判断される。

Ｓ５３では、配線に余裕があるセルのうち、プレファルールセルＰＣを縮小対象セルＲＣとして認識して設定する動作が行われる。ブロックＢ５ａでは、領域Ａ２内のセルは全てのプレファルールセルＰＣであるため、当該プレファルールセルＰＣが縮小対象セルＲＣとして設定される。

次にＳ５４に進み、設定された縮小対象セルＲＣ（プレファルールセルＰＣ）の全てがミニマムルールセルＭＣに置換される。その後、置換により生じたセル空き領域を埋めるように、ブロックＢ５ａ内の全てのセル（ミニマムルールセルＭＣおよびプレファルールセルＰＣの両者が存在する）を、ブロックＢ５ａ領域の中心ＰＰ方向へ移動させる工程が行われる。次にＳ５６に進み、再配線が可能であるか否かが判断される。再配線ができない場合にはＳ５１へ戻り再度配置配線からやり直しが行われる。一方、再配線が可能な場合にはＳ５７へ進み、ブロック領域の再構成が行われ、Ｓ５８でフローが終了されることで、図１３（Ｂ）に示すブロックサイズが縮小されたブロックＢ５ｂが得られる。なお、縮小対象セルＲＣ（プレファルールセルＰＣ）をミニマムルールセルＭＣに置き換えても、自動配置配線時の工程時間の悪化や、歩留まりの低下が発生しない程度のマージンを見込んで、余裕の有無を判断するために予め定められる値を定めることが好ましい。

以上詳細に説明したとおり、第５実施形態に係る半導体集積回路の設計方法によれば、配線密度が予め定められる値より小さく、配線に余裕があると認識される領域に配置されるプレファルールセルＰＣを、ミニマムルールセルＭＣに置換した上で、置換により発生したスペースを利用するように置換後のセルおよび他のセルをブロックの中心方向へ移動し、移動後に再配線を行い、ブロック領域の再構成を行う。これにより、配線に余裕があるプレファルールセルＰＣを選択的にミニマムルールセルＭＣに置換できる。よってミニマムルールセルＭＣへの置換による配線の混雑の発生を防止し、自動配置配線の工程時間の増大およびバイパス配線の増加による歩留まり等の低下を防止できると同時に、ブロックサイズを縮小することが可能となる。よって半導体装置の性能および工程時間を維持しながら、チップサイズの削減を図ることが可能となり、半導体装置の低コスト化を図ることが可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第３実施形態では目標セル使用率ＵＲを実現するように、ミニマムルールセルＭＣとプレファルールセルＰＣとを混在させた上で配置配線する実施形態としたが、第３実施形態に基づいて配置配線が完了された時点（図９）を基点として、他の実施形態と組み合わせて用いてもよいことは言うまでもない。

例えば、第３実施形態の完了時である図９のブロックＢ３の配置配線状態を基点として、第１実施形態または第２実施形態に係るフローの少なくとも一方を行ってもよい。配線混雑部が発生している場合には、第１実施形態に係るフローによって配線混雑部の混雑が緩和される。すなわちブロック内のミニマムルールセルＭＣの各々について配線密度を求め、配線密度が予め定められた値より高いものを配線緩和対象セルＷＣとして設定する。その後のステップは図２におけるＳ１４乃至Ｓ２０ｅと同様のため、ここでは説明を省略する。そして未結線のセルが発生している場合には、第２実施形態に係るフローによって、未結線状態が回避される。すなわちブロック内のプレファルールセルＰＣであって未結線となる端子を備えるセル、または配線されるべき端子間を直線で結んだ当該直線上に存在するセル（阻害セルと定義する）の少なくとも一つを、移動対象セルＳＣとして設定する。その後のステップは図６におけるＳ２４乃至Ｓ３０と同様のため、ここでは説明を省略する。これにより、セルの空き領域の有効利用によるセル使用率の向上と、未結線の発生防止とを同時に満たすことにより、歩留まり向上とセル特性の向上とを図ることが可能となる。そしてさらに加えて、配線の混雑部をなくすことができるため、自動配置配線の工程時間短縮を図ることや、配線容量によるセル特性の向上を図ることが可能となる。

また例えば、第３実施形態の完了時である図９のブロックＢ３の配置配線状態を基点として、第５実施形態および第２実施形態に係るフローを行ってもよい。配線に余裕がある領域が存在する場合には、第５実施形態によってブロックサイズの縮小化を図ることができる。すなわちブロック内のプレファルールセルＰＣであって配線に余裕がある領域に存在するセルが、縮小対象セルＲＣとして設定される。その後のステップは図１２におけるＳ５４乃至Ｓ５８と同様のため、ここでは説明を省略する。そして未結線のセルが発生している場合には、第２実施形態に係るフローによって、未結線状態が回避される。すなわちブロック内のプレファルールセルＰＣであって未結線となる端子を備えるセル、または配線されるべき端子間を直線で結んだ当該直線上に存在するセル（阻害セルと定義する）の少なくとも一つを、移動対象セルＳＣとして設定する。その後のステップは図６におけるＳ２４乃至Ｓ３０と同様のため、ここでは説明を省略する。これにより、未結線状態の防止と、歩留まり向上と、配置配線の工程時間の短縮化とを同時に満たしながら、かつブロックサイズを縮小することが可能となり、チップコスト削減に寄与できる。

また例えば、第５実施形態の完了時である図１３（Ｂ）のブロックＢ５ｂの状態において、未結線のセルが発生している場合には、第２実施形態に係るフローを行ってもよい。すなわちブロックＢ５ｂ内のプレファルールセルＰＣであって未結線となる端子を備えるセル、または配線されるべき端子間を直線で結んだ当該直線上に存在するセル（阻害セルと定義する）の少なくとも一つを、移動対象セルＳＣとして設定する。その後のステップは図６におけるＳ２４乃至Ｓ３０と同様のため、ここでは説明を省略する。これにより、未結線状態の防止とブロックサイズ縮小とを同時に満たすことが可能となるため、歩留まり向上と配置配線の工程時間の短縮化とを同時に満たしながら、チップコスト削減に寄与できる。

また第４実施形態に係るフローでは、配置配線（図１０、Ｓ４１）の実行後に、クリティカルパスＣＰを通過する置換対象セルＥＣの設定（Ｓ４２）が行われるとしたが、この形態に限られない。配置配線（Ｓ４１）の実行前に、ネットリストによりクリティカルパスＣＰを確認し、予めクリティカルパスＣＰが通過するセルにプレファルールセルＰＣを用いて配置する形態をとってもよい。

また第１実施形態に係るフローでは、配線密度を求め該配線密度が予め定められる値以上であれば混雑していると判断するとしたが、混雑の判断方法はこの方法に限られない。例えばセルが備える配線経路数に対して、当該セルを配線が通過する数の比率が、予め定められる値以上であれば混雑していると判断してもよい。

また第５実施形態に係るフローでは、配線に余裕がある領域のプレファルールセルＰＣが縮小対象セルＲＣとして設定されるとしたが、ブロックＢ５ａ（図１３（Ａ））の境界近傍にあるプレファルールセルＰＣを縮小対象セルＲＣとして設定すれば、境界近傍のセルのみをブロック中心方向へ移動させればよいため、移動させるセル数が少なくより好ましい。

なお、ミニマムルールセルライブラリＭＣＬは第１セルライブラリの一例、プレファルールセルライブラリＰＣＬは第２セルライブラリの一例、ミニマムルールセルＭＣは第１セルの一例、プレファルールセルＰＣは第２セルの一例、プレファルールセル配線密度は第２セル配線密度の一例である。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） 基本となるセルを複数備える第１セルライブラリと、
該第１セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第２セルライブラリとを用いる設計方法であって、
前記第１セルライブラリに基づいて配置配線するステップと、
前記第１セルライブラリに基づいて配置配線される第１セルの各々について、該第１セルの面積に対して配線が占める面積の比率である配線密度を求め、該配線密度に応じて前記第１セルを配線緩和対象セルとして認識するステップと、
該配線緩和対象セルに隣接するセルとの間で所定ピッチを満たすように、該配線緩和対象セルを、前記第２セルライブラリに基づいて配置される第２セルに置換するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計方法。
（付記２） 前記第２セルに置換するステップ後において、前記配線緩和対象セルが前記所定ピッチを満たさない場合には、置換後の該配線緩和対象セルを移動させることを特徴とする付記１に記載の半導体集積回路の設計方法。
（付記３） 基本となるセルを複数備える第１セルライブラリと、
該第１セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第２セルライブラリとを用いる設計方法であって、
前記第２セルライブラリに基づいて配置配線するステップと、
前記第２セルライブラリに基づいて配置配線され未結線となる端子を備える第２セルまたは／および配線されるべき前記端子間の接続を阻害する阻害セルを移動対象セルとして認識するステップと、 前記移動対象セルに隣接するセルとの間で所定ピッチを満たすように、該移動対象セルを前記第２セルの状態で移動するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計方法。
（付記４） 前記第２セルの状態で移動するステップ後において、移動後の前記移動対象セルが前記所定ピッチを満たさない場合には、該移動対象セルを前記第１セルライブラリに基づいて配置される第１セルに置換すると共に移動させることを特徴とする付記３に記載の半導体集積回路の設計方法。
（付記５） 前記阻害セルは、互いに配線されるべき前記端子間の最短距離の配線経路が通過する前記第２セルのうち少なくとも何れか一つの前記第２セルであることを特徴とする付記３に記載の半導体集積回路の設計方法。
（付記６） 基本となるセルを複数備える第１セルライブラリと、
該第１セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第２セルライブラリとを用いる設計方法であって、
ネットリストおよび配線層数に応じて求まる最小ブロックの面積に対して、前記第１セルライブラリに基づいて該最小ブロックに配置される第１セルの総面積が占める目標セル使用率を求めるステップと、
前記最小ブロックに比して大きいブロックサイズを有する実使用ブロックを求めるステップと、
前記目標セル使用率を満たすように、前記第１セルライブラリに基づいて前記実使用ブロックに配置配線される第１セルの数と、前記第２セルライブラリに基づいて前記実使用ブロックに配置配線される第２セルの数との比であるセル比率を求めるステップ
を備えることを特徴とする半導体集積回路の設計方法。
（付記７） 前記セル比率に基づいて前記第１セルおよび前記第２セルの配置配線を行うステップと、
前記第１セルライブラリに基づいて配置配線される第１セルの各々について、該第１セルの面積に対して配線が占める面積の比率である配線密度を求め、該配線密度に応じて前記第１セルを配線緩和対象セルとして認識するステップと、
該配線緩和対象セルに隣接するセルとの間で所定ピッチを満たすように、該配線緩和対象セルを、前記第２セルライブラリに基づいて配置される第２セルに置換するステップと、
再配線を行うステップと
を備えることを特徴とする付記６に記載の半導体集積回路の設計方法。
（付記８） 前記セル比率に基づいて前記第１セルおよび前記第２セルの配置配線を行うステップと、
前記第２セルライブラリに基づいて配置配線され未結線となる端子を備える第２セルまたは／および配線されるべき前記端子間の接続を阻害する阻害セルを移動対象セルとして認識するステップと、
前記移動対象セルに隣接するセルとの間で所定ピッチを満たすように、該移動対象セルを前記第２セルの状態で移動するステップと、
再配線を行うステップと
を備えることを特徴とする付記６に記載の半導体集積回路の設計方法。
（付記９） 前記セル比率に基づいて前記第１セルおよび前記第２セルの配置配線を行うステップと、
前記第２セルの各々について、該第２セルの面積に対して配線が占める面積の比率である第２セル配線密度を求め、該第２セル配線密度が予め定められる値以下である前記第２セルを縮小対象セルとして認識するステップと、
前記縮小対象セルを前記第１セルライブラリに基づいて第１セルに置換し、前記ブロック領域内に配置配線される前記第１セルまたは／および前記第２セルを前記ブロック領域の中心方向へ移動させるステップと、
再配線を行うステップと、
前記ブロック領域を再構成するステップと
を備えることを特徴とする付記６に記載の半導体集積回路の設計方法。
（付記１０） 基本となるセルを複数備える第１セルライブラリと、
該第１セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第２セルライブラリとを用いる設計方法であって、
前記第１セルライブラリに基づいて第１セルを配置配線するステップと、
ネットリストに基づいて、信号遅延のマージンが少ない配線経路であるクリティカルパスを求めるステップと、
前記配置配線された前記第１セルのうち、前記クリティカルパスが通過する前記第１セルを置換対象セルとして認識するステップと、
該置換対象セルに隣接するセルとの間で所定ピッチを満たすように、該置換対象セルを、前記第２セルライブラリに基づいて配置される第２セルに置換するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計方法。
（付記１１） 前記第２セルに置換するステップ後において、前記置換対象セルが前記所
定ピッチを満たさない場合には、置換後の該置換対象セルを移動させることを特徴とする付記１０に記載の半導体集積回路の設計方法。
（付記１２） 基本となるセルを複数備える第１セルライブラリと、
該第１セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第２セルライブラリとを用いる設計方法であって、
前記第２セルライブラリに基づいてブロック領域内に配置配線される第２セルの各々について、該第２セルの面積に対して配線が占める面積の比率である第２セル配線密度を求め、該第２セル配線密度が予め定められる値以下である前記第２セルを縮小対象セルとして認識するステップと、
前記縮小対象セルを前記第１セルライブラリに基づいて第１セルに置換し、前記ブロック領域内に配置配線される前記第１セルまたは／および前記第２セルを前記ブロック領域の中心方向へ移動させるステップと、
再配線を行うステップと、
前記ブロック領域を再構成するステップと
を備えることを特徴とする半導体集積回路の設計方法。
（付記１３） 基本となるセルを複数備える第１セルライブラリと、
該第１セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第２セルライブラリとを用いる設計プログラムであって、
前記第１セルライブラリに基づいて配置配線するステップと、
前記第１セルライブラリに基づいて配置配線される第１セルの各々について、該第１セルの面積に対して配線が占める面積の比率である配線密度を求め、該配線密度に応じて前記第１セルを配線緩和対象セルとして認識するステップと、
該配線緩和対象セルに隣接するセルとの間で所定ピッチを満たすように、該配線緩和対象セルを、前記第２セルライブラリに基づいて配置される第２セルに置換するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計プログラム。
（付記１４） 基本となるセルを複数備える第１セルライブラリと、
該第１セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第２セルライブラリとを用いる設計プログラムであって、
前記第２セルライブラリに基づいて配置配線するステップと、
前記第２セルライブラリに基づいて配置配線され未結線となる端子を備える第２セルまたは／および配線されるべき前記端子間の接続を阻害する阻害セルを移動対象セルとして認識するステップと、
前記移動対象セルに隣接するセルとの間で所定ピッチを満たすように、該移動対象セルを前記第２セルの状態で移動するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計プログラム。
（付記１５） 基本となるセルを複数備える第１セルライブラリと、
該第１セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第２セルライブラリとを用いる設計プログラムであって、
ネットリストおよび配線層数に応じて求まる最小ブロックの面積に対して、前記第１セルライブラリに基づいて該最小ブロックに配置される第１セルの総面積が占める目標セル使用率を求めるステップと、
前記最小ブロックに比して大きいブロックサイズを有する実使用ブロックを求めるステップと、
前記目標セル使用率を満たすように、前記第１セルライブラリに基づいて前記実使用ブロックに配置配線される第１セルの数と、前記第２セルライブラリに基づいて前記実使用ブロックに配置配線される第２セルの数との比であるセル比率を求めるステップ
を備えることを特徴とする半導体集積回路の設計プログラム。
（付記１６） 基本となるセルを複数備える第１セルライブラリと、
該第１セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第２セルライブラリとを用いる設計プログラムであって、
前記第１セルライブラリに基づいて第１セルを配置配線するステップと、
ネットリストに基づいて、信号遅延のマージンが少ない配線経路であるクリティカルパスを求めるステップと、
前記配置配線された前記第１セルのうち、前記クリティカルパスが通過する前記第１セルを置換対象セルとして認識するステップと、
該置換対象セルに隣接するセルとの間で所定ピッチを満たすように、該置換対象セルを、前記第２セルライブラリに基づいて配置される第２セルに置換するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計プログラム。
（付記１７） 基本となるセルを複数備える第１セルライブラリと、
該第１セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第２セルライブラリとを用いる設計プログラムであって、
前記第２セルライブラリに基づいてブロック領域内に配置配線される第２セルの各々について、該第２セルの面積に対して配線が占める面積の比率である第２セル配線密度を求め、該第２セル配線密度が予め定められる値以下である前記第２セルを縮小対象セルとして認識するステップと、
前記縮小対象セルを前記第１セルライブラリに基づいて第１セルに置換し、前記ブロック領域内に配置配線される前記第１セルまたは／および前記第２セルを前記ブロック領域の中心方向へ移動させるステップと、
再配線を行うステップと、
前記ブロック領域を再構成するステップと
を備えることを特徴とする半導体集積回路の設計プログラム。

ミニマムルールセルＭＣおよびプレファルールセルＰＣの概略図 第１実施形態に係る設計方法のフロー図 第１実施形態に係るブロックの概略図 バイパス配線が存在しない場合における配線緩和対象セルＷＣの概略図 バイパス配線が存在する場合における配線緩和対象セルＷＣの概略図 第２実施形態に係る設計方法のフロー図 第２実施形態に係るブロックの概略図 第３実施形態に係る設計方法のフロー図 第３実施形態に係るブロックの概略図 第４実施形態に係る設計方法のフロー図 第４実施形態に係るブロックの概略図 第５実施形態に係る設計方法のフロー図 第５実施形態に係るブロックの概略図 従来技術におけるスタンダードセルの一例を示す図

ＭＣ ミニマムルールセル
ＭＣＬ ミニマムルールセルライブラリ
ＰＣ プレファルールセル
ＰＣＬ プレファルールセルライブラリ
ＭＥＴ１ 第１配線層
ＭＥＴ２ 第２配線層
ＭＥＴ４ 第４配線層
ＭＷ１、ＭＷ２ 通過配線チャネル
ＲＣ 縮小対象セル
ＳＣ 移動対象セル
ＷＣ 配線緩和対象セル
ＵＲ 目標セル使用率
ＣＲ セル比率
ＭＵＲ ミニマムルール時セル使用率
ＸＵＲ 混合セル使用率

Claims (2)

1. 基本となるセルを複数備える第１セルライブラリと、
   該第１セルライブラリに備えられる同一回路構成の前記セルに比して、セル高さ方向への多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第２セルライブラリとを用いて、コンピュータが半導体集積回路の設計を実行する設計方法であって、
   前記コンピュータは、
   前記第１セルライブラリに基づいて配置配線するステップと、
   前記第１セルライブラリに基づいて配置配線される第１セルの各々について、該第１セルの面積に対して配線が占める面積の比率である配線密度を求め、該配線密度に応じて前記第１セルを配線緩和対象セルとして認識するステップと、
   該配線緩和対象セルに隣接するセルとの間で所定ピッチを満たすように、該配線緩和対象セルを、前記第２セルライブラリに基づいて配置され、前記第１セルに比して端子位置の間隔が拡幅されてセル幅方向に拡幅された第２セルに置換するステップと、
   再配線を行うステップと
   を実行することを特徴とする設計方法。
2. 前記第２セルに置換するステップ後において、前記配線緩和対象セルが前記所定ピッチを満たさない場合には、置換後の該配線緩和対象セルを移動させることを特徴とする請求項１に記載の設計方法。

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