JP2005115785A - 半導体装置の配線方法、半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】
信頼性や安定性を低下させることなく、太幅図形と細幅配線とが接続する部分における配線を規制する領域適切に設定し、その近傍を通る配線の配線長が不要に長くなることを防止する半導体装置の配線方法を提供する。
【解決手段】
（ａ）細幅配線パターン１１と細幅配線パターン１１より太い太幅パターン１５との関係を検索するステップと、（ｂ）細幅配線パターン１１と太幅パターン１５とが同じ層で接続されるとき、その接続に対応する配線ルールを参照するステップと、（ｃ）その配線ルールにより定まる所定の領域に折り曲がり点１１−４を持たないように細幅配線パターン１１を配置するステップとを具備する半導体装置の配線方法を用いる。配線ルールは、細幅配線パターン１１と接続される太幅パターン１５の端部１５−１から所定の距離３０以内に、細幅配線パターン１１に折れ曲がり点１１−４を設けないことである。
【選択図】 図３

Description

本発明は、半導体装置の配線方法、半導体装置の製造方法及び半導体装置に関し、特に、配線を適切に配置する半導体装置の配線方法、半導体装置の製造方法及び半導体装置に関する。

大規模集積回路（ＬＳＩ）のレイアウト設計において、論理機能セル／ブロック及び配線を自動的に配置及び配線する自動配置配線システムが知られている（例えば、特許文献１）。自動配置配線システムとしては、コンピュータを用いたＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）が例示される。自動配置配線システムを用いた配置配線は、例えば、以下のようにして行われる。まず、設計対象のＬＳＩの回路図に関するデータ、ライブラリとして準備されている論理機能セル／ブロックのデータ及び設計ルールに関するデータを読み込む。次に、読み込んだ各データに基づいて、論理機能セル／ブロックの配置を行う。続いて、読み込んだ各データに基づいて、論理機能セル／ブロック間の配線を行う。その後、配置及び配線に問題がないか否かを検証し、必要に応じて再配置及び再配線を行う。そして、最終的に、自動配置配線システム用のデータを、ＬＳＩを構成する各層のパターンに対応したチップ全体の配線に関するアートワークデータとして生成する。

自動的に配置及び配線されるものとしては、例えば、信号配線に例示される線幅の細い細幅配線や、電源配線や接地配線に例示される線幅の太い太幅配線、メモリに例示されるマクロ（論理機能セル／ブロック）がある。ここでは、太幅配線及びマクロのような細幅配線に比較して太い図形である太幅図形と細幅配線とを接続する場合について説明する。

図１は、従来の自動配置配線における太幅図形と細幅配線との接続部分を示すレイアウト図の一例である。Ｘ方向のグリット線１２１とＹ方向のグリット線１２２とに沿って、配線Ａ１１１、及び配線Ｂ１１２がそれぞれ設けられている。配線Ａ１１１（配線Ａ１１１−１〜１１１−３）は、一端を太幅図形１１５の一端に接続している。太幅図形１１５の周囲には、設計ルールに基づく太幅スペーシングエリア１１７が確保されている。

配線Ａ１１１は、太幅図形１１５との接合部分の近傍において、所定の設計ルールに基づいて配線されている。その設計ルールは、太幅図形（１１５）に接合する配線（１１１）が太幅図形（１１５）と同じ層で折れ曲がる場合、配線（１１１）は太幅図形（１１５）から最小スペーシング（１１９）以上離れた箇所で折れ曲がるという最小スペーシングルールである。この最小スペーシングルールにより、例えば、マイクロローディング効果の影響を防止することができる。

ここで、マイクロローディング効果とは、密度の大きなパターンと密度の小さなパターンとを同時にエッチングする場合に、エッチングのされ方が場所により異なるためにより生じるフォトリソグラフィー時のエッチングの不具合の現象をいう。図１の例では、太幅図形１１５と配線Ａ１１１の接続部分において、そのような効果が発生しやすい。そのため、最小スペーシングルールが適用される。

自動配線では、図１の場合、配線Ａ１１１を太幅図形１１５にできるだけ近付けたうえで双方を接続する。そのため、折れ曲がり点は必然的に最小スペーシング１１９の距離に位置することになる。そして、太幅図形１１５に接続する配線Ａ１１１−１〜配線Ａ１１１−２は、接続部分から設定された所定の距離Ｙ（所定の距離Ｙ＞最小スペーシング）より内側に位置することになる。このような場合、設計ルール上、配線Ａ１１１−１〜配線Ａ１１１−２に対して、太幅図形１１５の最小スペーシングルールが適用される。すなわち、太幅図形１１５用の太幅スペーシングエリア１１７が、配線Ａ１１１−１〜配線Ａ１１１−２の周囲にも拡大することになる。

配線Ｂ１１２は、設計ルール上、太幅スペーシングエリア１１７に侵入できない。そのため、配線Ｂ１１２は、グリット線Ｔｘ５−Ｔｙ１−Ｔｘ６−Ｔｙ６−Ｔｘ５に沿って配線される。すなわち、配線Ｂ１１２は、太幅配線１１５との接合部分の近傍において、太幅スペーシングエリア１１７を迂回するように配線される。しがたって、配線Ｂ１１２は、グリット線Ｔｘ５上だけに配線しても設計上問題がないにもかかわらず、配線Ａ１１１−２を迂回するように配線される。それにより、配線リソース（配線領域）が減るほか、配線長も長くなる。

したがって、太幅図形１１５と配線Ａ１１１との接合部分において、太幅スペーシングエリア１１７が不必要に大きくなる場合が起こりうる。太幅図形と細幅配線とが接続する部分における配線を規制する領域を適切に設定する技術が求められる。太幅図形と細幅配線とが接続する領域の近傍を通る配線を適切に設定する技術が望まれる。太幅図形と細幅配線とが接続する部分の近傍における配線領域を適切に確保し、配線長が不要に長くなることを防止する技術が望まれる。

特許第３３９０３９３号公報

従って、本発明の目的は、信頼性や安定性を低下させることなく、太幅図形と細幅配線とが接続する部分における配線を規制する領域を、適切に設定する半導体装置の配線方法、半導体装置の製造方法及び半導体装置を提供することにある。

また、本発明の他の目的は、信頼性や安定性を低下させることなく、太幅図形と細幅配線とが接続する領域の近傍を通る配線を、適切に設定する半導体装置の配線方法、半導体装置の製造方法及び半導体装置を提供することにある。

本発明の更に他の目的は、信頼性や安定性を低下させることなく、太幅図形と細幅配線とが接続する部分の近傍における配線領域を適切に確保し、配線長が不要に長くなることを防止する半導体装置の配線方法、半導体装置の製造方法及び半導体装置を提供することにある。

本発明の別の目的は、信頼性や安定性を低下させることなく、配線密度を高め、チップ面積を低減することが可能な半導体装置の配線方法、半導体装置の製造方法及び半導体装置を提供することにある。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

従って、上記課題を解決するために、本発明の半導体装置の配線方法は、（ａ）細幅配線パターン（１１）と細幅配線パターン（１１）より太い太幅パターン（１５）との関係を検索するステップと、（ｂ）細幅配線パターン（１１）と太幅パターン（１５）とが同じ層で接続されるとき、その接続に対応する配線ルールを参照するステップと、（ｃ）その配線ルールにより定まる所定の領域に折り曲がり点（１１−４）を持たないように細幅配線パターン（１１）を配置するステップとを具備する。
ここで、細幅配線パターン（１１）は、信号配線のような線幅の細い細幅配線に例示される。太幅パターン（１５）は、電源配線や接地配線のような線幅の太い太幅配線、メモリのようなマクロ（論理機能セル／ブロック）やその端子に例示される。太幅パターン（１５）の幅は、細幅配線パターン（１１）の幅の数倍から数十倍程度である。配線ルールは、例えば、自動配置配線の設計ルールファイル（４）に格納されて提供される。
本発明により、半導体装置において、所定の領域に折れ曲がり点（１１−４）がないので、太幅パターン（１５）の太幅スペーシングエリア（１７）が不必要に大きくなることがなくなる。それにより、配線の信頼性を低下させることなく、配線リソース（配線領域）を増やすことができる。

上記課題を解決するために、本発明の半導体装置の配線方法は、（ｄ）複数の細幅配線パターン（１１〜１３）を配線するステップと、（ｅ）複数の細幅配線パターン（１１〜１３）のうちから、複数の細幅配線パターン（１１〜１３）の各々より太い太幅パターン（１５）と同じ層で接続され、かつ、太幅パターン（１５）から所定の領域内において折れ曲がり点（１１−４）を持つ対象細幅配線パターン（１１）の存在を調べるステップと、（ｆ）対象細幅配線パターン（１１）に対応する配線ルールに従って、その所定の領域に折り曲がり点（１１−４）を持たないように対象細幅配線パターン（１１）を再配線するステップとを具備する。
ここで、細幅配線パターン（１１）及び太幅パターン（１５）は、前述のとおりである。
本発明により、半導体装置において、所定の領域に折れ曲がり点（１１−４）がないので、太幅パターン（１５）の太幅スペーシングエリア（１７）が不必要に大きくなることがなくなる。それにより、配線の信頼性を低下させることなく、配線リソース（配線領域）を増やすことができる。

上記の半導体装置の配線方法において、その配線ルールは、細幅配線パターン（１１）と接続される太幅パターン（１５）の端部（１５−１）から所定の距離（３０）未満に、細幅配線パターン（１１）に折れ曲がり点（１１−４）を設けないことである。
このような配線ルールにより、太幅パターン（１５）と同じ層で接続される細幅配線パターン（１１）の折れ曲がり点に関わる箇所（１１−２）が、所定の領域に入らず、最小スペーシングルールが適用されず、太幅スペーシングエリア（１７）が不必要に大きくなることがなくなる。

上記の半導体装置の配線方法において、所定の距離（３０）は、太幅パターン（１５）からの突き出しに関するスペーシング値（Ｘ）である。
折れ曲がり点が太幅パターン（１５）からの突き出しに関するスペーシング値（Ｘ）より遠くなるので、細幅配線パターン（１１）の折れ曲がりにより太幅スペーシングエリア（１７）が拡大することが無く、フォトリソグラフィー時のエッチングの不具合も発生しない。

上記課題を解決するために、コンピュータに実行可能なプログラムは、（ａ）細幅配線パターン（１１）と細幅配線パターン（１１）より太い太幅パターン（１５）との関係を検索するステップと、（ｂ）細幅配線パターン（１１）と太幅パターン（１５）とが同じ層で接続されるとき、その接続に対応する配線ルールを参照するステップと、（ｃ）その配線ルールにより定まる所定の領域に折り曲がり点（１１−４）を持たないように細幅配線パターン（１１）を配置するステップとを具備する方法を実行する。

上記課題を解決するために、コンピュータに実行可能なプログラムは、（ｄ）複数の細幅配線パターン（１１〜１３）を配線するステップと、（ｅ）複数の細幅配線パターン（１１〜１３）のうちから、複数の細幅配線パターン（１１〜１３）の各々より太い太幅パターン（１５）と同じ層で接続され、かつ、太幅パターン（１５）から所定の領域内において折れ曲がり点（１１−４）を持つ対象細幅配線パターン（１１）の存在を調べるステップと、（ｆ）対象細幅配線パターン（１１）に対応する配線ルールに従って、その所定の領域に折り曲がり点（１１−４）を持たないように対象細幅配線パターン（１１）を再配線するステップとを具備する方法を実行する。

上記のプログラムにおいて、その配線ルールは、細幅配線パターン（１１）と接続される太幅パターン（１５）の端部（１５−１）から所定の距離（３０）未満に、細幅配線パターンに（１１）折れ曲がり点（１１−４）を設けないことである。

上記のプログラムにおいて、所定の距離（３０）は、太幅パターン（１５）からの突き出しに関するスペーシング値（Ｘ）である。

上記課題を解決するために本発明の半導体装置の製造方法は、（ｍ）回路図データ（２）と論理機能ブロックデータ（３）と設計ルールデータ（４）とに基づいて、半導体装置の論理機能セルを配置するステップと、（ｎ）請求項１乃至４のいずれか一項に記載の半導体装置の配線方法に従ってその半導体装置の配線を行うステップと、（ｏ）その論理機能セルとその配線とについて検証を行い、その半導体装置のレイアウト設計を完成するステップと、（ｐ）そのレイアウト設計に基づいて作成されたマスクを用いて、半導体基板上に成膜された膜に対してリソグラフィ処理を行うステップとを具備する。
本発明により、半導体装置において、所定の領域に折れ曲がり点（１１−４）がないので、太幅パターン（１５）の太幅スペーシングエリア（１７）が不必要に大きくなることがなくなる。それにより、配線の信頼性を低下させることなく、配線リソース（配線領域）を増やし、配線長を短くすることができる。そして、半導体チップの面積を小さくすることができる。

上記課題を解決するために本発明の半導体装置は、第１細幅配線パターン（１１）と、第１細幅配線パターン（１１）に接続され、第１細幅配線パターン（１１）より太い太幅パターン（１５）とを具備する。第１細幅配線パターン（１１）は、第１細幅配線パターン（１１）と接続される太幅パターン（１５）の端部（１５−１）から所定の距離（３０）以上離れた位置で折れ曲がり点（１１−４）を有する。
本発明により、半導体装置において、所定の領域に折れ曲がり点（１１−４）がないので、太幅パターン（１５）の太幅スペーシングエリア（１７）が不必要に大きくなることがなくなり、配線の信頼性を低下させることなく、配線リソース（配線領域）を増やし、配線長を短くすることができる。そして、半導体チップの面積を小さくすることができる。

上記の半導体装置において、第２細幅配線パターン（１２）を更に具備する。第２細幅配線パターン（１２）は、予め設定された格子状の複数のグリット線（２１、２２）のうち、太幅パターン（１５）の側面に対して平行かつ設計ルール上の最近接の最近接グリット線（Ｔｘ５）に設けられ、第１細幅配線パターン（１１）の端部（１５）から折れ曲がり点（１１−４）に対応する位置においても、端部（１５−１）近傍を迂回することなく最近接グリット線（Ｔｘ５）上に設けられている。
本発明により、半導体装置において、第２細幅配線パターン（１２）は、端部（１５−１）近傍を迂回することなく最近接グリット線（Ｔｘ５）上に直線的に設けることができる。そして、配線の信頼性を低下させることなく、配線リソース（配線領域）を増やし、配線長を短くすることができる。

上記の半導体装置において、太幅パターン（１５）からの突き出しに関するスペーシング値（Ｘ）である。
折れ曲がり点が太幅パターン（１５）からの突き出しに関するスペーシング値（Ｘ）と最小スペーシング（１９）との和より遠くなるので、細幅配線パターン（１１）の折れ曲がりにより太幅スペーシングエリア（１７）が拡大することが無く、フォトリソグラフィー時のエッチングの不具合も発生しない。

本発明により、信頼性や安定性を低下させることなく、太幅図形と細幅配線とが接続する部分における配線を規制する領域適切に設定し、その近傍を通る配線の配線長が不要に長くなることを防止することができる。

以下、本発明の配置配線システム、半導体装置の配線方法及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。

まず、本発明の半導体装置の配線方法を適用した配置配線システムの実施の形態の構成について、添付図面を参照して説明する。
図２は、本発明の半導体装置の配線方法を適用した配置配線システムの実施の形態の構成を示す図である。配置配線システム１０は、自動配線配置装置１及び設計データベース９を具備する。

設計データベース９は、ワークステーションに例示される情報処理装置である。データとそのデータに関連するコンピュータプログラムとしての回路図データファイル２、セル／ブロックライブラリ３及び設計ルールファイル４を備える。回路図データファイル２は、設計対象のＬＳＩを構成する各ブロックの端子間の接続関係を示す接続データを備える。セル／ブロックライブラリ３は、ビアやＮＡＮＤゲートなどの（論理機能）セルに関するデータ、複雑な論理機能を実現する（論理機能）ブロックに関するデータを備える。設計ルールファイル４は、各配線層の配線ピッチ、配線幅および配線最小間隔、ビアセルを構成する各要素の寸法のような配置配線時および検証時に使用する設計ルールを含む。本発明に関わる配線ルールは、設計ルールファイル４に格納されている。

自動配線配置装置１は、ワークステーションに例示される情報処理装置である。コンピュータプログラムとしての読込／前処理部６、自動配置配線本体部７及び配置配線結果検証部８を備える。自動配線配置装置１と設計データベース９とは、通信可能に接続されている。システムの簡素化、省スペース化などから、両者が一体であっても良い。

読込／前処理部６は、回路図データファイル２から、設計対象ＬＳＩを構成する各ブロックの端子間の接続データを読み込む。加えて、セル／ブロックライブラリ３から、設計対象ＬＳＩに使用するセル／ブロックに関するアートワークデータを読み込む。更に、設計ルールファイル４から、各配線層の配線ピッチ、配線幅および配線最小間隔、ビアセルを構成する各要素の寸法等の配置配線時および検証時に使用する設計ルールを読み込む。設計ルールは、本発明に関わる配線ルールを含む。
自動配置配線本体部７は、読み込んだデータに基づいて、配置配線用のデータを作成し、配置配線を実行する。このとき、本発明に関わる配線ルールを適用する。そして、配置配線の実行結果を配置配線結果検証部８に出力する。
配置配線結果検証部８は、配置配線の実行結果について検証を行う。検証時に、本発明に関わる配線ルールを用いても良い。不具合が発見されない場合、配置配線の実行結果をアートワークデータに再変換した後、配置配線結果出力ファイル５として出力する。不具合が発見された場合、自動配置配線本体部７に属する配置配線結果検証部８、又は、図示されない入力／編集部により不具合点の修正および配置配線の再実行が行われる。そして、再び検証を行う。

図３は、本発明の半導体装置の配線方法を適用した半導体装置のレイアウト図の一例である。この図は、太幅図形と細幅配線との接続部分を示し、本願発明を図１の場合に適用したものである。Ｘ方向のグリット線２１とＹ方向のグリット線２２とに沿って、配線Ａ１１、及び配線Ｂ１２がそれぞれ設けられている。配線Ａ１１（配線Ａ１１−１〜１１−３、折れ曲がり点１１−４、接続点１１−５）は、接続点１１−５において太幅図形１５の端部１５−１に接続している。太幅図形１５の周囲には、設計ルールに基づく太幅スペーシングエリア１７が確保されている。太幅スペーシングエリア１７は、端部１５−１側において、折れ曲がり点１１−４の先へ太幅スペーシング１７ａ分だけ広がっている。

ここで、細幅配線としての配線Ａ１１〜配線Ｂ１２は、信号配線のような線幅の細い細幅配線に例示される。太幅図形１５は、電源配線や接地配線のような線幅の太い太幅配線、メモリのようなマクロ（論理機能セル／ブロック）やその端子に例示される。太幅図形１５の幅は、細幅配線の幅の数倍から数十倍程度である。

配線Ａ１１は、太幅図形１５との接合部分の近傍において、所定の設計ルール（配線ルール）に基づいて配線されている。その配線ルールは、太幅図形（１５）に接続する細幅配線（１１）が太幅図形（１５）と同じ層において折れ曲がる場合、細幅配線（１１）と接合する太幅図形（１５）の端部（１５−１）から所定の距離Ｘ（３０）以上離れた位置に折れ曲がり点（１１−４）を設けることである。その場合、配線Ａ１１における折れ曲がり点１１−４から接続点１１−５までは直線となる。

このような配線ルールは、図１における配線Ａ１１１−１〜配線Ａ１１１−２に対して太幅図形１１５の最小スペーシングルールが適用されるような場合に有効である。すなわち、このような最小スペーシングルールを設計ルールとして利用して配置配線を行う場合に適用することが好ましい。例えば、銅による配線を行う場合である。

所定の距離Ｘ３０は、設計ルール上「太幅図形からの突き出しに関するスペーシング値」として知られる値を用いることができる。この値は、細幅配線が太幅図形から突き出すとき、その細幅配線の根元からの道のり（長さ）である。細幅配線がその値以上に太幅図形から突き出すと、細幅配線に最小スペーシングルールが適用されなくなる。この値は、通常、（直線）距離ではなく道のりとして用いられ、途中に折れ曲がりがある場合もある。しかし、本実施の形態の場合、途中が折れ曲がると、図１の場合のように太幅スペーシングエリア１７が配線Ｂ１２の側に広がってしまい好ましくない。そこで、配線Ａ１１−１は、所定の距離Ｘ３０以上の直線としている。それにより、配線Ａ１１−１に対して太幅図形１５の最小スペーシングルールが適用されず、太幅スペーシングエリア１７が不要に大きくなることがなくなる。したがって、配線リソース（配線領域）が不要に減らず、配線長も不要に長くなることがなくなる。
ただし、太幅スペーシングエリア１７に影響を与えない場合（例示：太幅図形１５が配線Ａ１１に対して相対的に大きい場合）には、途中に折れ曲がりがあっても問題は無い。

この場合、設計ルール上、配線Ａ１１−１〜配線Ａ１１−２に対して、太幅図形１５の最小スペーシングルールは適用されない。すなわち、太幅図形１５用の太幅スペーシングエリア１７が、配線Ａ１１−１〜配線Ａ１１−２の周囲に拡大しなくなる。そして、太幅スペーシングエリア１７は、端部１５−１側において、端部１５−１から所定の距離Ｘ３０（突き出し距離：太幅図形からの突き出しに関するスペーシング値）未満の範囲となる。すなわち、従来の場合（図１）に比較して、端部１５−１側において、太幅スペーシングエリア１７の範囲を狭くすることができる。配線Ａ１１は、その配線ルールにより、その範囲において折れ曲がり点１１−４を持たないように配線される。

配線Ｂ１２は、設計ルール上、太幅スペーシングエリア１７に侵入できない。配線Ｂ１２は、最小スペーシングルールを満たして、太幅スペーシングエリア１７に入らないように、グリット線Ｔｘ５上に配線される。すなわち、配線Ｂ１２は、従来の場合（図１）での迂回するような経路（Ｔｘ５−Ｔｙ１−Ｔｘ６−Ｔｙ６−Ｔｘ５）を取る必要がなくなる。それらにより、従来の場合（図１）に比較して、配線リソース（配線領域）が増加し、配線長も短くなる。

これにより、細幅配線Ａ１１〜Ｂ１２及び太幅図形１５の信頼性や安定性に対して何ら悪影響を与えることなく、図１の場合に比較して配線リソース（配線領域）を広げることが出来る。そして、細幅配線の長さが不要に長くなることを防止して、配線密度を高め、チップ面積を低減することが可能となる。

太幅スペーシングエリア１７は、通常の配線の占める領域の数倍〜数十倍ある。本発明により、太幅スペーシングエリア１７を抑制することができる。それにより、その抑制された領域分の迂回配線を無くすことが可能となる。

次に、本発明の半導体装置の配線方法の実施の形態（配置配線システムの実施の形態の動作）について、添付図面を参照して説明する。
図４は、本発明の半導体装置の配線方法の実施の形態を示すフローチャートである。

（１）ステップＳ０１：ライブラリ読込処理
読込／前処理部６は、回路図データファイル２、セル／ブロックライブラリ３、設計ルールファイル４にライブラリデータとして予め登録されている回路図、端子間の接続関係、配置する論理機能セル／ブロック、配線ピッチ、配線幅、配線の最小間隔、ビアの辺長、ビアセルを構成する各要素の寸法、本発明に関する配線ルール、等に関するデータを読み込む。そして、配置配線のルール設定を行う。
（２）ステップＳ０２：セル／ブロック配置処理
自動配置配線本体部７は、回路図に記述されているプリミティブセル（論理機能セル）および論理機能ブロックをＬＳＩチップ内に自動的に配置する。
（３）ステップＳ０３：セル／ブロック間配線処理
自動配置配線本体部７は、設定された配置配線ルールにしたがって各論理機能セル／ブロックの端子間を自動配線する。このステップにおいて、本発明に関する配線ルールを適用しても良い。
（４）ステップＳ０４：配置配線検証処理
配置配線結果検証部８は、未配置ブロック、配線の未接続部やショート部等の不具合が無いことを検証する。このステップにおいて、本発明に関する配線ルールを適用しても良い。不具合が発見された場合、自動配置配線本体部７に属する図示されない入力／編集部により不具合点の修正および配置配線の再実行が行われる。
（５）ステップＳ０５：配置配線済データ出力処理
ステップＳ０４で不具合が発見されない場合、配置配線の実行結果（自動配置配線装置１０用のデータ）をＬＳＩを構成する各層のパターンに対応したアートワークデータに再変換する。そして、再変換後、配置配線結果出力ファイル５として出力する。

以上のプロセスにより、配置配線の処理が終了する。

次に、ステップＳ０３において本発明に関する配線ルールを適用した半導体装置の配線方法について、添付図面を参照して説明する。図５は、ステップＳ０３を示すフローチャートである。
（１）ステップＳ２１
自動配置配線本体部７は、設定された配置配線ルールに、所定の設計ルール（配線ルール）が定義されているか否かを検索する。配線ルールは、太幅図形に接続する細幅配線が太幅図形と同じ層において折れ曲がる場合、細幅配線と接合する太幅図形の端部から所定の距離Ｘ（距離３０）以上離れた位置に折れ曲がり点を設けることである。
（２）ステップＳ２２
自動配置配線本体部７は、設定された配置配線ルールに所定の配線ルールが定義されている場合（ステップＳ２１：Ｙｅｓ）、配線を行う処理対象の細幅配線と太幅図形とが接続するか否かを判定する。
（３）ステップＳ２３
自動配置配線本体部７は、処理対象の細幅配線と太幅図形とが接続する場合（ステップＳ２２：Ｙｅｓ）、処理対象の細幅配線が、太幅図形のある層と同じ層（同層）で折れ曲がるか否かを判定する。
（４）ステップＳ２４
自動配置配線本体部７は、処理対象の細幅配線が太幅図形のある層と同層で折れ曲がる場合（ステップＳ２３：Ｙｅｓ）、処理対象の細幅配線の折れ曲がり位置を距離Ｘ（距離３０）にセットする。
（５）ステップＳ２５
自動配置配線本体部７は、設定された配置配線ルールに所定の配線ルールが定義されていない場合（ステップＳ２１：Ｎｏ）、処理対象の細幅配線と太幅図形とが接続しない場合（ステップＳ２２：Ｎｏ）、及び、処理対象の細幅配線が太幅図形のある層と同層で折れ曲がらない場合（ステップＳ２３：Ｎｏ）、処理対象の細幅配線の折れ曲がり位置として、通常の最小スペーシングルールを適用する。
（６）ステップＳ２６
自動配置配線本体部７は、上記のプロセス後に、各論理機能セル／ブロックの端子間の自動配線を行う。

本発明により、従来図１のように配線されていたものを、図３のように配線することができる。それにより、配線太幅スペーシングエリア１７が減少し、配線リソース（配線領域）が増加し、配線長を短くすることが可能となる。

本発明に関する配線ルールは、ステップＳ０４において適用しても良い。その場合について、添付図面を参照して説明する。図６は、ステップＳ０４を示すフローチャートである。ここでは、配線に関するフローチャートを示す。
（１）ステップＳ４１
配置配線結果検証部８は、ステップＳ０３においてエラーを許可して初期配線を行った配線中に、配線エラーがあるか否かを検索する。その際に参照する設計ルール（エラーの定義）は、所定の配線ルールを含む。その配線ルールは、太幅図形に接続する細幅配線が太幅図形と同じ層において折れ曲がる場合、細幅配線と接合する太幅図形の端部から所定の距離Ｘ（距離３０）以上離れた位置に折れ曲がり点を設けることである。配線エラーがなければ、配線に関する配置配線結果の検証は終了する。
（２）ステップＳ４２
配置配線結果検証部８は、配線エラーを発生している回路網（ネット）に関する経路のコスト計算を行う。コスト計算は、経路の距離の長さ制限、優先的に引く配線、経路探索（最短経路など）などに基づいて行う。
（３）ステップＳ４３
配置配線結果検証部８は、配線エラーを発生している回路網（ネット）とそのコストとをリストアップして集合Ｎとする。
（４）ステップＳ４４
配置配線結果検証部８は、集合Ｎ（リスト）に属する回路網（ネット）ｎをコスト順に並べ替える。
（５）ステップＳ４５
配置配線結果検証部８は、集合Ｎ（リスト）の順番に従い、設計ルール（エラーの定義）に基づいて、各ネットｎを再配線する。そして、ステップＳ４１へ戻る。

ステップＳ４１〜Ｓ４５は、配線エラーがなくなるまで繰り返しても良いし、所定の時間、又は、所定の回数の実行の後、終了しても良い。

本発明の場合も、図５の場合と同様に、従来図１のように配線されていたものを、図３のように配線することができる。それにより、配線太幅スペーシングエリア１７が減少し、配線リソース（配線領域）が増加し、配線長を短くすることが可能となる。

ステップＳ２１〜Ｓ２６と、ステップＳ４１〜Ｓ４５とは、いずれか一方だけ行ってもよいし、両方とも行っても良い。

上記の半導体装置の配線方法により作成された半導体装置のレイアウトを用いた、本発明の半導体装置の製造方法について説明する。図７は、本発明の半導体装置の製造方法の実施の形態を示すフロー図である。
（１）ステップＳ５１
上記のステップＳ０１〜Ｓ０５（ステップＳ２１〜Ｓ２６、及び、ステップＳ４１〜Ｓ４５の少なくとも一方を含む）を行い、配置配線結果出力ファイル５を得る。すなわち、半導体装置の配置配線処理により、半導体装置のレイアウト設計を完成する。
（２）ステップＳ５２
ステップＳ５１におけるレイアウト設計に基づいて、半導体製造プロセスに用いるマスクを設計する。そして、その設計に基づいて、マスクを作製する。マスクの設計、作製方法には、特に制限は無いが、例えば、従来知られた方法を用いることができる。
（３）ステップＳ５３
ステップＳ５２作成されたマスクを用いて、半導体基板上に半導体装置を製造する。半導体装置の製造プロセスには、上記マスクを用いていれば、特に制限は無い。例えば、従来知られた成膜処理、リソグラフィ処理等の方法を用いることができる。

ステップＳ５１〜Ｓ５３のようにして、本発明の半導体装置を製造することができる。この場合も、配線太幅スペーシングエリア１７が減少し、配線リソース（配線領域）が増加し、配線長を短くすることが可能となる。そして、信頼性や安定性を低下させることなく、配線密度を高め、チップ面積を低減することが可能となる。

図１は、従来の自動配置配線における太幅図形と細幅配線との接続部分を示すレイアウト図である。 図２は、本発明の半導体装置の配線方法を適用した配置配線システムの実施の形態の構成を示す図である。 図３は、本発明の半導体装置の配線方法を適用した半導体装置のレイアウト図である。 図４は、本発明の半導体装置の配線方法の実施の形態を示すフローチャートである。 図５は、ステップＳ０３を示すフローチャートである。 図６は、ステップＳ０４を示すフローチャートである。 図７は、本発明の半導体装置の製造方法の実施の形態を示すフロー図である。

符号の説明

１ 自動配線配置装置
２ 回路図データファイル
３ セル／ブロックライブラリ
４ 設計ルールファイル
５ 配置配線結果出力ファイル
６ 読込／前処理部
７ 自動配置配線本体部
８ 配置配線結果検証部
９ 設計データベース
１１、１１−１〜１１−３、１１１、１１１−１〜１１１−３ 配線Ａ
１１−４ 折れ曲がり点
１１−５ 接続点
１２、１１２ 配線Ｂ
１５、１１５ 太幅図形
１５−１ 端部
１７、１１７ 太幅スペーシングエリア
２１、２２、１２１、１２２ グリット線

Claims (12)

1. （ａ）細幅配線パターンと前記細幅配線パターンより太い太幅パターンとの関係を検索するステップと、
   （ｂ）前記細幅配線パターンと前記太幅パターンとが同じ層で接続されるとき、前記接続に対応する配線ルールを参照するステップと、
   （ｃ）前記配線ルールにより定まる所定の領域に折り曲がり点を持たないように前記細幅配線パターンを配置するステップと
   を具備する
   半導体装置の配線方法。
2. （ｄ）複数の細幅配線パターンを配線するステップと、
   （ｅ）前記複数の細幅配線パターンのうちから、前記複数の細幅配線パターンの各々より太い太幅パターンと同じ層で接続され、かつ、前記太幅パターンから所定の領域内において折れ曲がり点を持つ対象細幅配線パターンの存在を調べるステップと、
   （ｆ）前記対象細幅配線パターンに対応する配線ルールに従って、前記所定の領域に折り曲がり点を持たないように前記対象細幅配線パターンを再配線するステップと
   を具備する
   半導体装置の配線方法。
3. 請求項１又は２に記載の半導体装置の配線方法において、
   前記配線ルールは、前記細幅配線パターンと接続される前記太幅パターンの端部から所定の距離未満に、前記細幅配線パターンに前記折れ曲がり点を設けないことである
   半導体装置の配線方法。
4. 請求項３に記載の半導体装置の配線方法において、
   前記所定の距離は、前記太幅パターンからの突き出しに関するスペーシング値である
   半導体装置の配線方法。
5. （ａ）細幅配線パターンと前記細幅配線パターンより太い太幅パターンとの関係を検索するステップと、
   （ｂ）前記細幅配線パターンと前記太幅パターンとが同じ層で接続されるとき、前記接続に対応する配線ルールを参照するステップと、
   （ｃ）前記配線ルールにより定まる所定の領域に折り曲がり点を持たないように前記細幅配線パターンを配置するステップと
   を具備する方法をコンピュータに実行させるプログラム。
6. （ｄ）複数の細幅配線パターンを配線するステップと、
   （ｅ）前記複数の細幅配線パターンのうちから、前記複数の細幅配線パターンの各々より太い太幅パターンと同じ層で接続され、かつ、前記太幅パターンから所定の領域内において折れ曲がり点を持つ対象細幅配線パターンの存在を調べるステップと、
   （ｆ）前記対象細幅配線パターンに対応する配線ルールに従って、前記所定の領域に折り曲がり点を持たないように前記対象細幅配線パターンを再配線するステップと
   を具備する方法をコンピュータに実行させるプログラム。
7. 請求項５又は６に記載のプログラムにおいて、
   前記配線ルールは、前記細幅配線パターンと接続される前記太幅パターンの端部から所定の距離未満に、前記細幅配線パターンに前記折れ曲がり点を設けないことである
   プログラム。
8. 請求項７に記載のプログラムにおいて、
   前記所定の距離は、前記太幅パターンからの突き出しに関するスペーシング値である
   プログラム。
9. （ｍ）回路図データと論理機能ブロックデータと設計ルールデータとに基づいて、半導体装置の論理機能セルを配置するステップと、
   （ｎ）請求項１乃至４のいずれか一項に記載の半導体装置の配線方法に従って前記半導体装置の配線を行うステップと、
   （ｏ）前記論理機能セルと前記配線とについて検証を行い、前記半導体装置のレイアウト設計を完成するステップと、
   （ｐ）前記レイアウト設計に基づいて作成されたマスクを用いて、半導体基板上に成膜された膜に対してリソグラフィ処理を行うステップと
   を具備する
   半導体装置の製造方法。
10. 第１細幅配線パターンと、
    前記第１細幅配線パターンに接続され、前記第１細幅配線パターンより太い太幅パターンと
    を具備し、
    前記第１細幅配線パターンは、前記第１細幅配線パターンと同じ層で接続される前記太幅パターンの端部から所定の距離以上離れた位置で折れ曲がり点を有する
    半導体装置。
11. 請求項１０に記載の半導体装置において、
    第２細幅配線パターンを更に具備し、
    前記第２細幅配線パターンは、予め設定された格子状の複数のグリット線のうち、前記太幅パターンの側面に対して平行かつ設計ルール上の最近接の最近接グリット線に設けられ、前記第１細幅配線パターンの前記端部から前記折れ曲がり点に対応する位置においても、前記端部近傍を迂回することなく前記最近接グリット線上に設けられている
    半導体装置。
12. 請求項１０及び１１に記載の半導体装置において、
    前記所定の距離は、前記太幅パターンからの突き出しに関するスペーシング値である
    半導体装置。

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