JP2006165091A - 半導体集積装置、その設計方法、設計装置、およびプログラム - Google Patents

Abstract

【課題】
半導体集積装置におけるパターンの集積度を上げる。
【解決手段】
半導体集積装置は、互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１とし、互いに隣接する配線の少なくとも一方が太幅配線であって、かつ、当該隣接する配線同士が同電位の配線である箇所の最小配線間隔をＳＬ２とし、互いに隣接する配線の少なくとも一方が太幅配線であって、かつ、当該隣接する配線同士が異電位の配線である箇所の最小配線間隔をＳＬ３とするときに、ＳＬ１≦ＳＬ２＜ＳＬ３となるような配線のレイアウト構造を有する。
【選択図】
図３

Description

本発明は、半導体集積装置、その設計方法、設計装置、製造方法、およびプログラムに関し、特に異なる配線幅の配線を有する半導体集積装置、その配線の設計方法、設計装置、および設計用のプログラムに関する。

半導体集積回路における配線は、所定の配線ルールに従って配線され、配線が多層にわたる場合には、ビア（ｖｉａ、スルーホールとも言う）を介して接続されて配線される。この様な配線にあって、電源や接地の配線は、電圧降下の影響を低減するために、他の信号線（細幅配線という）に比べて幅の太い配線（太幅配線という）で配線されることが一般的である。また、クロック信号線、ある種の出力信号線などドライブ能力を要求される信号線においても、信号レベルの減少を低減するために、太幅配線で配線されることが多い。このような太幅配線では、隣接する配線との間隔を広げて配線する必要がある。

この理由の一つは、太幅配線の配線幅の誤差を許容する場合、隣接する配線との間隔に余裕を持たせる必要があるからである。また、半導体集積回路製造の露光時に太幅パターンの干渉を受けるため等、半導体基板上に配線パターンを形成するときの加工上の理由にもよる。配線幅が太くなると、露光のパターニングのズレ（誤差）も大きくなるため、間隔を大きく開けるようにしている。これは、サブミクロンの半導体集積回路の設計、製造においては、よく知られている事実である。

さらに、他の理由は、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）時のディッシング（へこみ）の問題がある。また、エロージョン（流体研磨）も関係する。配線幅が太くなると、研磨時の配線金属部のへこみが大きくなるが、配線間隔部である酸化シリコン部が少ないと、へこみ方が極端にひどくなるため、間隔を大きく開けるようにしている。

この様子を図８に示し、説明する。図８（ａ）に示すように、エロージョンによって、銅（Ｃｕ）のほうが二酸化シリコン（ＳｉＯ_２）に比べて削れ易いため、Ｃｕの面積比率が大きくなるとＣＭＰ時の研削面は下がりやすくなる。また、図８（ｂ）に示すように、銅（Ｃｕ）のほうがＳｉＯ_２に比べて削れ易いため、Ｃｕの面積が大きくなるとＣＭＰ時の研削面は下がりやすく、ディッシング（へこみ）が大きくなってしまう。さらに、図８（ｃ）に示すように、太幅配線の配線間隔が狭いと、エロージョンによる削れのため、Ｃｕの間にあるＳｉＯ_２がほとんどＣＭＰによる削れの抵抗にならない。これに対し、図８（ｄ）に示すように、太幅配線の配線間隔を広くすると、エロージョンによる削れが緩くなり、間にあるＳｉＯ_２がＣＭＰによる削れを緩和することとなる。

一方、上述した配線パターン形成時、太幅配線との間隔をあけなければならないのと同様に、異なる配線層の配線を接続するビアについても、ビアが密集する場合には、ビア間隔を大きく取らなければならないことが知られている。ただし、ビアの場合には２次元的に密集すると１次元的な密集よりも影響が大きくなるので、２次元的な密集の場合には配線とは別の基準を設けて間隔を開けるようにする。

このようなビアの配置を設計するに際し、予め予想される太幅配線同士の交点の面積に合わせて、複数のビアを間隔を開けて配置した接続用マクロを設けて、接続している。例えば図９に示すように、３×３のビアを間隔を開けて配置したマクロにより、上層の太幅配線と下層の太幅配線とを接続している。なお、この例では、２次元的な密集を禁止するためにＸＹ方向で最小間隔ＳＶ１００、ＳＶ１０１とし最小間隔を異ならせている。

なお、このようなビアが密集する箇所を容易に確実に判定する方法は、例えば特許文献１において開示されている。特許文献１には、先に述べたビアの２次元的な密集が１次元的な密集よりも問題を生じる事が書かれている。

また、関連する技術として特許文献２には、銅配線間の電界によって生ずる銅の染み出しを考慮するため、配線間の電位差に応じて配線間隔を変えることのできるレイアウト設計方法、設計プログラムが開示されている。

特開２００２−１８３２３８号公報 特開２００３−３１６６４号公報

近年、半導体集積装置の高集積化が進み、電源や接地の配線のみならず、クロック信号線や出力信号線等に太幅配線が多く用いられるようになってきている。この場合、従来のような半導体集積装置では、太幅配線と隣接する配線との間隔を所定の値に広げて配線する必要があるため、半導体集積装置におけるパターンの集積度をより高めることができなかった。

発明者は、太幅配線との間の配線間隔、ビア密集領域でのビア間距離について、等電位であれば、配線間隔、ビア間隔を小さくしても問題が生じることがなく、ＬＳＩの集積度を上げることができるとの知見を得た。その際、配線間、ビア間が等電位であれば、配線間、ビア間に、ショートが発生しても故障にはならないが、配線、ビアを完全にショートさせ、一体化した大きなパターンとしてしまうとディッシング等の問題のためにＬＳＩ製造上好ましくなく、場所によるパターンの密度に差が少ないことが好ましいと考えた。そして、等電位の太幅配線との最小配線間隔、ビア密集領域での等電位隣接ビアとの最小間隔は、ＬＳＩの製造工程によって適切に定められ、容易に設計変更できるべきであるとの考えから本発明を創案するに至った。

なお、本発明では、設計対象の半導体集積装置において所定の配線ルールで定められ、最も狭い間隔をとる対象とされる配線を細幅配線といい、配線幅が太いために他の配線より広い配線間隔をとる対象とされる配線を太幅配線という。ただし、配線層、配線厚によって異なるため、各層毎に決定される。また、ビア密集領域とは、あるビアの所定領域内において、所定の数以上のビアとの間隔が所定の距離未満である場合（例えば、密集領域等電位ビア間最小間隔ＳＶ２未満の距離内に隣接するビアが３個以上存在する場合）にビア密集領域であるという。

本発明の一つのアスペクトに係る半導体集積装置は、複数の配線を有する半導体集積装置である。半導体集積装置は、互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１とし、互いに隣接する配線の少なくとも一方が太幅配線であって、かつ、当該隣接する配線同士が等電位の配線である箇所の最小配線間隔をＳＬ２とし、互いに隣接する配線の少なくとも一方が太幅配線であって、かつ、当該隣接する配線同士が異電位の配線である箇所の最小配線間隔をＳＬ３とするときに、ＳＬ１≦ＳＬ２＜ＳＬ３となるような配線のレイアウト構造を有する。

本発明の一つのアスペクトに係る配線方法は、設計装置によって半導体集積装置の配線レイアウトを行う方法である。この方法は、互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をＳＬ３として配線するステップと、隣接する配線の少なくとも一方が太幅配線である箇所の配線について、等電位追跡を行うステップと、等電位追跡の結果、隣接する配線同士が等電位であれば、最小配線間隔ＳＬ３をＳＬ２（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）に狭めて配線し直すステップと、を含む。

本発明の他のアスペクトに係る配線方法は、設計装置によって半導体集積装置の配線レイアウトを行う方法である。この方法は、互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線するステップと、互いに隣接する配線の少なくとも一方が太幅配線である配線であって、隣接する配線同士が等電位である配線の最小配線間隔をＳＬ２として配線するステップと、隣接する配線同士が異電位である配線の最小配線間隔をＳＬ３（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）として配線するステップと、を含む。

本発明の一つのアスペクトに係る設計装置は、半導体集積装置の配線レイアウトを行う設計装置である。この装置は、配線構造情報と配線電位情報とを蓄える蓄積部と、蓄積部の配線構造情報を基に互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をＳＬ３として配線し、配線電位情報を基に隣接する配線の少なくとも一方が太幅配線である箇所の配線について、等電位追跡を行い、等電位追跡の結果、隣接する配線同士が等電位であれば、最小配線間隔ＳＬ３をＳＬ２（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）に狭めて配線し直す配線間隔補正部と、配線結果を補正配線構造情報として蓄える補正配線構造情報保持部と、を備える。

本発明の他のアスペクトに係る設計装置は、半導体集積装置の配線レイアウトを行う設計装置である。この装置は、配線構造情報と配線電位情報とを蓄える蓄積部と、蓄積部の配線構造情報を基に互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をＳＬ２として配線し、隣接する配線同士が異電位である配線の最小配線間隔をＳＬ３（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）として配線する配線間隔補正部と、配線結果を補正配線構造情報として蓄える補正配線構造情報保持部と、を備える。

本発明の一つのアスペクトに係るプログラムは、半導体集積装置の配線レイアウトを行う設計装置を構成するコンピュータに、互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線し、隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をＳＬ３として配線する処理と、隣接する配線の少なくとも一方が太幅配線である箇所の配線について、等電位追跡を行う処理と、等電位追跡の結果、隣接する配線同士が等電位であれば、最小配線間隔をＳＬ３からＳＬ２（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）に狭めて配線し直す処理と、を実行させる。

本発明の他のアスペクトに係るプログラムは、半導体集積装置の配線レイアウトを行う設計装置を構成するコンピュータに、互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線する処理と、互いに隣接する配線の少なくとも一方が太幅配線である配線であって、隣接する配線同士が等電位である配線の最小配線間隔をＳＬ２として配線する処理と、隣接する配線同士が異電位である配線の最小配線間隔をＳＬ３（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）として配線する処理と、を実行させる。

本発明によれば、太幅配線との最小配線間隔を太幅配線と等電位である場合には、異電位である場合に比べて狭くするので、半導体集積装置におけるパターンの集積度を上げることができる。

図１は、本発明の実施形態に係る半導体集積装置の設計装置の構成を示すブロック図である。図１において、設計装置は、配線構造情報保持部１０、配線電位情報保持部１１、配線間隔補正部１２、補正配線構造情報保持部１３、ビア情報保持部１４、ビア配置部１５、修正配線構造情報保持部１６、デザインルールチェック部１７を備える。配線構造情報保持部１０は、配線レイアウトを行う対象となる半導体集積装置の配線構造の情報を予め蓄えている。配線電位情報保持部１１は、この半導体集積装置の配線の電位情報を予め蓄えている。

配線間隔補正部１２は、配線構造情報保持部１０の配線構造情報を基に細幅配線と太幅配線をそれぞれの最小配線間隔を満たすように配線する。また、配線電位情報保持部１１の配線電位情報を基に隣接する配線の少なくとも一方が太幅配線である箇所の配線について、等電位追跡を行い、等電位追跡の結果、隣接する配線同士が等電位であれば、最小配線間隔を狭めて配線し直す。配線間隔補正部１２は、配線結果を補正配線構造情報として補正配線構造情報保持部１３に蓄える。

ビア情報保持部１４は、配線レイアウトを行う対象となる半導体集積装置の配線構造におけるビアについての情報を予め蓄えている。ビア配置部１５は、補正配線構造情報保持部１３の補正配線構造情報とビア情報保持部１４のビア情報とを読み込み、補正配線構造情報を基に異なる配線層における等電位の交点を抽出し、抽出された等電位の交点にビアを配置する。配線の結果、ビアが、ビア情報を基に所定のビア密集領域でのビア密度基準を満たさなくなる配線については、ビア密度基準を満たすように配線間隔を広げて配線し直す。ビア配置部１５は、配線結果を修正配線構造情報として修正配線構造情報保持部１６に蓄える。

デザインルールチェック部１７は、修正配線構造情報保持部１６に蓄えられている修正配線構造情報について製造プロセスから定まる設計規則を満足するかを検証する。

以上のように構成される半導体集積装置の設計装置は、互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をＳＬ３として配線する。そして、隣接する配線の少なくとも一方が太幅配線である箇所の配線について、等電位追跡を行う。さらに、等電位追跡の結果、隣接する配線同士が等電位であれば、最小配線間隔ＳＬ３をＳＬ２（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）に狭めて配線し直す。また、最小配線間隔をＳＬ２に狭めて配線し直した結果、異なる配線層との配線を接続するビアが、所定のビア密集領域でのビア密度基準を満たさなくなる配線については、最小配線間隔ＳＬ２をＳＬ４（ただし、ＳＬ４＞ＳＬ２である）に広げて配線し直す。なお、ここでビア密度基準とは、ビアの密度が規定以上に高くならないように規定するビア密集時のビア間隔に関する基準のことである。

なお、以上のような半導体集積装置の設計装置は、汎用のコンピュータシステムに所定のプログラムを実行させて機能させることで実現するようにしてもよい。

このような設計装置によって得られる配線情報にしたがって配線レイアウトされた半導体集積装置が製造される。製造される半導体集積装置は、太幅配線との最小配線間隔を太幅配線と等電位である場合には、異電位である場合に比べて配線が狭くなっている。また、ビア密集領域での隣接ビアとの最小間隔を、隣接ビアが等電位である場合には、異電位である場合に比べて狭くなっている。したがって、半導体集積装置におけるパターンの集積度が向上する。以下、実施例に即してより詳しく説明する。

図２は、本発明の第１の実施例に係る半導体集積装置の設計方法を表すフローチャートである。なお、ここでは、主として自動配線プログラムにより電源配線等の太幅配線を行うときの方法について説明する。細幅配線である信号配線は、図２の処理による配線が終了してから行われる。

図２のステップＳ１１において、配線構造情報保持部１０から、予め蓄えている配線レイアウトを行う対象となる半導体集積装置の配線構造情報が記載されたファイルを読み込む。配線構造情報ファイルには、等電位であるかどうかを考慮しない従来の自動配線プログラムにより配線された配線構造が格納されている。なお、配線構造情報ファイルは、ビアがまだ配置されていない情報である。また、配線電位情報保持部１１から、予め蓄えてある半導体集積装置の各配線の電位情報を読み込む。

ステップＳ１２において、配線間隔補正のために隣接する配線間で等電位追跡を行う。このステップは、隣接する配線の少なくとも一方が太幅配線である箇所に対して行われるステップである。細幅配線同士が隣接する場合は、配線構造情報ファイルには、細幅配線最小間隔ＳＬ１で行われた配線構造データが格納されており、配線間隔補正を行う必要はない。

ステップＳ１３において、隣接する配線間での等電位追跡の結果、隣接する配線が等電位の配線である場合には、ステップＳ１５に進み、等電位の配線でない場合には、ステップＳ１４に進む。

ステップＳ１４において、配線間隔を通常の太幅配線間隔、すなわち、異電位太幅配線最小間隔ＳＬ３のままとして、ステップＳ１６に進む。

ステップＳ１５において、配線間隔を等電位太幅配線最小間隔ＳＬ２に変更する。なお、ここで、「細幅配線最小間隔ＳＬ１≦等電位太幅配線最小間隔ＳＬ２＜異電位太幅配線最小間隔ＳＬ３」である。

ステップＳ１６において、太幅配線に対し補正された配線構造を補正配線構造情報ファイルとして出力する。

ステップＳ１７において、電源層間の等電位交差部を接続するビアの個数と配列（位置関係）を記載したビア情報ファイルを読み込む。例えば、同じビアが４個でも１×４か２×２か、ビア間隔はどうしているかなどの情報も必要である。

ステップＳ１８において、補正配線構造情報ファイルに格納された配線データについて、ビアを配置して接続する箇所を探索するために、電源層間の交差部における等電位追跡を行う。

ステップＳ１９において、電源層間の交差部での等電位追跡の結果、等電位である場合には、ステップＳ２０に進み、等電位でない場合には、ステップＳ２１に進む。

ステップＳ２０において、ビア情報ファイルにより、交点サイズに対応して指定された個数、配列（位置関係）のビアを配置する。

ステップＳ２１において、ビアが設けられた自動配線データは、修正配線構造情報ファイルとして出力される。

ステップＳ２２において、ＤＲＣ（Design Rule Check）プログラムにより、所定の配置配線ルールに違反していないか否かがチェックされる。

ステップＳ２３において、配置しているビアがビア密度基準を満足するかを判断し、満たしていない場合には、再度ビアを配置するためにステップＳ１８に戻り、満たしていれば一連の処理を終了する。なお、ここでビア密度基準とは、先に述べたように、ビア密集時のビア間隔に関する基準のことであって、例えばビア密集領域を許可しないために、あるビアに所定数以上のビアが近接する場合、最小間隔ＳＶ１より大きいＳＶ２の間隔を開けなければならない等を規定するものである。

なお、以上のステップでは、全ての等電位の配線を決定した後、等電位のビアの配置を行うような方法について説明した。しかし、一部の等電位の配線を決定し、決定した配線について等電位のビアの配置を行うことを順次繰り返すようにして、対象となる全ての配線について処理するようにしてもよい。

以上説明したような設計方法によれば、配線同士が等電位である場合に、異電位である場合よりも太幅配線との最小間隔を小さくすることで配線間隔を狭くでき、配線密度を上げることができる。さらに、密集領域におけるビア同士が等電位である場合に、異電位である場合よりもビア間の最小間隔を小さくすることでビア間隔を狭くでき、ビア密度を上げることができる。

次に、以上説明したような設計方法による簡単な配線レイアウトの例について説明する。図３は、本発明の第１の実施例に係る設計段階における配線レイアウトの変化を模式的に表す図である。

図３（ａ）は、図２のステップＳ１１における段階での情報を基に行った際の配線レイアウトを示す図である。隣接する細幅配線Ｗ１、Ｗ２は、最小配線間隔ＳＬ１で配線される。また、隣接する太幅配線Ｗ３、Ｗ４は、最小配線間隔ＳＬ３で配線され、隣接する太幅配線Ｗ４、Ｗ５は、最小配線間隔ＳＬ３で配線される。

図３（ａ）のレイアウトに対し太幅配線Ｗ３、Ｗ４、Ｗ５が等電位であるならば、最小配線間隔をＳＬ３からＳＬ２へと狭めて配線を行い、図３（ｂ）に示すような補正された配線構造（太幅配線Ｗ３ａ、Ｗ４、Ｗ５ａ）が得られる。そして、ビアの必要な交点にビアＶ１〜Ｖ８を配置し、図３（ｃ）に示すようなレイアウトが得られる。

図３（ｃ）のレイアウトにおいて、ビアを配置したときにデザインルールチェック（ＤＲＣ）によってビア密集時のビア密度基準でエラーとなったとする。例えば、ビアＶ２を例にして説明すると、ビアＶ２に近接するビアの距離として、ビアＶ１との距離がＳＬ２、ビアＶ３との距離がＳＬ１、ビアＶ６との距離がＳＬ１であって、ＳＬ１≦ＳＬ２＜ＳＶ２であるとする。また、ビア密度基準が密集領域等電位ビア間最小間隔ＳＶ２を満たさない近接ビアが３個以上ある時にエラーとなるものとする。このような場合、ビアＶ２は、３個のビアＶ１、Ｖ３、Ｖ６との距離が密集領域等電位ビア間最小間隔ＳＶ２を満たさないので、ビア密度基準エラーとなる。同様に、ビアＶ３、Ｖ６、Ｖ７についてもビア密度基準エラーとなる。

このような場合には、例えばビアＶ３、Ｖ６を削除する（配置しない）ことで、図３（ｄ）に示すような修正配線構造のレイアウトを得る。修正配線構造のレイアウトは、密集領域等電位ビア間最小間隔ＳＶ２を満たさない近接ビアの数を２個以下となるようにして、ビア密度基準を満足させている。

ところで、図２のフローチャートでは、等電位の太幅配線の間隔を最小間隔ＳＬ２としているため、配線層間を接続するとビア密集領域でビア間隔がＳＬ２となる箇所が発生する場合がある。密集領域の等電位ビア最小間隔ＳＶ２がＳＬ２＜ＳＶ２である場合、デザインルールチェック（ＤＲＣ）においてエラーとなってしまう。

この場合、等電位の太幅配線の間隔を最小間隔ＳＬ２よりも大きい密集領域の等電位ビア最小間隔ＳＶ２以上にしてレイアウトすることも考えられるが、密集領域でビアを打つ必要がない場合に、等電位の太幅配線の最小間隔ＳＬ２よりも広くするとオーバーマージンになってしまい、レイアウト密度を上げることができない。このような場合に対応する設計方法を第２の実施例において説明する。

図４は、本発明の第２の実施例に係る半導体集積装置の設計方法を表すフローチャートである。図４において図２と同一の符号については、同等の処理がなされ、その説明を省略する。

図４のステップＳ１７ａにおいて、電源層間の等電位交差部を接続するビアの個数と配列を記載したビア情報ファイルと共に、ビアの密集領域を規程するビア密集情報ファイルを読み込む。

ステップＳ２５において、配置したビアがビア密度基準を満足するかを判断し、ビア密度基準を満足する場合、ステップＳ２１に進み、ビア密度基準を満足しない場合、ステップＳ２６に進む。

ステップＳ２６において、ビア密度基準を満足するように配線間隔を広げ、ビア密度基準を満足することを確認するためにステップＳ２０に戻る。

ステップＳ２７において、全てのビア配置が終了したか否かをチェックし、終了していない場合にはステップＳ１９に戻り、終了した場合にはステップＳ２２に進む。

次に、以上説明したような実施例２の設計方法による簡単な配線レイアウトの例について説明する。図５は、本発明の第２の実施例に係る設計段階における配線レイアウトの変化を模式的に表す図である。図５において、図５（ａ）、（ｂ）、（ｃ）は、それぞれ図３（ａ）、（ｂ）、（ｃ）とほぼ同じである。ただし、図３（ｃ）で全てのビアを配置してから図３（ｄ）のように配置を行うことになるが、図５（ｃ）では個々のビア配置段階で図５（ｄ）のように配置を行い、図５（ｃ）と（ｄ）のビア配置を全てのビア配置に対して繰り返し行う点が異なる。

図５（ｃ）のレイアウトにおいて、ビアを配置した時、ビアＶ２、Ｖ３、Ｖ６、Ｖ７のようにビア密度基準を満たさなかった場合に配線間隔を広げて配線する。すなわち、図５（ｄ）に示すように、太幅配線Ｗ３ａ、Ｗ４および太幅配線Ｗ４、Ｗ５ａのそれぞれの間隔をＳＬ２からＳＶ２（ＳＶ２＞ＳＬ２）に広げ、太幅配線Ｗ３ａ、Ｗ５ａをそれぞれ太幅配線Ｗ３ｂ、Ｗ５ｂとして配線し直す。

このように配線を修正することで、ビア密集時におけるビア密度基準エラーを回避できる。例えば、ビアＶ２を例にして説明すると、ビアＶ２に近接するビアの距離として、ビアＶ１ａとの距離がＳＶ２、ビアＶ３との距離がＳＬ１、ビアＶ６との距離がＳＬ１であって、ビア密度基準が密集領域等電位ビア間最小間隔ＳＶ２を満たさない近接ビアの数を２個（ビアＶ３、Ｖ６）以下となるようにして、ビア密度基準を満足させている。

以上のように第２の実施例では、密集領域にビアを設ける必要がある場合は、配線間隔を広げ、ビア間隔が、密集領域等電位ビア間最小間隔を満たすようにしてレイアウトする。したがって、ビアが設置できなくなることもなく、基準を無視してビアを設置し、デザインルールチェックにおいてエラーとなることもない。

次にビア密集領域か否かの判断方法の例について説明する。図６は、ビア密集領域の判断方法の例を示す図である。ビア間の最小間隔をＳ１、ビア密集領域か否かの判断の基準となる間隔をＳ２とする。自動配線プログラムは、図６（ａ）のように３つ以上の近接するビア間のそれぞれの間隔がＳ２未満の場合は、密集領域であると判断する。図６（ｂ）のように２つの近接するビア間のそれぞれの間隔がＳ１以上Ｓ２未満の場合は、密集領域でないとする。図６（ａ）のようなビア密集領域では、近接する３つのビアのうち、一つを少なくともＳ２以上の間隔を開けて図６（ｃ）のように配置するようにレイアウトする。

従来は、あらかじめ、ビアをマトリックス状に配列したマクロを用いて電源配線間を接続していた。しかし、以上のようなビア密集領域の判断方法によれば、密集領域か否かを判断して自由にビアを配置できるようにしたのでビアを適切に配置することができる。

以上のように本実施例によれば、ビア密集領域での隣接ビアとの最小間隔を隣接ビアが等電位である場合には、異電位である場合に比べて小さくするようにしたので、半導体集積装置のパターンの集積度を向上させることができる。

最後に配線のパターンの例について説明する。図７は、本発明の設計による配線のパターンの例を示す模式図である。図７（ａ）は、半導体集積装置の正面図、図７（ｂ）は、半導体集積装置の右方から見た側面図、図７（ｃ）は、半導体集積装置の下方から見た側面図を示す。ビアＶ１１〜Ｖ１８、Ｖ２０〜Ｖ２３は、等電位であって、隣接するビアとの間隔がＳＶ２の密集したビアである。隣接するビアとの間隔は、密集領域等電位ビア間最小間隔ＳＶ２に等しいのでビア密度基準を満たす。また、ビアＶ１９（第２配線層と第３配線層間）とビアＶ２０（第１配線層と第４配線層間）とは、異電位であって、間隔はＳＶ３（ＳＶ３＞ＳＶ２）である。さらに、ビアＶ２２（第１配線層と第４配線層間）とビアＶ２４（第２配線層と第３配線層間）とは、異電位であって、間隔はＳＶ３（ＳＶ３＞ＳＶ２）である。実施例１あるいは実施例２の設計方法によって、このような配線パターンを有する半導体集積装置が得られる。

本発明の実施形態に係る半導体集積装置の設計装置の構成を示すブロック図である。 本発明の第１の実施例に係る半導体集積装置の設計方法を表すフローチャートである。 本発明の第１の実施例に係る設計段階における配線レイアウトの変化を模式的に表す図である。 本発明の第２の実施例に係る半導体集積装置の設計方法を表すフローチャートである。 本発明の第２の実施例に係る設計段階における配線レイアウトの変化を模式的に表す図である。 ビア密集領域の判断方法の例を示す図である。 本発明の設計による配線のパターンの例を示す模式図である。 配線間隔に応じて研磨時の配線金属部のへこみが発生する様子を模式的に示す図である。 従来の太幅配線同士の交点にビアを配置する例を示す図である。

符号の説明

１０ 配線構造情報保持部
１１ 配線電位情報保持部
１２ 配線間隔補正部
１３ 補正配線構造情報保持部
１４ ビア情報保持部
１５ ビア配置部
１６ 修正配線構造情報保持部
１７ デザインルールチェック部

Claims (22)

1. 複数の配線を有する半導体集積装置において、
   互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１とし、
   互いに隣接する配線の少なくとも一方が太幅配線であって、かつ、当該隣接する配線同士が等電位の配線である箇所の最小配線間隔をＳＬ２とし、
   互いに隣接する配線の少なくとも一方が太幅配線であって、かつ、当該隣接する配線同士が異電位の配線である箇所の最小配線間隔をＳＬ３とするときに、
   ＳＬ１≦ＳＬ２＜ＳＬ３となるような配線のレイアウト構造を有することを特徴とする半導体集積装置。
2. 請求項１記載の半導体集積装置において、異なる配線層の配線間を接続するビアについて、ビア密集領域以外でのビア間の最小間隔をＳＶ１とし、ビア密集領域での等電位であるビア同士の最小間隔をＳＶ２とし、ビア密集領域での異電位であるビア同士の最小間隔をＳＶ３とするときに、ＳＶ１≦ＳＶ２＜ＳＶ３となるようなレイアウト構造を有することを特徴とする半導体集積装置。
3. 前記太幅配線は、電源配線を含むことを特徴とする請求項１または２記載の半導体集積装置。
4. 設計装置によって半導体集積装置の配線レイアウトを行う方法であって、
   互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をＳＬ３として配線するステップと、
   前記隣接する配線の少なくとも一方が太幅配線である箇所の配線について、等電位追跡を行うステップと、
   前記等電位追跡の結果、前記隣接する配線同士が等電位であれば、最小配線間隔ＳＬ３をＳＬ２（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）に狭めて配線し直すステップと、
   を含むことを特徴とする配線方法。
5. 設計装置によって半導体集積装置の配線レイアウトを行う方法であって、
   互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線するステップと、
   互いに隣接する配線の少なくとも一方が太幅配線である配線であって、隣接する配線同士が等電位である配線の最小配線間隔をＳＬ２として配線するステップと、
   前記隣接する配線同士が異電位である配線の最小配線間隔をＳＬ３（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）として配線するステップと、
   を含むことを特徴とする配線方法。
6. 前記最小配線間隔をＳＬ２として配線する場合、異なる配線層との配線を接続するビアが、所定のビア密集領域でのビア密度基準を満たさなくなる配線は、最小配線間隔ＳＬ２をＳＬ４（ただし、ＳＬ４＞ＳＬ２である）に広げて配線し直すステップをさらに含むことを特徴とする請求項４または５記載の配線方法。
7. 前記最小配線間隔をＳＬ２として配線する場合、異なる配線層との配線を接続するビアが、所定のビア密集領域でのビア密度基準を満たさなくなる場合、前記ビア密度基準を満たすようにビア密度を下げて配線するステップをさらに含むことを特徴とする請求項４または５記載の配線方法。
8. 予め蓄えられている配線構造情報と配線電位情報とを読み込むステップと、
   読み込んだ前記配線構造情報を基に、請求項４または５記載の配線方法を実行し、配線結果を補正配線構造情報として出力するステップと、
   を含むことを特徴とする配線方法。
9. 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込むステップと、
   読み込んだ前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出するステップと、
   抽出された等電位の前記交点の全てにビアを配置するステップと、
   配置した前記ビアが、所定のビア密集領域でのビア密度基準を満たすか否かをチェックするステップと、
   をさらに含むことを特徴とする請求項８記載の配線方法。
10. 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込むステップと、
    読み込んだ前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出するステップと、
    抽出された等電位の前記交点にビアを配置して、前記ビアが、所定のビア密集領域でのビア密度基準を満たさなくなる配線については、最小配線間隔ＳＬ２をＳＬ４（ただし、ＳＬ４＞ＳＬ２である）に広げて配線し直すか、または前記ビア密度基準を満たすようにビア密度を下げて配線することを、全ての前記交点に対して繰り返すステップと、
    配線結果を修正配線構造情報として出力するステップと、
    をさらに含むことを特徴とする請求項８記載の配線方法。
11. 半導体集積装置の配線レイアウトを行う設計装置であって、
    配線構造情報と配線電位情報とを蓄える蓄積部と、
    前記蓄積部の前記配線構造情報を基に互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をＳＬ３として配線し、前記配線電位情報を基に前記隣接する配線の少なくとも一方が太幅配線である箇所の配線について、等電位追跡を行い、等電位追跡の結果、前記隣接する配線同士が等電位であれば、最小配線間隔ＳＬ３をＳＬ２（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）に狭めて配線し直す配線間隔補正部と、
    配線結果を補正配線構造情報として蓄える補正配線構造情報保持部と、
    を備えることを特徴とする設計装置。
12. 半導体集積装置の配線レイアウトを行う設計装置であって、
    配線構造情報と配線電位情報とを蓄える蓄積部と、
    前記蓄積部の前記配線構造情報を基に互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をＳＬ２として配線し、前記隣接する配線同士が異電位である配線の最小配線間隔をＳＬ３（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）として配線する配線間隔補正部と、
    配線結果を補正配線構造情報として蓄える補正配線構造情報保持部と、
    を備えることを特徴とする設計装置。
13. 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込み、前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出し、抽出された等電位の前記交点にビアを配置し、前記最小配線間隔をＳＬ２として配線する場合、異なる配線層との配線を接続するビアが、所定のビア密集領域でのビア密度基準を満たさなくなる配線は、最小配線間隔ＳＬ２をＳＬ４（ただし、ＳＬ４＞ＳＬ２である）に広げて配線し直すビア配置部をさらに含むことを特徴とする請求項１１または１２記載の設計装置。
14. 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込み、前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出し、抽出された等電位の前記交点にビアを配置し、前記最小配線間隔をＳＬ２として配線する場合、異なる配線層との配線を接続するビアが、所定のビア密集領域でのビア密度基準を満たさなくなる場合、前記ビア密度基準を満たすようにビア密度を下げて配線するビア配置部をさらに含むことを特徴とする請求項１１または１２記載の設計装置。
15. 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込み、前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出し、前記最小配線間隔をＳＬ２に狭めて配線し直した結果、前記ビアが、読み込んだ前記ビア情報・密度情報によるビア密度基準を満たさなくなる配線は、最小配線間隔ＳＬ２をＳＬ４（ただし、ＳＬ４＞ＳＬ２である）に広げて配線し直し、抽出された等電位の前記交点にビアを配置するビア配置部をさらに含むことを特徴とする請求項１１または１２記載の設計装置。
16. 半導体集積装置の配線レイアウトを行う設計装置を構成するコンピュータに、
    互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線し、互いに隣接する配線の少なくとも一方が太幅配線である箇所の最小配線間隔をＳＬ３として配線する処理と、
    前記隣接する配線の少なくとも一方が太幅配線である箇所の配線について、等電位追跡を行う処理と、
    前記等電位追跡の結果、前記隣接する配線同士が等電位であれば、最小配線間隔をＳＬ３からＳＬ２（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）に狭めて配線し直す処理と、
    を実行させるプログラム。
17. 半導体集積装置の配線レイアウトを行う設計装置を構成するコンピュータに、
    互いに隣接する配線の双方が細幅配線である箇所の最小配線間隔をＳＬ１として配線する処理と、
    互いに隣接する配線の少なくとも一方が太幅配線である配線であって、隣接する配線同士が等電位である配線の最小配線間隔をＳＬ２として配線する処理と、
    前記隣接する配線同士が異電位である配線の最小配線間隔をＳＬ３（ただし、ＳＬ１≦ＳＬ２＜ＳＬ３である）として配線する処理と、
    を実行させるプログラム。
18. 前記最小配線間隔をＳＬ２として配線する場合、異なる配線層との配線を接続するビアが所定のビア密集領域でのビア密度基準を満たさなくなる配線は、最小配線間隔ＳＬ２をＳＬ４（ただし、ＳＬ４＞ＳＬ２である）に広げて配線し直す処理をさらに実行させる請求項１６または１７記載のプログラム。
19. 前記最小配線間隔をＳＬ２として配線する場合、異なる配線層との配線を接続するビアが、所定のビア密集領域でのビア密度基準を満たさなくなる場合、前記ビア密度基準を満たすようにビア密度を下げて配線する処理をさらに実行させる請求項１６または１７記載のプログラム。
20. 半導体集積装置の配線レイアウトを行う設計装置を構成するコンピュータに、
    予め蓄えられている配線構造情報と配線電位情報とを読み込む処理と、
    読み込んだ前記配線構造情報を基に、請求項１６または１７記載のプログラムを実行し、
    さらに、配線結果を補正配線構造情報として出力する処理を実行させるプログラム。
21. 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込む処理と、
    読み込んだ前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出する処理と、
    抽出された等電位の前記交点の全てにビアを配置する処理と、
    配置した前記ビアが、所定のビア密集領域でのビア密度基準を満たすか否かをチェックする処理と、
    をさらに実行させる請求項２０記載のプログラム。
22. 前記補正配線構造情報と配線交差部におけるビア配置に関する情報とを読み込む処理と、
    読み込んだ前記補正配線構造情報を基に異なる配線層における等電位の交点を抽出する処理と、
    抽出された等電位の前記交点にビアを配置して、前記ビアが、所定のビア密集領域でのビア密度基準を満たさなくなる配線については、最小配線間隔ＳＬ２をＳＬ４（ただし、ＳＬ４＞ＳＬ２である）に広げて配線し直すか、または前記ビア密度基準を満たすようにビア密度を下げて配線することを、全ての前記交点に対して繰り返す処理と、
    配線結果を修正配線構造情報として出力する処理と、
    をさらに実行させる請求項２０記載のプログラム。

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