JP2002093915A - 半導体集積回路の設計方法およびその装置 - Google Patents

半導体集積回路の設計方法およびその装置

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JP2002093915A
JP2002093915A JP2000285584A JP2000285584A JP2002093915A JP 2002093915 A JP2002093915 A JP 2002093915A JP 2000285584 A JP2000285584 A JP 2000285584A JP 2000285584 A JP2000285584 A JP 2000285584A JP 2002093915 A JP2002093915 A JP 2002093915A
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Genichi Tanaka
玄一 田中
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 ビアの密集を自動的に回避した信頼性の高い
半導体集積回路を設計でき、半導体集積回路のレイアウ
ト設計にかかる時間と労力とを軽減すること。 【解決手段】 レイアウト設計データ７からビアを検出
し、四方がビアで囲まれた密集ビアを検出する密集ビア
検出部２と、四方に位置するビアを検出する周囲ビア検
出部３と、四方に位置するビアの中から密集ビアと同電
位のビアを検出する同電位ビア検出部４と、同電位ビア
検出部４によって同電位のビアが検出された場合、密集
ビアを削除する修正処理部５とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
のレイアウト設計をデザインルールに基づいて自動設計
する半導体集積回路の設計方法およびその装置に関し、
特に、ビアの密集を自動的に修正することができる半導
体集積回路の設計方法およびその装置に関するものであ
る。
【０００２】
【従来の技術】近年、半導体集積回路は、多品種少量生
産化の傾向があるとともに、開発期間の短縮の要請に応
えるため、ＣＡＤを用いて自動レイアウト設計を行うよ
うになっている。半導体集積回路の自動レイアウト設計
では、トランジスタ要素、抵抗要素、容量要素などを配
置し、これらの要素を自動配線するが、半導体集積度の
限界から、配線などはデザインルールを満たしている必
要がある。
【０００３】一方、半導体集積回路の製造工程では、多
層化が行われ、配線も多層配線となる。この場合、半導
体集積回路では、絶縁層間を貫通するスルーホールを介
して結線される。このスルーホールは、設計位置によっ
て精度よく形成することが困難であるため、スルーホー
ルの位置ずれを一定範囲内で許容して配線同士を接続す
るビアが設けられる。このビアは、配線幅に比して広い
矩形領域であり、この領域の全面に金属層が形成され
る。これによって、このビアの矩形領域内のどの位置に
スルーホールが形成されても、上下の配線層間を確実に
接続できる。なお、このビアもデザインルールを満たす
必要がある。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来の半導体集積回路の自動レイアウト設計では、設計時
において、ビアが集中して配置される場合がある。この
ようにビアが密集して配置されると、デザインルールを
満足していても、ビアの形成時の信頼性を低下させ、ひ
いては半導体集積回路の信頼性も低下させるという問題
点があった。
【０００５】この場合、従来の半導体集積回路の自動レ
イアウト設計を行う装置では、ビアの密集を回避するこ
とができず、自動レイアウト設計後に人手によってビア
の密集を回避する修正処理を行っていたため、半導体集
積回路のレイアウト設計が自動に行われるにもかかわら
ず、時間と労力とがかかるという問題点があった。
【０００６】この発明は上記に鑑みてなされたもので、
ビアの密集を自動的に回避した信頼性の高い半導体集積
回路を設計でき、半導体集積回路のレイアウト設計にか
かる時間と労力とを一層軽減することができる半導体集
積回路の設計方法およびその装置を得ることを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、この発明にかかる半導体集積回路の設計方法は、半
導体集積回路のレイアウト設計をデザインルールに基づ
いて自動設計する自動設計工程と、前記自動設計工程に
よって設計されたレイアウト設計情報からビアを検出
し、四方がビアで囲まれた密集ビアを検出する密集ビア
検出工程と、前記四方に位置するビアの中から前記密集
ビアと同電位のビアを検出する同電位検出工程と、前記
同電位検出工程によって同電位のビアが検出された場
合、前記密集ビアを削除するレイアウト修正を行うレイ
アウト修正工程とを含むことを特徴とする。
【０００８】この発明によれば、自動設計工程によっ
て、半導体集積回路のレイアウト設計をデザインルール
に基づいて自動設計し、密集ビア検出工程によって、前
記自動設計工程によって設計されたレイアウト設計情報
からビアを検出し、四方がビアで囲まれた密集ビアを検
出し、同電位検出工程によって、前記四方に位置するビ
アの中から前記密集ビアと同電位のビアを検出し、レイ
アウト修正工程によって、前記同電位検出工程によって
同電位のビアが検出された場合、前記密集ビアを削除
し、密集ビアによるビアの密集状態を回避するようにし
ている。
【０００９】つぎの発明にかかる半導体集積回路の設計
方法は、半導体集積回路のレイアウト設計をデザインル
ールに基づいて自動設計する自動設計工程と、前記自動
設計工程によって設計されたレイアウト設計情報からビ
アを検出し、三方がビアで囲まれた密集ビアを検出する
密集ビア検出工程と、前記三方に位置するビアの中から
前記密集ビアと同電位のビアを検出する同電位検出工程
と、前記同電位検出工程によって同電位のビアが検出さ
れた場合、前記密集ビアを削除し、該密集ビアに接続さ
れていた配線を、該密集ビアの位置から前記同電位のビ
アの位置まで延長して該同電位のビアに接続する配線を
行うレイアウト修正工程とを含むことを特徴とする。
【００１０】この発明によれば、自動設計工程によっ
て、半導体集積回路のレイアウト設計をデザインルール
に基づいて自動設計し、密集ビア検出工程によって、前
記自動設計工程によって設計されたレイアウト設計情報
からビアを検出し、三方がビアで囲まれた密集ビアを検
出し、同電位検出工程によって、前記三方に位置するビ
アの中から前記密集ビアと同電位のビアを検出し、レイ
アウト修正工程によって、前記同電位検出工程によって
同電位のビアが検出された場合、前記密集ビアを削除
し、該密集ビアに接続されていた配線を、該密集ビアの
位置から前記同電位のビアの位置まで延長して該同電位
のビアに接続する配線を行い、密集ビアによるビアの密
集状態を回避するようにしている。
【００１１】つぎの発明にかかる半導体集積回路の設計
方法は、半導体集積回路のレイアウト設計をデザインル
ールに基づいて自動設計する自動設計工程と、前記自動
設計工程によって設計されたレイアウト設計情報からビ
アを検出し、三方がビアで囲まれた密集ビアを検出する
密集ビア検出工程と、前記三方に位置するビアの中から
前記密集ビアと同電位のビアを検出する同電位検出工程
と、前記同電位検出工程によって同電位のビアが検出さ
れなかった場合、前記密集ビアを空きの他の一方向に移
動するレイアウト修正工程とを含むことを特徴とする。
【００１２】この発明によれば、自動設計工程によっ
て、半導体集積回路のレイアウト設計をデザインルール
に基づいて自動設計し、密集ビア検出工程によって、前
記自動設計工程によって設計されたレイアウト設計情報
からビアを検出し、三方がビアで囲まれた密集ビアを検
出し、同電位検出工程によって、前記三方に位置するビ
アの中から前記密集ビアと同電位のビアを検出し、レイ
アウト修正工程によって、前記同電位検出工程によって
同電位のビアが検出されなかった場合、前記密集ビアを
空きの他の一方向に移動し、密集ビアによるビアの密集
状態を回避するようにしている。
【００１３】つぎの発明にかかる半導体集積回路の設計
方法は、半導体集積回路のレイアウト設計をデザインル
ールに基づいて自動設計する自動設計工程と、前記自動
設計工程によって設計されたレイアウト設計情報からビ
アを検出し、四方あるいは三方がビアで囲まれた密集ビ
アを検出する密集ビア検出工程と、前記四方あるいは三
方に位置するビアの中から前記密集ビアと同電位のビア
を検出する同電位検出工程と、前記密集ビアが四方のビ
アによって囲まれ、かつ前記同電位検出工程によって同
電位のビアが検出された場合、前記密集ビアを削除し、
あるいは前記密集ビアが三方のビアによって囲まれ、か
つ前記同電位検出工程によって同電位のビアが検出され
た場合、前記密集ビアを削除し、該密集ビアに接続され
ていた配線を、該密集ビアの位置から前記同電位のビア
の位置まで延長して該同電位のビアに接続する配線を行
い、あるいは前記密集ビアが三方のビアによって囲ま
れ、かつ前記同電位検出工程によって同電位のビアが検
出されなかった場合、前記密集ビアを空きの他の一方向
に移動するレイアウト修正工程とを含むことを特徴とす
る半導体集積回路の設計方法。
【００１４】この発明によれば、自動設計工程によっ
て、半導体集積回路のレイアウト設計をデザインルール
に基づいて自動設計し、密集ビア検出工程によって、前
記自動設計工程によって設計されたレイアウト設計情報
からビアを検出し、四方あるいは三方がビアで囲まれた
密集ビアを検出し、同電位検出工程によって、前記四方
あるいは三方に位置するビアの中から前記密集ビアと同
電位のビアを検出し、レイアウト修正工程によって、前
記密集ビアが四方のビアによって囲まれ、かつ前記同電
位検出工程によって同電位のビアが検出された場合、前
記密集ビアを削除し、あるいは前記密集ビアが三方のビ
アによって囲まれ、かつ前記同電位検出工程によって同
電位のビアが検出された場合、前記密集ビアを削除し、
該密集ビアに接続されていた配線を、該密集ビアの位置
から前記同電位のビアの位置まで延長して該同電位のビ
アに接続する配線を行い、あるいは前記密集ビアが三方
のビアによって囲まれ、かつ前記同電位検出工程によっ
て同電位のビアが検出されなかった場合、前記密集ビア
を空きの他の一方向に移動し、密集ビアによるビアの密
集状態を回避するようにしている。
【００１５】つぎの発明にかかる半導体集積回路の設計
方法は、前記レイアウト修正工程は、さらに前記密集ビ
アと前記同電位のビアとの間の配線あるいは前記密集ビ
アと該密集ビアを移動したビアとの間の配線を削除する
ことを特徴とする。
【００１６】この発明によれば、前記レイアウト修正工
程が、さらに前記密集ビアと前記同電位のビアとの間の
配線あるいは前記密集ビアと該密集ビアを移動したビア
との間の配線を削除し、冗長な配線を削除するようにし
ている。
【００１７】つぎの発明にかかる半導体集積回路の設計
装置は、半導体集積回路のレイアウト設計をデザインル
ールに基づいて自動設計する半導体集積回路の設計装置
において、前記レイアウト設計の情報からビアを検出
し、四方がビアで囲まれた密集ビアを検出する密集ビア
検出手段と、前記四方に位置するビアの中から前記密集
ビアと同電位のビアを検出する同電位検出手段と、前記
同電位検出手段によって同電位のビアが検出された場
合、前記密集ビアを削除するレイアウト修正手段とを備
えたことを特徴とする。
【００１８】この発明によれば、密集ビア検出手段が、
レイアウト設計の情報からビアを検出し、四方がビアで
囲まれた密集ビアを検出し、同電位検出手段が、前記四
方に位置するビアの中から前記密集ビアと同電位のビア
を検出し、レイアウト修正手段が、前記同電位検出手段
によって同電位のビアが検出された場合、前記密集ビア
を削除し、密集ビアによるビアの密集状態を回避するよ
うにしている。
【００１９】つぎの発明にかかる半導体集積回路の設計
装置は、半導体集積回路のレイアウト設計をデザインル
ールに基づいて自動設計する半導体集積回路の設計装置
において、前記レイアウト設計の情報からビアを検出
し、三方がビアで囲まれた密集ビアを検出する密集ビア
検出手段と、前記三方に位置するビアの中から前記密集
ビアと同電位のビアを検出する同電位検出手段と、前記
同電位検出手段によって同電位のビアが検出された場
合、前記密集ビアを削除し、該密集ビアに接続されてい
た配線を、該密集ビアの位置から前記同電位のビアの位
置まで延長して該同電位のビアに接続する配線を行うレ
イアウト修正手段とを備えたことを特徴とする。
【００２０】この発明によれば、密集ビア検出手段が、
前記レイアウト設計の情報からビアを検出し、三方がビ
アで囲まれた密集ビアを検出し、同電位検出手段が、前
記三方に位置するビアの中から前記密集ビアと同電位の
ビアを検出し、レイアウト修正手段が、前記同電位検出
手段によって同電位のビアが検出された場合、前記密集
ビアを削除し、該密集ビアに接続されていた配線を、該
密集ビアの位置から前記同電位のビアの位置まで延長し
て該同電位のビアに接続する配線を行い、密集ビアによ
るビアの密集状態を回避するようにしている。
【００２１】つぎの発明にかかる半導体集積回路の設計
装置は、半導体集積回路のレイアウト設計をデザインル
ールに基づいて自動設計する半導体集積回路の設計装置
において、前記レイアウト設計の情報からビアを検出
し、三方がビアで囲まれた密集ビアを検出する密集ビア
検出手段と、前記三方に位置するビアの中から前記密集
ビアと同電位のビアを検出する同電位検出手段と、前記
同電位検出手段によって同電位のビアが検出されなかっ
た場合、前記密集ビアを空きの他の一方向に移動するレ
イアウト修正手段とを備えたことを特徴とする。
【００２２】この発明によれば、密集ビア検出手段が、
前記レイアウト設計の情報からビアを検出し、三方がビ
アで囲まれた密集ビアを検出し、同電位検出手段が、前
記三方に位置するビアの中から前記密集ビアと同電位の
ビアを検出し、レイアウト修正手段が、前記同電位検出
手段によって同電位のビアが検出されなかった場合、前
記密集ビアを空きの他の一方向に移動し、密集ビアによ
るビアの密集状態を回避するようにしている。
【００２３】つぎの発明にかかる半導体集積回路の設計
装置は、半導体集積回路のレイアウト設計をデザインル
ールに基づいて自動設計する半導体集積回路の設計装置
において、前記レイアウト設計の情報からビアを検出
し、四方あるいは三方がビアで囲まれた密集ビアを検出
する密集ビア検出手段と、前記四方あるいは三方に位置
するビアの中から前記密集ビアと同電位のビアを検出す
る同電位検出手段と、前記密集ビアが四方のビアによっ
て囲まれ、かつ前記同電位検出手段によって同電位のビ
アが検出された場合、前記密集ビアを削除し、あるいは
前記密集ビアが三方のビアによって囲まれ、かつ前記同
電位検出手段によって同電位のビアが検出された場合、
前記密集ビアを削除し、該密集ビアに接続されていた配
線を、該密集ビアの位置から前記同電位のビアの位置ま
で延長して該同電位のビアに接続する配線を行い、ある
いは前記密集ビアが三方のビアによって囲まれ、かつ前
記同電位検出手段によって同電位のビアが検出されなか
った場合、前記密集ビアを空きの他の一方向に移動する
レイアウト修正手段とを備えたことを特徴とする。
【００２４】この発明によれば、密集ビア検出手段が、
前記レイアウト設計の情報からビアを検出し、四方ある
いは三方がビアで囲まれた密集ビアを検出し、同電位検
出手段が、前記四方あるいは三方に位置するビアの中か
ら前記密集ビアと同電位のビアを検出し、レイアウト修
正手段が、前記密集ビアが四方のビアによって囲まれ、
かつ前記同電位検出手段によって同電位のビアが検出さ
れた場合、前記密集ビアを削除し、あるいは前記密集ビ
アが三方のビアによって囲まれ、かつ前記同電位検出手
段によって同電位のビアが検出された場合、前記密集ビ
アを削除し、該密集ビアに接続されていた配線を、該密
集ビアの位置から前記同電位のビアの位置まで延長して
該同電位のビアに接続する配線を行い、あるいは前記密
集ビアが三方のビアによって囲まれ、かつ前記同電位検
出手段によって同電位のビアが検出されなかった場合、
前記密集ビアを空きの他の一方向に移動し、密集ビアに
よるビアの密集状態を回避するようにしている。
【００２５】つぎの発明にかかる半導体集積回路の設計
装置は、前記レイアウト修正手段は、さらに前記密集ビ
アと前記同電位のビアとの間の配線あるいは前記密集ビ
アと該密集ビアを移動したビアとの間の配線を削除する
ことを特徴とする。
【００２６】この発明によれば、レイアウト修正手段
が、さらに前記密集ビアと前記同電位のビアとの間の配
線あるいは前記密集ビアと該密集ビアを移動したビアと
の間の配線を削除し、冗長な配線を削除するようにして
いる。
【００２７】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかる半導体集積回路の設計方法およびその装置
の好適な実施の形態について説明する。
【００２８】実施の形態１．まず、この発明の実施の形
態１について説明する。図１は、この発明の実施の形態
１である半導体集積回路の設計装置の構成を示すブロッ
ク図である。図１において、この半導体集積回路の設計
装置は、レイアウト修正部１と保持部６とを有する。レ
イアウト修正部１は、保持部６に保持されたレイアウト
設計データ７内において四方を囲まれた密集ビアを検出
する密集ビア検出部２、密集ビアを囲む四方のビアを検
出する周囲ビア検出部３、四方のビアの中から密集ビア
と同電位のビアを検出する同電位ビア検出部４、および
密集ビアとこれに関する配線を修正する処理を行う修正
処理部５を有する。
【００２９】ここで、図２に示すフローチャートを参照
して、レイアウト修正部１による密集ビアの修正処理手
順について説明する。まず、レイアウト修正部１は、保
持部６に保持され、デザインルールをもとに設計された
レイアウト設計データ７を取得する（ステップＳ１０
１）。その後、密集ビア検出部２は、レイアウト設計デ
ータ７から、ビアを検出し（ステップＳ１０２）、この
検出したビアが、四方をビアに囲まれた密集ビアである
か否かを判断する（ステップＳ１０３）。密集ビアであ
る場合（ステップＳ１０３，ＹＥＳ）には、周囲ビア検
出部３がさらに密集ビアを囲む四方の周囲ビアを検出し
（ステップＳ１０４）、同電位ビア検出部４が、密集ビ
アと同電位のビアがあるか否かを判断する（ステップＳ
１０５）。
【００３０】修正処理部５は、密集ビアと同電位のビア
が存在する場合（ステップＳ１０５，ＹＥＳ）には、こ
の密集ビアを削除し、さらにこの密集ビアと同電位のビ
アとの配線を削除する修正処理を行って（ステップＳ１
０６）、ステップＳ１０７に移行する。一方、密集ビア
と同電位のビアが存在しない場合（ステップＳ１０５，
ＮＯ）には、修正処理は行わずに、ステップＳ１０７に
移行し、次の密集ビアに対する修正処理を行う。
【００３１】一方、密集ビアが存在しない場合（ステッ
プＳ１０３，ＮＯ）には、全てのビアの検出が終了した
か否かを判断し（ステップＳ１０７）、全てのビアの検
出が終了しない場合（ステップＳ１０７，ＮＯ）には、
ステップＳ１０２に移行して、次のビアに対する修正処
理を行い、全てのビアの検出が終了した場合（ステップ
Ｓ１０７，ＹＥＳ）には、修正処理がなされたレイアウ
ト設計データを保持部６に格納し（ステップＳ１０
８）、本処理を終了する。なお、ステップＳ１０６で
は、密集ビアと同電位ビアとの配線を削除するようにし
ていたが、この削除は必要に応じて行うようにしてもよ
い。また、図２に示した処理手順では、個々のビアの検
出毎に、修正処理を行うようにしていたが、この修正処
理を行う前に、全てのビアを検出し、密集ビアを検出し
た後に、各密集ビアに対する修正処理を一括して行うよ
うにしてもよい。
【００３２】ここで、図３および図４を参照して、密集
ビアの修正処理の一例について説明する。図３は、修正
処理前の密集ビア近傍の配線パターンを示す図である。
また、図４は、修正処理後の密集ビア近傍の配線パター
ンを示す図である。図３において、密集ビア１０１は、
ビア１０２〜１０５によって四方が囲まれている。配線
１０８，１０９，１１１，１１３は、同層レイヤの配線
であって、上層レイヤの配線である。また、配線１０
７，１１０，１１２，１１４は、上層レイヤとは異なる
下層レイヤの配線であって、全て同層レイヤの配線であ
る。配線１０６は、上層レイヤの配線と下層レイヤの配
線とが重なっている配線である。
【００３３】ここで、同電位ビア検出部４が、密集ビア
１０１と同電位のビア１０２を検出すると、修正処理部
５は、密集ビア１０１を削除し、配線１０６を削除する
修正処理を行い、図４に示す配線パターンに修正する。
この場合、密集ビア１０１は、配線１０６の上層レイヤ
と下層レイヤとの配線を接続するビアであるが、同電位
のビア１０２も、密集ビア１０１と同じ機能を有してい
るため、密集ビア１０１を削除しても、論理的な問題は
生じない。なお、配線１０６は、削除しなくてもよい
が、配線パターンが冗長となるため、削除する。
【００３４】この実施の形態１では、レイアウト設計デ
ータから、四方がビアに囲まれた密集ビアを削除するこ
とができるので、レイアウト設計データをもとに半導体
集積回路を生成する半導体プロセス時に、密集したビア
が存在しなくなり、ビア形成によるエラーが減少し、信
頼性の高い半導体集積回路を生成することができる。
【００３５】実施の形態２．つぎに、この発明の実施の
形態２について説明する。上述した実施の形態１では、
密集ビアの四方がビアで囲まれていたが、この実施の形
態２では、三方がビアで囲まれた密集ビアに対する修正
処理を行うようにしている。
【００３６】図５は、この発明の実施の形態２である半
導体集積回路の設計装置の構成を示すブロック図であ
る。図２において、レイアウト修正部１１の密集ビア検
出部１２は、密集ビア検出部２に対応し、三方がビアで
囲まれた密集ビアを検出し、修正処理部１５は、修正処
理部５に対応し、三方がビアで囲まれた密集ビアを削除
する修正処理を行う。その他の構成は実施の形態１と同
じであり、同一構成部分には同一符号を付している。
【００３７】ここで、図６に示すフローチャートを参照
して、レイアウト修正部１１による密集ビアの修正処理
手順について説明する。まず、レイアウト修正部１１
は、保持部６に保持され、デザインルールをもとに設計
されたレイアウト設計データ７を取得する（ステップＳ
２０１）。その後、密集ビア検出部１２は、レイアウト
設計データ７から、ビアを検出し（ステップＳ２０
２）、この検出したビアが、三方をビアに囲まれた密集
ビアであるか否かを判断する（ステップＳ２０３）。密
集ビアである場合（ステップＳ２０３，ＹＥＳ）には、
周囲ビア検出部３がさらに密集ビアを囲む三方の周囲ビ
アを検出し（ステップＳ２０４）、同電位ビア検出部４
が、密集ビアと同電位のビアがあるか否かを判断する
（ステップＳ２０５）。
【００３８】修正処理部１５は、密集ビアと同電位のビ
アが存在する場合（ステップＳ２０５，ＹＥＳ）には、
この密集ビアを削除し、この密集ビアと同電位のビアと
の間を接続している配線を削除し、さらにこの密集ビア
の配線を同電位ビアまで延長して、同電位ビアに接続す
る修正処理を行って（ステップＳ２０６）、ステップＳ
２０７に移行する。一方、密集ビアと同電位のビアが存
在しない場合（ステップＳ２０５，ＮＯ）には、修正処
理は行わずに、ステップＳ２０７に移行し、次の密集ビ
アに対する修正処理を行う。
【００３９】一方、密集ビアが存在しない場合（ステッ
プＳ２０３，ＮＯ）には、全てのビアの検出が終了した
か否かを判断し（ステップＳ２０７）、全てのビアの検
出が終了しない場合（ステップＳ２０７，ＮＯ）には、
ステップＳ２０２に移行して、次のビアに対する修正処
理を行い、全てのビアの検出が終了した場合（ステップ
Ｓ２０７，ＹＥＳ）には、修正処理がなされたレイアウ
ト設計データを保持部６に格納し（ステップＳ２０
８）、本処理を終了する。なお、図５に示した処理手順
では、個々のビアの検出毎に、修正処理を行うようにし
ていたが、この修正処理を行う前に、全てのビアを検出
し、密集ビアを検出した後に、各密集ビアに対する修正
処理を一括して行うようにしてもよい。
【００４０】ここで、図７および図８を参照して、密集
ビアの修正処理の一例について説明する。図７は、修正
処理前の密集ビア近傍の配線パターンを示す図である。
また、図８は、修正処理後の密集ビア近傍の配線パター
ンを示す図である。図７において、密集ビア２０１は、
ビア２０２〜２０４によって三方が囲まれている。配線
２０５，２０６，２１０，２１１は、同層レイヤの配線
であって、上層レイヤの配線である。また、配線２０
７，２０８，２０９，２１２は、上層レイヤとは異なる
下層レイヤの配線であって、全て同層レイヤの配線であ
る。
【００４１】ここで、同電位ビア検出部４が、密集ビア
２０１と同電位のビア２０２を検出すると、修正処理部
１５は、密集ビア２０１を削除し、密集ビア２０１の配
線２０５を同電位のビア２０２まで延長した配線３０１
を形成し、配線２０５をビア２０２に接続する修正処理
を行い、図８に示す配線パターンに修正する。この場
合、密集ビア２０１は、上層レイヤの配線２０５と下層
レイヤの配線２０８とを接続するビアであるが、上層レ
イヤにおいて配線２０８を追加することによって、ビア
２０２が密集ビアを代用することになる。この場合、密
集ビア２０１を削除しても、論理的な問題は生じない。
なお、配線２０８は、削除しなくてもよいが、配線パタ
ーンが冗長となるため、削除する。
【００４２】この実施の形態２では、レイアウト設計デ
ータから、三方がビアに囲まれた密集ビアを削除するこ
とができるので、レイアウト設計データをもとに半導体
集積回路を生成する半導体プロセス時に、密集したビア
が存在しなくなり、ビア形成によるエラーが減少し、信
頼性の高い半導体集積回路を生成することができる。
【００４３】実施の形態３．つぎに、この発明の実施の
形態３について説明する。上述した実施の形態２では、
密集ビアを囲む三方のビア内に密集ビアと同電位のビア
が存在する場合に、密集ビアの削除を行うようにしてい
たが、この実施の形態３では、同電位のビアが存在しな
い場合であっても、密集ビアが存在しないように修正処
理することができるようにしている。
【００４４】図９は、この発明の実施の形態３である半
導体集積回路の設計装置の構成を示すブロック図であ
る。図９において、レイアウト修正部２１の修正処理部
２５は、修正処理部１５に対応し、三方がビアで囲まれ
た状態の密集ビアをなくす修正処理を行う。その他の構
成は実施の形態１と同じであり、同一構成部分には同一
符号を付している。
【００４５】ここで、図１０に示すフローチャートを参
照して、レイアウト修正部２１による密集ビアの修正処
理手順について説明する。まず、レイアウト修正部２１
は、保持部６に保持され、デザインルールをもとに設計
されたレイアウト設計データ７を取得する（ステップＳ
３０１）。その後、密集ビア検出部１２は、レイアウト
設計データ７から、ビアを検出し（ステップＳ３０
２）、この検出したビアが、三方をビアに囲まれた密集
ビアであるか否かを判断する（ステップＳ３０３）。密
集ビアである場合（ステップＳ３０３，ＹＥＳ）には、
周囲ビア検出部３がさらに密集ビアを囲む三方の周囲ビ
アを検出し（ステップＳ３０４）、同電位ビア検出部４
が、密集ビアと同電位のビアがあるか否かを判断する
（ステップＳ３０５）。
【００４６】修正処理部２５は、密集ビアと同電位のビ
アが存在する場合（ステップＳ３０５，ＹＥＳ）には、
この密集ビアを削除し、この密集ビアと同電位のビアと
の間を接続している配線を削除し、さらにこの密集ビア
の配線を同電位ビアまで延長して、同電位ビアに接続す
る修正処理を行って（ステップＳ３０６）、ステップＳ
３０８に移行する。このステップＳ３０６の処理は、実
施の形態２と同じである。
【００４７】一方、密集ビアと同電位のビアが存在しな
い場合（ステップＳ３０５，ＮＯ）には、密集ビアを、
周囲のビアが存在しない空きの他の一方向に移動し、密
集ビアの密集状態を回避させ、この移動に伴う残余の配
線を削除する修正処理を行って（ステップＳ３０７）、
ステップＳ３０８に移行する。
【００４８】一方、密集ビアが存在しない場合（ステッ
プＳ３０３，ＮＯ）には、全てのビアの検出が終了した
か否かを判断し（ステップＳ３０８）、全てのビアの検
出が終了しない場合（ステップＳ３０８，ＮＯ）には、
ステップＳ３０２に移行して、次のビアに対する修正処
理を行い、全てのビアの検出が終了した場合（ステップ
Ｓ３０８，ＹＥＳ）には、修正処理がなされたレイアウ
ト設計データを保持部６に格納し（ステップＳ３０
９）、本処理を終了する。なお、図１０に示した処理手
順では、個々のビアの検出毎に、修正処理を行うように
していたが、この修正処理を行う前に、全てのビアを検
出し、密集ビアを検出した後に、各密集ビアに対する修
正処理を一括して行うようにしてもよい。
【００４９】ここで、図１１および図１２を参照して、
密集ビアの修正処理の一例について説明する。図１１
は、修正処理前の密集ビア近傍の配線パターンを示す図
である。また、図１２は、修正処理後の密集ビア近傍の
配線パターンを示す図である。図１１において、密集ビ
ア４０１は、ビア４０２〜４０４によって三方が囲まれ
ている。配線４０５，４０６，４１０，４１１は、同層
レイヤの配線であって、上層レイヤの配線である。ま
た、配線４０７，４０８，４０９，４１２は、上層レイ
ヤとは異なる下層レイヤの配線であって、全て同層レイ
ヤの配線である。配線４１３は、上層レイヤの配線と下
層レイヤの配線とが重なっている配線である。
【００５０】ここで、周囲のビア４０２〜４０４は、密
集ビア４０１と同電位でないため、修正処理部２５は、
密集ビア４０１を現在位置から、周囲のビア４０２〜４
０４が存在しない方向（図上、下方向）に移動し、密集
ビア４０１を密集状態から回避させ、結果として図１２
に示すように密集ビア４０１をビア５０１として形成す
る。また、このビア４０１の移動に伴って、残余の配線
４１３を削除する。この場合、密集ビア４０１は、配線
４１３の上層レイヤと下層レイヤとの配線を接続するビ
アであるが、ビア５０１の位置において上層レイヤと下
層レイヤとの配線を接続しても論理的な問題は生じな
い。なお、配線４１３は、削除しなくてもよいが、配線
パターンが冗長となるため、削除する。
【００５１】この実施の形態３では、周囲のビアが密集
ビアと同電位でない場合であっても、レイアウト設計デ
ータから、三方がビアに囲まれた密集ビアの密集状態を
回避することができるので、レイアウト設計データをも
とに半導体集積回路を生成する半導体プロセス時に、密
集したビアが存在しなくなり、ビア形成によるエラーが
減少し、信頼性の高い半導体集積回路を生成することが
できる。
【００５２】実施の形態４．つぎに、この発明の実施の
形態４について説明する。この実施の形態４では、上述
した実施の形態１〜３を組み合わせ、密集ビアの密集状
態を極力なくす修正処理を行うようにしている。
【００５３】図１３は、この発明の実施の形態４である
半導体集積回路の設計装置の構成を示すブロック図であ
る。図１３において、レイアウト修正部３１の密集ビア
検出部３２は、密集ビア検出部２，１２に対応し、四方
あるいは三方がビアで囲まれた状態の密集ビアを検出
し、修正処理部３５は、修正処理部２，２５に対応し、
四方あるいは三方がビアで囲まれた状態の密集ビアを密
集状態から回避させる修正処理を行う。その他の構成は
実施の形態１と同じであり、同一構成部分には同一符号
を付している。
【００５４】ここで、図１４に示すフローチャートを参
照して、レイアウト修正部３１による密集ビアの修正処
理手順について説明する。まず、レイアウト修正部３１
は、保持部６に保持され、デザインルールをもとに設計
されたレイアウト設計データ７を取得する（ステップＳ
４０１）。その後、密集ビア検出部３２は、レイアウト
設計データ７から、ビアを検出し（ステップＳ４０
２）、この検出したビアが、少なくとも三方がビアに囲
まれた密集ビアであるか否かを判断する（ステップＳ４
０３）。少なくとも三方がビアに囲まれた密集ビアであ
る場合（ステップＳ４０３，ＹＥＳ）には、さらに四方
がビアに囲まれた密集ビアであるか否かを判断する（ス
テップＳ４０４）。
【００５５】四方がビアに囲まれた密集ビアである場合
（ステップＳ４０４，ＹＥＳ）には、周囲ビア検出部３
がさらに密集ビアを囲む四方の周囲ビアを検出し（ステ
ップＳ４０５）、同電位ビア検出部４が、密集ビアと同
電位のビアがあるか否かを判断する（ステップＳ４０
６）。
【００５６】修正処理部３５は、密集ビアと同電位のビ
アが存在する場合（ステップＳ４０６，ＹＥＳ）には、
この密集ビアを削除し、さらにこの密集ビアと同電位の
ビアとの配線を削除する修正処理を行って（ステップＳ
４０７）、ステップＳ４１２に移行する。一方、密集ビ
アと同電位のビアが存在しない場合（ステップＳ４０
６，ＮＯ）には、修正処理は行わずに、ステップＳ４１
２に移行し、次の密集ビアに対する修正処理を行う。こ
のステップＳ４０７の処理は、実施の形態１と同じであ
る。
【００５７】一方、修正処理部３５は、三方のみがビア
に囲まれている密集ビアである場合（ステップＳ４０
４，ＮＯ）には、周囲ビア検出部３がさらに密集ビアを
囲む四方の周囲ビアを検出し（ステップＳ４０８）、同
電位ビア検出部４が、密集ビアと同電位のビアがあるか
否かを判断する（ステップＳ４０９）。
【００５８】密集ビアと同電位のビアが存在する場合
（ステップＳ４０９，ＹＥＳ）には、この密集ビアを削
除し、この密集ビアと同電位のビアとの間を接続してい
る配線を削除し、さらにこの密集ビアの配線を同電位ビ
アまで延長して、同電位ビアに接続する修正処理を行っ
て（ステップＳ４１０）、ステップＳ４１２に移行す
る。このステップＳ４１０の処理は、実施の形態２と同
じである。
【００５９】一方、密集ビアと同電位のビアが存在しな
い場合（ステップＳ４０９，ＮＯ）には、密集ビアを、
周囲のビアが存在しない空きの他の一方向に移動し、密
集ビアの密集状態を回避させ、この移動に伴う残余の配
線を削除する修正処理を行って（ステップＳ４１１）、
ステップＳ４１２に移行する。このステップＳ４１１の
処理は、実施の形態３と同じである。
【００６０】一方、密集ビアが存在しない場合（ステッ
プＳ４０３，ＮＯ）には、全てのビアの検出が終了した
か否かを判断し（ステップＳ４１２）、全てのビアの検
出が終了しない場合（ステップＳ４１２，ＮＯ）には、
ステップＳ４０２に移行して、次のビアに対する修正処
理を行い、全てのビアの検出が終了した場合（ステップ
Ｓ４１２，ＹＥＳ）には、修正処理がなされたレイアウ
ト設計データを保持部６に格納し（ステップＳ４１
３）、本処理を終了する。なお、図１４に示した処理手
順では、個々のビアの検出毎に、修正処理を行うように
していたが、この修正処理を行う前に、全てのビアを検
出し、密集ビアを検出した後に、各密集ビアに対する修
正処理を一括して行うようにしてもよい。
【００６１】この実施の形態４では、レイアウト設計デ
ータから、少なくとも三方がビアに囲まれた密集ビアの
密集状態を回避することができるので、レイアウト設計
データをもとに半導体集積回路を生成する半導体プロセ
ス時に、密集したビアが存在しなくなり、ビア形成によ
るエラーが減少し、信頼性の高い半導体集積回路を生成
することができる。
【００６２】
【発明の効果】以上説明したように、この発明によれ
ば、自動設計工程によって、半導体集積回路のレイアウ
ト設計をデザインルールに基づいて自動設計し、密集ビ
ア検出工程によって、前記自動設計工程によって設計さ
れたレイアウト設計情報からビアを検出し、四方がビア
で囲まれた密集ビアを検出し、同電位検出工程によっ
て、前記四方に位置するビアの中から前記密集ビアと同
電位のビアを検出し、レイアウト修正工程によって、前
記同電位検出工程によって同電位のビアが検出された場
合、前記密集ビアを削除し、密集ビアによるビアの密集
状態を回避するようにしているので、レイアウト設計デ
ータをもとに半導体集積回路を生成する半導体プロセス
時に、密集したビアが存在しなくなり、ビア形成による
エラーが減少し、信頼性の高い半導体集積回路を生成す
ることができるという効果を奏する。
【００６３】つぎの発明によれば、自動設計工程によっ
て、半導体集積回路のレイアウト設計をデザインルール
に基づいて自動設計し、密集ビア検出工程によって、前
記自動設計工程によって設計されたレイアウト設計情報
からビアを検出し、三方がビアで囲まれた密集ビアを検
出し、同電位検出工程によって、前記三方に位置するビ
アの中から前記密集ビアと同電位のビアを検出し、レイ
アウト修正工程によって、前記同電位検出工程によって
同電位のビアが検出された場合、前記密集ビアを削除
し、該密集ビアに接続されていた配線を、該密集ビアの
位置から前記同電位のビアの位置まで延長して該同電位
のビアに接続する配線を行い、密集ビアによるビアの密
集状態を回避するようにしているので、レイアウト設計
データをもとに半導体集積回路を生成する半導体プロセ
ス時に、密集したビアが存在しなくなり、ビア形成によ
るエラーが減少し、信頼性の高い半導体集積回路を生成
することができるという効果を奏する。
【００６４】つぎの発明によれば、自動設計工程によっ
て、半導体集積回路のレイアウト設計をデザインルール
に基づいて自動設計し、密集ビア検出工程によって、前
記自動設計工程によって設計されたレイアウト設計情報
からビアを検出し、三方がビアで囲まれた密集ビアを検
出し、同電位検出工程によって、前記三方に位置するビ
アの中から前記密集ビアと同電位のビアを検出し、レイ
アウト修正工程によって、前記同電位検出工程によって
同電位のビアが検出されなかった場合、前記密集ビアを
空きの他の一方向に移動し、密集ビアによるビアの密集
状態を回避するようにしているので、レイアウト設計デ
ータをもとに半導体集積回路を生成する半導体プロセス
時に、密集したビアが存在しなくなり、ビア形成による
エラーが減少し、信頼性の高い半導体集積回路を生成す
ることができるという効果を奏する。
【００６５】つぎの発明によれば、自動設計工程によっ
て、半導体集積回路のレイアウト設計をデザインルール
に基づいて自動設計し、密集ビア検出工程によって、前
記自動設計工程によって設計されたレイアウト設計情報
からビアを検出し、四方あるいは三方がビアで囲まれた
密集ビアを検出し、同電位検出工程によって、前記四方
あるいは三方に位置するビアの中から前記密集ビアと同
電位のビアを検出し、レイアウト修正工程によって、前
記密集ビアが四方のビアによって囲まれ、かつ前記同電
位検出工程によって同電位のビアが検出された場合、前
記密集ビアを削除し、あるいは前記密集ビアが三方のビ
アによって囲まれ、かつ前記同電位検出工程によって同
電位のビアが検出された場合、前記密集ビアを削除し、
該密集ビアに接続されていた配線を、該密集ビアの位置
から前記同電位のビアの位置まで延長して該同電位のビ
アに接続する配線を行い、あるいは前記密集ビアが三方
のビアによって囲まれ、かつ前記同電位検出工程によっ
て同電位のビアが検出されなかった場合、前記密集ビア
を空きの他の一方向に移動し、密集ビアによるビアの密
集状態を回避するようにしているので、レイアウト設計
データをもとに半導体集積回路を生成する半導体プロセ
ス時に、密集したビアが存在しなくなり、ビア形成によ
るエラーが減少し、信頼性の高い半導体集積回路を生成
することができるという効果を奏する。
【００６６】つぎの発明によれば、前記レイアウト修正
工程が、さらに前記密集ビアと前記同電位のビアとの間
の配線あるいは前記密集ビアと該密集ビアを移動したビ
アとの間の配線を削除し、冗長な配線を削除するように
しているので、冗長な配線によるエラーを減少し、信頼
性の高い半導体集積回路を生成することができるという
効果を奏する。
【００６７】つぎの発明によれば、密集ビア検出手段
が、レイアウト設計の情報からビアを検出し、四方がビ
アで囲まれた密集ビアを検出し、同電位検出手段が、前
記四方に位置するビアの中から前記密集ビアと同電位の
ビアを検出し、レイアウト修正手段が、前記同電位検出
手段によって同電位のビアが検出された場合、前記密集
ビアを削除し、密集ビアによるビアの密集状態を回避す
るようにしているので、レイアウト設計データをもとに
半導体集積回路を生成する半導体プロセス時に、密集し
たビアが存在しなくなり、ビア形成によるエラーが減少
し、信頼性の高い半導体集積回路を生成することができ
るという効果を奏する。
【００６８】つぎの発明によれば、密集ビア検出手段
が、前記レイアウト設計の情報からビアを検出し、三方
がビアで囲まれた密集ビアを検出し、同電位検出手段
が、前記三方に位置するビアの中から前記密集ビアと同
電位のビアを検出し、レイアウト修正手段が、前記同電
位検出手段によって同電位のビアが検出された場合、前
記密集ビアを削除し、該密集ビアに接続されていた配線
を、該密集ビアの位置から前記同電位のビアの位置まで
延長して該同電位のビアに接続する配線を行い、密集ビ
アによるビアの密集状態を回避するようにしているの
で、レイアウト設計データをもとに半導体集積回路を生
成する半導体プロセス時に、密集したビアが存在しなく
なり、ビア形成によるエラーが減少し、信頼性の高い半
導体集積回路を生成することができるという効果を奏す
る。
【００６９】つぎの発明によれば、密集ビア検出手段
が、前記レイアウト設計の情報からビアを検出し、三方
がビアで囲まれた密集ビアを検出し、同電位検出手段
が、前記三方に位置するビアの中から前記密集ビアと同
電位のビアを検出し、レイアウト修正手段が、前記同電
位検出手段によって同電位のビアが検出されなかった場
合、前記密集ビアを空きの他の一方向に移動し、密集ビ
アによるビアの密集状態を回避するようにしているの
で、レイアウト設計データをもとに半導体集積回路を生
成する半導体プロセス時に、密集したビアが存在しなく
なり、ビア形成によるエラーが減少し、信頼性の高い半
導体集積回路を生成することができるという効果を奏す
る。
【００７０】つぎの発明によれば、密集ビア検出手段
が、前記レイアウト設計の情報からビアを検出し、四方
あるいは三方がビアで囲まれた密集ビアを検出し、同電
位検出手段が、前記四方あるいは三方に位置するビアの
中から前記密集ビアと同電位のビアを検出し、レイアウ
ト修正手段が、前記密集ビアが四方のビアによって囲ま
れ、かつ前記同電位検出手段によって同電位のビアが検
出された場合、前記密集ビアを削除し、あるいは前記密
集ビアが三方のビアによって囲まれ、かつ前記同電位検
出手段によって同電位のビアが検出された場合、前記密
集ビアを削除し、該密集ビアに接続されていた配線を、
該密集ビアの位置から前記同電位のビアの位置まで延長
して該同電位のビアに接続する配線を行い、あるいは前
記密集ビアが三方のビアによって囲まれ、かつ前記同電
位検出手段によって同電位のビアが検出されなかった場
合、前記密集ビアを空きの他の一方向に移動し、密集ビ
アによるビアの密集状態を回避するようにしているの
で、レイアウト設計データをもとに半導体集積回路を生
成する半導体プロセス時に、密集したビアが存在しなく
なり、ビア形成によるエラーが減少し、信頼性の高い半
導体集積回路を生成することができるという効果を奏す
る。
【００７１】つぎの発明によれば、レイアウト修正手段
が、さらに前記密集ビアと前記同電位のビアとの間の配
線あるいは前記密集ビアと該密集ビアを移動したビアと
の間の配線を削除し、冗長な配線を削除するようにして
いるので、冗長な配線によるエラーを減少し、信頼性の
高い半導体集積回路を生成することができるという効果
を奏する。
【図面の簡単な説明】
【図１】 この発明の実施の形態１である半導体集積回
路の設計装置の構成を示すブロック図である。
【図２】 この発明の実施の形態１である半導体集積回
路の設計方法によるレイアウト設計の修正処理手順を示
すフローチャートである。
【図３】 この発明の実施の形態１が適用されるレイア
ウト設計の一例を示す図である。
【図４】 図３に示したレイアウト設計に対してこの発
明の実施の形態１が適用されたレイアウト設計結果の一
例を示す図である。
【図５】 この発明の実施の形態２である半導体集積回
路の設計装置の構成を示すブロック図である。
【図６】 この発明の実施の形態２である半導体集積回
路の設計方法によるレイアウト設計の修正処理手順を示
すフローチャートである。
【図７】 この発明の実施の形態２が適用されるレイア
ウト設計の一例を示す図である。
【図８】 図７に示したレイアウト設計に対してこの発
明の実施の形態２が適用されたレイアウト設計結果の一
例を示す図である。
【図９】 この発明の実施の形態３である半導体集積回
路の設計装置の構成を示すブロック図である。
【図１０】 この発明の実施の形態３である半導体集積
回路の設計方法によるレイアウト設計の修正処理手順を
示すフローチャートである。
【図１１】 この発明の実施の形態３が適用されるレイ
アウト設計の一例を示す図である。
【図１２】 図１１に示したレイアウト設計に対してこ
の発明の実施の形態３が適用されたレイアウト設計結果
の一例を示す図である。
【図１３】 この発明の実施の形態４である半導体集積
回路の設計装置の構成を示すブロック図である。
【図１４】 この発明の実施の形態４である半導体集積
回路の設計方法によるレイアウト設計の修正処理手順を
示すフローチャートである。
【符号の説明】
１，１１，２１，３１ レイアウト修正部、２，１２，
３２ 密集ビア検出部、３ 周囲ビア検出部、４ 同電
位ビア検出部、５，１５，２５，３５ 修正処理部、６
保持部、７ レイアウト設計データ。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路のレイアウト設計をデザ
    インルールに基づいて自動設計する自動設計工程と、 前記自動設計工程によって設計されたレイアウト設計情
    報からビアを検出し、四方がビアで囲まれた密集ビアを
    検出する密集ビア検出工程と、 前記四方に位置するビアの中から前記密集ビアと同電位
    のビアを検出する同電位検出工程と、 前記同電位検出工程によって同電位のビアが検出された
    場合、前記密集ビアを削除するレイアウト修正を行うレ
    イアウト修正工程と、 を含むことを特徴とする半導体集積回路の設計方法。
  2. 【請求項２】 半導体集積回路のレイアウト設計をデザ
    インルールに基づいて自動設計する自動設計工程と、 前記自動設計工程によって設計されたレイアウト設計情
    報からビアを検出し、三方がビアで囲まれた密集ビアを
    検出する密集ビア検出工程と、 前記三方に位置するビアの中から前記密集ビアと同電位
    のビアを検出する同電位検出工程と、 前記同電位検出工程によって同電位のビアが検出された
    場合、前記密集ビアを削除し、該密集ビアに接続されて
    いた配線を、該密集ビアの位置から前記同電位のビアの
    位置まで延長して該同電位のビアに接続する配線を行う
    レイアウト修正工程と、 を含むことを特徴とする半導体集積回路の設計方法。
  3. 【請求項３】 半導体集積回路のレイアウト設計をデザ
    インルールに基づいて自動設計する自動設計工程と、 前記自動設計工程によって設計されたレイアウト設計情
    報からビアを検出し、三方がビアで囲まれた密集ビアを
    検出する密集ビア検出工程と、 前記三方に位置するビアの中から前記密集ビアと同電位
    のビアを検出する同電位検出工程と、 前記同電位検出工程によって同電位のビアが検出されな
    かった場合、前記密集ビアを空きの他の一方向に移動す
    るレイアウト修正工程と、 を含むことを特徴とする半導体集積回路の設計方法。
  4. 【請求項４】 半導体集積回路のレイアウト設計をデザ
    インルールに基づいて自動設計する自動設計工程と、 前記自動設計工程によって設計されたレイアウト設計情
    報からビアを検出し、四方あるいは三方がビアで囲まれ
    た密集ビアを検出する密集ビア検出工程と、 前記四方あるいは三方に位置するビアの中から前記密集
    ビアと同電位のビアを検出する同電位検出工程と、 前記密集ビアが四方のビアによって囲まれ、かつ前記同
    電位検出工程によって同電位のビアが検出された場合、
    前記密集ビアを削除し、あるいは前記密集ビアが三方の
    ビアによって囲まれ、かつ前記同電位検出工程によって
    同電位のビアが検出された場合、前記密集ビアを削除
    し、該密集ビアに接続されていた配線を、該密集ビアの
    位置から前記同電位のビアの位置まで延長して該同電位
    のビアに接続する配線を行い、あるいは前記密集ビアが
    三方のビアによって囲まれ、かつ前記同電位検出工程に
    よって同電位のビアが検出されなかった場合、前記密集
    ビアを空きの他の一方向に移動するレイアウト修正工程
    と、 を含むことを特徴とする半導体集積回路の設計方法。
  5. 【請求項５】 前記レイアウト修正工程は、 さらに前記密集ビアと前記同電位のビアとの間の配線あ
    るいは前記密集ビアと該密集ビアを移動したビアとの間
    の配線を削除することを特徴とする請求項１〜４のいず
    れか一つに記載の半導体集積回路の設計方法。
  6. 【請求項６】 半導体集積回路のレイアウト設計をデザ
    インルールに基づいて自動設計する半導体集積回路の設
    計装置において、 前記レイアウト設計の情報からビアを検出し、四方がビ
    アで囲まれた密集ビアを検出する密集ビア検出手段と、 前記四方に位置するビアの中から前記密集ビアと同電位
    のビアを検出する同電位検出手段と、 前記同電位検出手段によって同電位のビアが検出された
    場合、前記密集ビアを削除するレイアウト修正手段と、 を備えたことを特徴とする半導体集積回路の設計装置。
  7. 【請求項７】 半導体集積回路のレイアウト設計をデザ
    インルールに基づいて自動設計する半導体集積回路の設
    計装置において、 前記レイアウト設計の情報からビアを検出し、三方がビ
    アで囲まれた密集ビアを検出する密集ビア検出手段と、 前記三方に位置するビアの中から前記密集ビアと同電位
    のビアを検出する同電位検出手段と、 前記同電位検出手段によって同電位のビアが検出された
    場合、前記密集ビアを削除し、該密集ビアに接続されて
    いた配線を、該密集ビアの位置から前記同電位のビアの
    位置まで延長して該同電位のビアに接続する配線を行う
    レイアウト修正手段と、 を備えたことを特徴とする半導体集積回路の設計装置。
  8. 【請求項８】 半導体集積回路のレイアウト設計をデザ
    インルールに基づいて自動設計する半導体集積回路の設
    計装置において、 前記レイアウト設計の情報からビアを検出し、三方がビ
    アで囲まれた密集ビアを検出する密集ビア検出手段と、 前記三方に位置するビアの中から前記密集ビアと同電位
    のビアを検出する同電位検出手段と、 前記同電位検出手段によって同電位のビアが検出されな
    かった場合、前記密集ビアを空きの他の一方向に移動す
    るレイアウト修正手段と、 を備えたことを特徴とする半導体集積回路の設計装置。
  9. 【請求項９】 半導体集積回路のレイアウト設計をデザ
    インルールに基づいて自動設計する半導体集積回路の設
    計装置において、 前記レイアウト設計の情報からビアを検出し、四方ある
    いは三方がビアで囲まれた密集ビアを検出する密集ビア
    検出手段と、 前記四方あるいは三方に位置するビアの中から前記密集
    ビアと同電位のビアを検出する同電位検出手段と、 前記密集ビアが四方のビアによって囲まれ、かつ前記同
    電位検出手段によって同電位のビアが検出された場合、
    前記密集ビアを削除し、あるいは前記密集ビアが三方の
    ビアによって囲まれ、かつ前記同電位検出手段によって
    同電位のビアが検出された場合、前記密集ビアを削除
    し、該密集ビアに接続されていた配線を、該密集ビアの
    位置から前記同電位のビアの位置まで延長して該同電位
    のビアに接続する配線を行い、あるいは前記密集ビアが
    三方のビアによって囲まれ、かつ前記同電位検出手段に
    よって同電位のビアが検出されなかった場合、前記密集
    ビアを空きの他の一方向に移動するレイアウト修正手段
    と、 を備えたことを特徴とする半導体集積回路の設計装置。
  10. 【請求項１０】 前記レイアウト修正手段は、 さらに前記密集ビアと前記同電位のビアとの間の配線あ
    るいは前記密集ビアと該密集ビアを移動したビアとの間
    の配線を削除することを特徴とする請求項６〜９のいず
    れか一つに記載の半導体集積回路の設計装置。
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