JP2004235333A - 半導体集積回路のレイアウト方法およびその方法を用いた半導体集積回路の製造方法 - Google Patents
半導体集積回路のレイアウト方法およびその方法を用いた半導体集積回路の製造方法 Download PDFInfo
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Abstract
【課題】既存の半導体集積回路のレイアウトから縮小効率のよい新たな半導体集積回路のレイアウトを得ること。
【解決手段】第1の配線層に新たな第2の配線層を追加して、既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、第1の配線層の中から、第2の配線層にレイアウト変更する第1の配線を抽出するステップ1と、抽出された第1の配線を第2の配線層内の第2の配線にレイアウト変更するステップ2と、第1の配線が他の配線層の他の配線と接続していたコンタクトを抽出するステップ3と、コンタクトを第2の配線と他の配線と接続するスルホールに変更するステップ4と、第1および第2の変更ステップによって変更された第1の配線層内の配線およびこの配線より下層のレイアウトパターンを再レイアウトするステップ5を含む。
【選択図】 図1
【解決手段】第1の配線層に新たな第2の配線層を追加して、既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、第1の配線層の中から、第2の配線層にレイアウト変更する第1の配線を抽出するステップ1と、抽出された第1の配線を第2の配線層内の第2の配線にレイアウト変更するステップ2と、第1の配線が他の配線層の他の配線と接続していたコンタクトを抽出するステップ3と、コンタクトを第2の配線と他の配線と接続するスルホールに変更するステップ4と、第1および第2の変更ステップによって変更された第1の配線層内の配線およびこの配線より下層のレイアウトパターンを再レイアウトするステップ5を含む。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体集積回路のレイアウト方法に関するものであり、特に既存のレイアウトパターンをより配線総数の多いレイアウトパターンに変更して縮小する方法およびその方法を用いた半導体集積回路の製造方法に関するものである。
【0002】
【従来の技術】
近年、高性能な半導体集積回路を実現させるため、既存の製造プロセスから微細プロセスや配線層数をさらに増やす多層配線製造プロセスへの移行が行われる傾向にある。既存の製造プロセスから微細プロセスや多層配線製造プロセスへ移行する場合、チップ内のレイアウトパターンは、既存の製造プロセスに対応するレイアウトパターンから微細プロセスや多層配線製造プロセスに対応するレイアウトパターンへと変更される必要性が生じる。
【0003】
また、高性能で高信頼度の半導体集積回路を実現させるため、半導体集積回路の製造プロセス技術の高度化が進むにしたがって、1枚あたりのウエハ製造コストが高くなる傾向にある。したがって、1枚あたりのウエハから取れるチップ数を増加させて1チップ当たりの製造コストを低減させることが望まれている。この1枚当たりのウエハから取れるチップ数を増加させる方法としては、チップ面積を小さくレイアウトすることが考えられる。
【0004】
ところで従来、既存の製造プロセスから微細プロセスや多層配線製造プロセスへ移行する場合、既存のレイアウトパターンから、CAD(Computer Aided Design)ツールを用いて既存の機能ブロック毎に配線層の読み替えやレイアウトパターンの縮小を行い、新たなレイアウトパターンに変更している。しかし、既存の製造プロセスから多層配線製造プロセスへ移行する場合、機能ブロックごとに配線層の読み替えを行っているため多層配線を有効に活用したレイアウト変更であるとはいえなかった。一方の既存の製造プロセスから微細プロセスへの移行は、既存のレイアウトパターンをそのまま縮小するだけであるため、チップ内のエリアを有効に活用しての移行であるとはいえなかった。
【0005】
また、微細プロセスを用いることなくチップ面積を小さくする方法として、チップ内のレイアウトを変更する方法が考えられる。たとえば、特許文献1には、既存のレイアウトパターンから第1配線層と第2配線層が交差する交差配線の配線数を減らして、配線領域のサイズを縮小したレイアウトパターンへ変更する配線方法が開示されている。交差配線の配線数を減らすために、まず既存のレイアウトパターンに存在する交差配線を検出し、つぎに検出された交差配線上のビアホール接続位置を変更するため既存の配線をセル内の既存の端子(ビアホール)から同一セル内にある別端子(ビアホール)に接続変更することにより達成している。
【0006】
この特許文献1に記載の配線方法における既存のレイアウトパターンに存在する交差配線の検出方法としては、まず、ビアホールに接続されている第二配線層を抽出している。次にこの第二配線層の配線が接続されているセルが、1個のセルであるか否かを調べ、1個であればこのセルのチップ内座標を抽出する。次に上述したビアホールに接続する第一配線層を抽出する。この第一配線層がこのビアホールを通過してさらに他の場所へ伸びているか否か(この第一配線層がこのビアホールを始点または終点としているか否か)を調べ、他の場所へ伸びていない場合は、この第一配線層の始点(ビアホール)および終点(ビアホール)のチップ内座標が上述したセルのチップ内座標の幅内にあるか否かを調べる。この第一配線層の始点(ビアホール)および終点(ビアホール)のチップ内座標が上述したこのセルのチップ内座標の幅内にある場合は、これが配線変更可能な交差配線となる。
【0007】
このように特許文献1に記載の従来技術によれば、既存のレイアウトパターンに存在する交差配線のうち互いに別々のセルに接続している交差配線についても検出が可能であり、交差配線のセル上の配線接続位置を変更して交差配線数を減らすことが可能となる。
【0008】
【特許文献1】
特開平11−8310号公報(第4,5頁)
【0009】
【発明が解決しようとする課題】
しかし、上記特許文献1に記載の従来技術では、同一配線層内の交差配線に対してはチップ面積が小さくなるようレイアウト変更することが可能であるが、既存の製造プロセスに対応するレイアウトパターンからさらに配線層数が増えた多層配線製造プロセスに移行する場合のレイアウト変更では、さらに増えた配線層を利用したレイアウト変更ができない。このため、チップ面積を狭小化させるためのレイアウト変更が不十分であり、十分なレイアウト変更を行うためには人手による作業が必要であった。
【0010】
また、交差配線の検出方法も同一配線層内に存在する交差配線が配線変更可能か否かを検出するためのものであり、他の配線層を利用して配線変更が可能か否かを検出することはできず、人手による作業を必要としていた。
【0011】
この発明は上記に鑑みてなされたものであって、既存の製造プロセスから多層配線製造プロセスや微細プロセスへ移行する際、人手による作業を省いて既存のレイアウトパターンの一部を他の配線層に変更した後、既存のレイアウトパターンを縮小する半導体集積回路のレイアウト方法およびその方法を用いた半導体集積回路の製造方法を得ることを目的とする。
【0012】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体集積回路のレイアウト方法およびその方法を用いた半導体集積回路の製造方法にあっては、既存の製造プロセスによってレイアウトされた既存半導体集積回路の第1の配線層に新たな第2の配線層を追加して、前記既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、前記第1の配線層の中から、前記第2の配線層にレイアウト変更する第1の配線を抽出する第1の抽出ステップと、抽出された前記第1の配線を前記第2の配線層内の第2の配線にレイアウト変更する第1の変更ステップと、前記第1の配線が前記既存半導体集積回路内で他の配線層の他の配線と接続していたコンタクトまたは第1のスルホールを抽出する第2の抽出ステップと、前記コンタクトまたは前記第1のスルホールを前記第2の配線と前記他の配線を接続する第2のスルホールに変更する第2の変更ステップと、前記第1および第2の変更ステップによって変更された前記第1の配線層内の配線およびこの配線より下層のレイアウトパターンを再レイアウトする再レイアウトステップを含むことを特徴とする。
【0013】
この発明によれば、既存の製造プロセスによってレイアウトされた既存半導体集積回路上の配線のレイアウトパターンのデータを、新たな配線層のレイアウトパターンのデータに変更したので、レイアウト変更前において必要であったスペースが不要となる。
【0014】
【発明の実施の形態】
以下、添付図面を参照して、この発明にかかる半導体集積回路のレイアウト方法およびその方法を用いた半導体集積回路の製造方法についての実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。
【0015】
実施の形態1.
この発明にかかる半導体集積回路のレイアウト方法について、図1のフローチャートを参照しながら説明する。なお、以下の説明では、既存の製造プロセスから配線層数をさらに増やす多層配線製造プロセスへ移行する場合の一例として、既存の製造プロセスは1層のみのメタル配線であり、移行後の多層配線製造プロセスは2層のメタル配線である場合を、図2に示される半導体集積回路の既存レイアウトパターン、および図3に示される半導体集積回路をレイアウト変更し縮小処理を行う前のレイアウトパターンを参照しながら説明する。
【0016】
この図2に示される半導体集積回路は、トランジスタ等を形成する拡散層領域40、トランジスタのゲート等として機能する通常のゲート配線10、通常のゲート配線10に比べてその幅が広く、トランジスタのゲート配線とならないレイアウト変更の対象となる幅広なゲート配線11、幅広なゲート配線11等の上層で配線層のうち最下層に形成される第一メタル配線20、幅広なゲート配線11と第一メタル配線20を電気的に接続するコンタクトで構成されている。なお、既存の製造プロセスが1層で、手作業で第二メタル電源配線が生成されている場合についても基本的には同じ処理手順であるが、手作業で第二メタル電源配線が生成されていない場合と異なる部分が存在する場合については適宜説明する。
【0017】
まず、既存の半導体集積回路のレイアウトパターンのうち複数のゲート配線の中から第二メタル配線の配線層へ変更させるゲート配線を選択する。この実施の形態1においては変更させるゲート配線として例えば幅広なゲート配線11を選択する場合について説明する。ここで、変更させるゲート配線の選択方法としてはゲート配線の寸法幅が所定幅より大きいか否かで分類して行う場合をここでは例示するため、最初に第二メタル配線の配線層への変更対象となるゲート配線の最小寸法幅を決める。そして、この最小寸法幅と同じ寸法かこれより大きな寸法のゲート配線のデータを抽出し、これをレイアウト変更が可能なゲート配線11とする。なお、この抽出において、トランジスタを形成するゲート配線は他の配線層に変更するとトランジスタの特性に影響を及ぼすため、このゲート配線の抽出時またはその前後でトランジスタを形成するゲート配線を抽出するまたは抽出したゲート配線11のデータから除外しておく必要がある。また、既存の半導体集積回路のレイアウトに手作業で既に第二メタル配線が生成されている場合、この生成された既存の第二メタル配線と一部でも重なる部分を有するゲート配線は、後述するゲート配線の変更作業により第二メタル配線同士のショートを引き起こすため、ゲート配線11のデータから除外する処理を行う(ステップS10)。
【0018】
つぎに、既存の第二メタル配線のデータが存在する場合は、この既存の第一メタル配線のデータにステップS10で抽出した変更対象となる幅広なゲート配線11のデータを加えて、これをレイアウト変更後の第二メタル配線30とする(ステップS20)。図2の例では、既存の半導体集積回路のレイアウトに手作業で第二メタル配線を追加していない場合であるので、既存の第二メタル配線は存在しないため、ステップS10で抽出した変更対象の幅広なゲート配線11のデータがそのままレイアウト変更後の第二メタル配線30となる。
【0019】
つぎに、半導体集積回路内の全コンタクトの中からステップS10で抽出した幅広なゲート配線11と接続しているコンタクト50を抽出する(ステップS30)。
【0020】
つぎに、手作業で既にスルホールが生成されている場合、既存のスルホールのデータにステップS30で抽出したコンタクト50のデータを加えて、これをレイアウト変更後のスルホール60とする(ステップS40)。図2の例では、既存の半導体集積回路のレイアウトに手作業で第二メタル配線を追加していない場合であるので、既存のスルホールは存在しないため、ステップS30で抽出したコンタクト50のデータがそのままレイアウト変更後のスルホール60となる。
【0021】
つぎに、既存の幅広なゲート配線11は、ステップS20において第二メタル配線30にレイアウト変更されているので、レイアウト変更によって不要となる幅広なゲート配線11のデータを既存のレイアウトデータから削除する(ステップS50)。
【0022】
つぎに、コンタクト50はステップS30においてスルホール60に変更されているので、既存の全コンタクトのデータからレイアウト変更によって不要となるコンタクト50のデータを削除して、これをレイアウト変更後のコンタクトとする(ステップS60)。
【0023】
このように既存の半導体集積回路のレイアウトデータの一部を抽出、変更、合成および削除することによって、半導体集積回路のレイアウト変更を行うことが可能となる。
【0024】
最後に、CADツールを用いてレイアウト変更の終了したレイアウトデータ中の削減可能なスペースを配線の移動によって再レイアウトし、さらに縮小する縮小処理を行って(ステップS70)、本発明によるレイアウト変更処理が終了する。
【0025】
上述した処理工程によって図2に示される半導体集積回路をレイアウト変更したものが図3である。この図3に示される半導体集積回路は、トランジスタ等を形成する拡散層領域40、トランジスタのゲート等として機能する通常のゲート配線10、ゲート配線10等の上層で配線層のうち最下層に形成される第一メタル配線20、配線層のうち第一メタル配線20よりも1つ上の層に形成される第二メタル配線30、ゲート配線10等と第一メタル配線20を電気的に接続するコンタクトで構成されている。なお、図示していないが、第一メタル配線20と第二メタル配線30との間は、電気的に接続するためのスルホールが設けられている。ここで、図2の既存の半導体集積回路のレイアウトパターンから図3のレイアウト変更後のレイアウトパターンへの変更は、幅広なゲート配線11のデータを第二メタル配線30のデータに変更し、これに応じてコンタクト50のデータをスルホール60のデータに変更することにより行っている。この後、データ変更後のレイアウトデータを縮小処理すれば、より効率の良い縮小処理が可能となる。
【0026】
図4はこの発明のレイアウト変更方法による半導体集積回路のレイアウトパターンと従来の縮小処理による半導体集積回路のレイアウトパターンとの比較を示す図である。図4(a)は既存のレイアウトパターンを示す図であり、図4(b)は既存のレイアウトパターンをレイアウト変更せず、既存のレイアウトデータをそのまま縮小して得たレイアウトパターンを示す図であり、そして図4(c)は既存のレイアウトパターンをレイアウト変更した後、レイアウトデータを縮小して得たレイアウトパターンを示す図である。なお、図4(c)においては、上述した説明のように図4(a)における幅広なゲート配線11を第二メタル配線30に変更している。
【0027】
通常、トランジスタのゲートとして用いない幅広なゲート配線は、拡散層領域40と重ならないよう、拡散層領域40に対して所定の距離を保って配置される。このため、図4(b)において既存のレイアウトパターンを単に縮小した場合でも、縮小後の幅広なゲート配線と拡散層領域は所定の距離を保つ必要がある。一方、図4(c)においては、幅広なゲート配線11が第二メタル配線30に変更された後、拡散層領域40aと拡散層領域40bとの距離を縮めて拡散層領域40a中のゲート配線10と拡散層領域40b中のゲート配線10の間の距離を短くするように再レイアウトした後に縮小しているので、レイアウト変更前において必要であった幅広なゲート配線11と拡散層領域40の重なりを避けるためのスペースが不要となる。また、第二メタル電源配線30とゲート配線11は異なる配線層であり、第二メタル配線30と拡散層領域40は所定の距離を保つ必要がないため、第二メタル配線30のデータと拡散層領域40のデータが重なっても問題ない。
【0028】
なお、既存の半導体集積回路の幅広なゲート配線11が第二メタル配線30へ変更された後、余分なスペースを削減するための再レイアウトを行ってレイアウトデータの縮小作業を行わない場合であっても、レイアウト変更前において必要であった幅広なゲート配線11と拡散層領域40の重なりを避けるためのスペースは、幅広なゲート配線11が第二メタル電源配線30に変更されるため不要となることに変わりはない。すなわち、再レイアウトによっても幅広なゲート配線11と拡散層領域40の重なりを避けるためのスペースをなくすことができる。
【0029】
また、この実施の形態1では、幅広なゲート配線11を第二メタル配線30に変更する場合について説明したが、変更対象となる配線層はこれらの場合に限られるものではなく、他の配線層を用いてレイアウト変更してもよい。さらに、変更対象となる既存のゲート配線は、幅広なゲート配線に限られず如何なる寸法のゲート配線でも変更可能である。
【0030】
このように実施の形態1によれば、既存の半導体集積回路上の他の配線や領域と位置関係において制約を受ける配線、例えば図2の幅広なゲート配線11のレイアウトパターンのデータを、第二メタル配線30のレイアウトパターンのデータに変更したので、レイアウト変更前において必要であった幅広なゲート配線11と拡散層領域40の重なりを避けるためのスペースが不要となる。さらに、レイアウト変更後のデータを縮小して新たな半導体集積回路のレイアウトパターンを得ているので、第二メタル配線30のレイアウトパターンのデータと拡散層領域40のレイアウトパターンのデータを新たに重ね合わせることができ、既存の半導体集積回路のレイアウトから縮小効率のよい新たな半導体集積回路のレイアウトを得ることができる。また、このレイアウトに基づいて半導体集積回路装置を通常の方法で製造することによって、チップ面積の小さな半導体集積回路装置が得られる。
【0031】
実施の形態2.
この発明の実施の形態2にかかる半導体集積回路のレイアウト方法について、図5〜図8を参照しながら説明する。図5は、この発明の実施の形態2にかかる半導体集積回路のレイアウト方法の動作処理を説明するためのフローチャートである。なお、以下の説明では、既存の製造プロセスから配線層数をさらに増やす多層配線製造プロセスへ移行する場合の一例として、既存の製造プロセスは1層のメタル配線に第二層、第三層に手作業によるメタル配線が施されたものであり、移行後の多層配線製造プロセスは3層のメタル配線である場合を、半導体集積回路の電源配線のレイアウト変更の過程を示す図6を参照しながら説明する。図6(a)は既存の半導体集積回路中における電源配線のレイアウトパターンを示す図であり、図6(b)はレイアウト変更過程における第三メタル電源配線23bのレイアウトパターンを示す図であり、図6(c)はレイアウト変更過程における第二メタル電源配線22bのレイアウトパターンを示す図であり、図6(d)はレイアウト変更後の第三メタル電源配線23cのレイアウトパターンを示す図であり、図6(e)はレイアウト変更後の第二メタル電源配線22cのレイアウトパターンを示す図である。
【0032】
まず、既存の半導体集積回路に存在する電源配線のうち第一メタル配線で形成されているもののデータを抽出し、これを第一メタル電源配線21aとする(ステップS110)。
【0033】
既存の半導体集積回路のレイアウトに手作業で既に第三メタル電源配線23aを追加している場合は、ステップS110で抽出した第一メタル電源配線21aのデータのうち、第一メタル電源配線21aと第三メタル電源配線23aの重なる部分が一部でも存在するデータブロックは第三メタル電源配線同士のショートを引き起こすため除外して、第一メタル電源配線21aと第三メタル電源配線23aの重なる部分が全く存在しないデータブロックのみを抽出し、これを第三メタル電源配線23bとする(ステップS120)。この状態を示したのが図6(b)である。
【0034】
さらに第三メタル電源配線23bのデータから第二メタル電源配線22aのデータをオーバーサイズしたデータを除外し、これをレイアウト変更後の第二メタル電源配線22bとする(ステップS130)。この状態を示したのが図6(c)である。なお、第二メタル電源配線22aのオーバーサイズは、2つの第二メタル電源配線22aが存在した場合、第二メタル電源配線22a同士が互いに空けておかなければならないデザインルールのスペース寸法値とする。
【0035】
この後、既存の第三メタル電源配線23aのデータと抽出した第三メタル電源配線23bデータを加えて合成し、これをレイアウト変更後の第三メタル電源配線23cとする。この状態を示したのが図6(d)である。さらに、既存の第二メタル電源配線22aのデータと抽出した第二メタル電源配線22bのデータを加えて合成し、これをレイアウト変更後の22cとする。この状態を示したのが図6(e)である(ステップS140)。なお、既存の半導体集積回路のレイアウトに手作業で第二メタル電源配線22aおよび第三メタル電源配線23aを追加していない場合、レイアウト変更後の第二メタル電源配線22bとレイアウト変更後の第三メタル電源配線23bがそのまま第二メタル電源配線22cと第三メタル電源配線23cとなる。また、図示していないが第一メタル電源配線21aがそのままレイアウト変更後の第一メタル電源配線21bとなる。
【0036】
つぎに、ステップS130で生成した第二メタル電源配線22cをアンダーサイズした領域で、第二メタル電源配線22cの直下に第二メタル電源配線22cとは別個に配置可能な数の新たな第一スルホール61を生成する。ただし、既存の第二メタル電源配線22aの直下には既に適当な第一スルホールが生成されているため、第一スルホール61を生成する場所として既存の第二メタル電源配線22aの直下は除外しておく。さらにステップS130で生成した第二メタル電源配線22cをアンダーサイズした領域で、第二メタル電源配線22cの直上に第二メタル電源配線22cとは別個に配置可能な数の新たな第二スルホール62を生成する。なお、ここでのアンダーサイズは第二メタル配線および第三メタル配線と第一スルホールおよび第二スルホールが互いに空けておかなければならないデザインルールのスペース寸法値とする。このように第一スルホール61と第二スルホール62を生成することにより、第一メタル電源配線21b、第二メタル電源配線22c、第三メタル電源配線23cの全てが電気的に接続されることとなる(ステップS150)。
【0037】
最後に、レイアウト変更の終了したレイアウトパターンデータに対して、CADツールを用いて縮小処理を行って(ステップS160)、本発明によるレイアウト変更処理が終了する。
【0038】
一般にメタル電源配線は、通常の回路内で用いられるメタル配線よりも高電圧を供給する必要があるため、デザインルール寸法が太く設定されている。しかし、この実施の形態2においては第一メタル電源配線21b、第二メタル電源配線22c、第三メタル電源配線23cの全てが電気的に接続されるため、第一メタル電源配線21bと第二メタル電源配線22cは、通常のメタル配線と同じデザインルール寸法でデザインしてもよく、通常の電源配線が守らなければならないデザインルールより、細くなるよう縮小することも可能となる。
【0039】
図7は、半導体集積回路のこの発明の実施の形態2によるレイアウト変更前後の電源配線のレイアウトパターンを示している。図7(a)は、半導体集積回路中の第一メタル配線による電源配線の既存のレイアウトパターン、すなわち変更前のレイアウトパターンを示す図であり、図7(b)は図7(a)の第一メタル配線による電源配線のレイアウト変更後であって、ステップS160で説明したレイアウト全体の縮小処理前のレイアウトパターンを示す図である。また、図7(b)に示される半導体集積回路は、第一メタル電源配線21c、第二メタル電源配線22c、第三メタル電源配線23c、第一スルホール61、第二スルホール62で構成されている。第一メタル電源配線21cと第二メタル電源配線22cは全く同一のデータであり、第三メタル電源配線23cは第一メタル電源配線21cのデータをオーバーサイズしたデータであり、第一メタル電源配線21cのデータに重なるよう配置されている。第一スルホール61と第二スルホール62は第二メタル電源配線22cのデータをアンダーサイズしたデータであり、第二メタル電源配線22cのデータに重なるよう配置されている。
【0040】
このように、図7(a)で示す半導体集積回路中の第一メタル電源配線21aの既存のレイアウトパターンを図7(b)で示す第一メタル電源配線21b、第二メタル電源配線22cおよび第三メタル電源配線23cへレイアウト変更した後、レイアウト変更後のレイアウトデータを縮小処理すれば、効率の良い縮小処理が可能となる。
【0041】
図8はこの発明のレイアウト変更方法による半導体集積回路のレイアウトパターンと従来の縮小処理により半導体集積回路のレイアウトパターンとの比較を示した図である。図8(a)は既存のレイアウトパターンを示す図であり、図8(b)は既存のレイアウトパターンをレイアウト変更せず、既存のレイアウトデータをそのまま縮小して得たレイアウトパターンを示す図であり、そして図8(c)は既存のレイアウトパターンをレイアウト変更した後、レイアウトデータを縮小して得たレイアウトパターンを示す図である。
【0042】
通常、電源配線は高電圧を供給する必要があるため、他の配線に比べて幅広なレイアウトパターンにする必要がある。このため、図8(b)に示されるように既存のレイアウトパターンをそのまま縮小しても、その電源配線は他の配線に比べて幅広なままの状態にしなければならなかった。一方、図8(c)に示されるようにこの発明によるレイアウト変更方法においては、幅広な第一メタル電源配線21bが細くなるようレイアウト変更した後、レイアウトデータを縮小しているので、幅広なままの状態の電源配線となることを防ぎ、これによってレイアウトパターンが大きくなることはない。なお、第一メタル電源配線21aや第二メタル電源配線21bに囲まれた部分は実際の素子が形成される部分となるが、図8(c)で示すようにこの実施の形態2のようなレイアウト変更および縮小処理を行っても、図8(c)は図8(b)の素子形成部分と同様の面積を得ることが可能となる。
【0043】
なお、この実施の形態2では、第一メタル電源配線21aを第二メタル電源配線22c、第三メタル電源配線23cに変更する場合について説明したが、変更対象となる配線層はこれらに限られるものではない。例えば、既存の製造プロセスが1層のメタル配線であり、移行後の多層配線製造プロセスは4層以上のメタル配線である場合、移行後の多層配線のうち最上層部に形成されるメタル電源配線をこの実施の形態2における第三メタル電源配線と同様に処理し、第一メタル電源配線と移行後の多層配線のうち最上層部に形成されるメタル電源配線以外の電源配線をこの実施の形態2における第二メタル電源配線と同様に処理すればよい。また、既存の製造プロセスが1層のメタル配線であり、移行後の多層配線製造プロセスは2層のメタル配線である場合、この移行後の第二メタル電源配線をこの実施の形態2における第三メタル電源配線と同様に処理すればよい。さらに、既存の製造プロセスが2層以上のメタル配線である場合、この既存の製造プロセスの配線層のうち最上層部に形成されるメタル電源配線をこの実施の形態2における第一メタル電源配線と同様に処理すればよい。
【0044】
このように実施の形態2によれば、既存の半導体集積回路上の第一メタル電源配線21a上に第二メタル電源配線22c、第三メタル電源配線23cを設けて、さらに第一メタル電源配線21bと第二メタル電源配線22cを縮小するようレイアウト変更したので、第一メタル電源配線21bや第二メタル電源配線22cに囲まれた部分である実際の素子が形成される部分の空間スペースを狭めることなくチップ面積の小さな半導体集積回路のレイアウトを得ることができる。また、このレイアウトに基づいて半導体集積回路装置を通常の方法で製造することによって、チップ面積の小さな半導体集積回路装置が得られる。
【0045】
なお、上述した実施の形態1および2に示した方法を、これらの方法の処理手順が格納されたプログラムとして構成し、これらのプログラムを、パーソナルコンピュータやワークステーションなどのコンピュータで実行することによって実現することができる。
【0046】
【発明の効果】
以上説明したとおり、この発明によれば、既存の製造プロセスによってレイアウトされた既存の半導体集積回路を新たな配線層を追加してレイアウト変更しているので、新たに追加した配線層のレイアウトパターンのデータと既存の製造プロセスによってレイアウトされたレイアウトパターンのデータを新たに重ね合わせることができ、既存の半導体集積回路のレイアウトから縮小効率のよい新たな半導体集積回路のレイアウトを得ることができる。これにより、チップ面積の小さな半導体チップが得られるという効果を奏する。
【図面の簡単な説明】
【図1】この発明の実施の形態1にかかるレイアウト方法を説明するフローチャートである。
【図2】この発明の実施の形態1にかかる半導体集積回路の既存のレイアウトパターンを示す図である。
【図3】この発明の実施の形態1にかかる半導体集積回路のレイアウト変更後のレイアウトパターンを示す図である。
【図4】この発明の実施の形態1にかかる半導体集積回路のレイアウトパターンを示す図である。
【図5】この発明の実施の形態2にかかるレイアウト方法を説明するフローチャートである。
【図6】この発明の実施の形態2にかかる半導体集積回路のレイアウトパターンを示す図である。
【図7】この発明の実施の形態2にかかる半導体集積回路のレイアウトパターンの変更過程を示す図である。
【図8】この発明の実施の形態2にかかる半導体集積回路のレイアウトパターンを示す図である。
【符号の説明】
10 ゲート配線、11 幅広なゲート配線、20 第一メタル配線、21a,21b 第一メタル電源配線、22a,22b,22c 第二メタル電源配線、23a,23b,23c 第三メタル電源配線、30 第二メタル配線、40a,40b 拡散層領域、50 コンタクト、60 スルホール、61 第一スルホール、62 第二スルホール。
【発明の属する技術分野】
この発明は、半導体集積回路のレイアウト方法に関するものであり、特に既存のレイアウトパターンをより配線総数の多いレイアウトパターンに変更して縮小する方法およびその方法を用いた半導体集積回路の製造方法に関するものである。
【0002】
【従来の技術】
近年、高性能な半導体集積回路を実現させるため、既存の製造プロセスから微細プロセスや配線層数をさらに増やす多層配線製造プロセスへの移行が行われる傾向にある。既存の製造プロセスから微細プロセスや多層配線製造プロセスへ移行する場合、チップ内のレイアウトパターンは、既存の製造プロセスに対応するレイアウトパターンから微細プロセスや多層配線製造プロセスに対応するレイアウトパターンへと変更される必要性が生じる。
【0003】
また、高性能で高信頼度の半導体集積回路を実現させるため、半導体集積回路の製造プロセス技術の高度化が進むにしたがって、1枚あたりのウエハ製造コストが高くなる傾向にある。したがって、1枚あたりのウエハから取れるチップ数を増加させて1チップ当たりの製造コストを低減させることが望まれている。この1枚当たりのウエハから取れるチップ数を増加させる方法としては、チップ面積を小さくレイアウトすることが考えられる。
【0004】
ところで従来、既存の製造プロセスから微細プロセスや多層配線製造プロセスへ移行する場合、既存のレイアウトパターンから、CAD(Computer Aided Design)ツールを用いて既存の機能ブロック毎に配線層の読み替えやレイアウトパターンの縮小を行い、新たなレイアウトパターンに変更している。しかし、既存の製造プロセスから多層配線製造プロセスへ移行する場合、機能ブロックごとに配線層の読み替えを行っているため多層配線を有効に活用したレイアウト変更であるとはいえなかった。一方の既存の製造プロセスから微細プロセスへの移行は、既存のレイアウトパターンをそのまま縮小するだけであるため、チップ内のエリアを有効に活用しての移行であるとはいえなかった。
【0005】
また、微細プロセスを用いることなくチップ面積を小さくする方法として、チップ内のレイアウトを変更する方法が考えられる。たとえば、特許文献1には、既存のレイアウトパターンから第1配線層と第2配線層が交差する交差配線の配線数を減らして、配線領域のサイズを縮小したレイアウトパターンへ変更する配線方法が開示されている。交差配線の配線数を減らすために、まず既存のレイアウトパターンに存在する交差配線を検出し、つぎに検出された交差配線上のビアホール接続位置を変更するため既存の配線をセル内の既存の端子(ビアホール)から同一セル内にある別端子(ビアホール)に接続変更することにより達成している。
【0006】
この特許文献1に記載の配線方法における既存のレイアウトパターンに存在する交差配線の検出方法としては、まず、ビアホールに接続されている第二配線層を抽出している。次にこの第二配線層の配線が接続されているセルが、1個のセルであるか否かを調べ、1個であればこのセルのチップ内座標を抽出する。次に上述したビアホールに接続する第一配線層を抽出する。この第一配線層がこのビアホールを通過してさらに他の場所へ伸びているか否か(この第一配線層がこのビアホールを始点または終点としているか否か)を調べ、他の場所へ伸びていない場合は、この第一配線層の始点(ビアホール)および終点(ビアホール)のチップ内座標が上述したセルのチップ内座標の幅内にあるか否かを調べる。この第一配線層の始点(ビアホール)および終点(ビアホール)のチップ内座標が上述したこのセルのチップ内座標の幅内にある場合は、これが配線変更可能な交差配線となる。
【0007】
このように特許文献1に記載の従来技術によれば、既存のレイアウトパターンに存在する交差配線のうち互いに別々のセルに接続している交差配線についても検出が可能であり、交差配線のセル上の配線接続位置を変更して交差配線数を減らすことが可能となる。
【0008】
【特許文献1】
特開平11−8310号公報(第4,5頁)
【0009】
【発明が解決しようとする課題】
しかし、上記特許文献1に記載の従来技術では、同一配線層内の交差配線に対してはチップ面積が小さくなるようレイアウト変更することが可能であるが、既存の製造プロセスに対応するレイアウトパターンからさらに配線層数が増えた多層配線製造プロセスに移行する場合のレイアウト変更では、さらに増えた配線層を利用したレイアウト変更ができない。このため、チップ面積を狭小化させるためのレイアウト変更が不十分であり、十分なレイアウト変更を行うためには人手による作業が必要であった。
【0010】
また、交差配線の検出方法も同一配線層内に存在する交差配線が配線変更可能か否かを検出するためのものであり、他の配線層を利用して配線変更が可能か否かを検出することはできず、人手による作業を必要としていた。
【0011】
この発明は上記に鑑みてなされたものであって、既存の製造プロセスから多層配線製造プロセスや微細プロセスへ移行する際、人手による作業を省いて既存のレイアウトパターンの一部を他の配線層に変更した後、既存のレイアウトパターンを縮小する半導体集積回路のレイアウト方法およびその方法を用いた半導体集積回路の製造方法を得ることを目的とする。
【0012】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体集積回路のレイアウト方法およびその方法を用いた半導体集積回路の製造方法にあっては、既存の製造プロセスによってレイアウトされた既存半導体集積回路の第1の配線層に新たな第2の配線層を追加して、前記既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、前記第1の配線層の中から、前記第2の配線層にレイアウト変更する第1の配線を抽出する第1の抽出ステップと、抽出された前記第1の配線を前記第2の配線層内の第2の配線にレイアウト変更する第1の変更ステップと、前記第1の配線が前記既存半導体集積回路内で他の配線層の他の配線と接続していたコンタクトまたは第1のスルホールを抽出する第2の抽出ステップと、前記コンタクトまたは前記第1のスルホールを前記第2の配線と前記他の配線を接続する第2のスルホールに変更する第2の変更ステップと、前記第1および第2の変更ステップによって変更された前記第1の配線層内の配線およびこの配線より下層のレイアウトパターンを再レイアウトする再レイアウトステップを含むことを特徴とする。
【0013】
この発明によれば、既存の製造プロセスによってレイアウトされた既存半導体集積回路上の配線のレイアウトパターンのデータを、新たな配線層のレイアウトパターンのデータに変更したので、レイアウト変更前において必要であったスペースが不要となる。
【0014】
【発明の実施の形態】
以下、添付図面を参照して、この発明にかかる半導体集積回路のレイアウト方法およびその方法を用いた半導体集積回路の製造方法についての実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。
【0015】
実施の形態1.
この発明にかかる半導体集積回路のレイアウト方法について、図1のフローチャートを参照しながら説明する。なお、以下の説明では、既存の製造プロセスから配線層数をさらに増やす多層配線製造プロセスへ移行する場合の一例として、既存の製造プロセスは1層のみのメタル配線であり、移行後の多層配線製造プロセスは2層のメタル配線である場合を、図2に示される半導体集積回路の既存レイアウトパターン、および図3に示される半導体集積回路をレイアウト変更し縮小処理を行う前のレイアウトパターンを参照しながら説明する。
【0016】
この図2に示される半導体集積回路は、トランジスタ等を形成する拡散層領域40、トランジスタのゲート等として機能する通常のゲート配線10、通常のゲート配線10に比べてその幅が広く、トランジスタのゲート配線とならないレイアウト変更の対象となる幅広なゲート配線11、幅広なゲート配線11等の上層で配線層のうち最下層に形成される第一メタル配線20、幅広なゲート配線11と第一メタル配線20を電気的に接続するコンタクトで構成されている。なお、既存の製造プロセスが1層で、手作業で第二メタル電源配線が生成されている場合についても基本的には同じ処理手順であるが、手作業で第二メタル電源配線が生成されていない場合と異なる部分が存在する場合については適宜説明する。
【0017】
まず、既存の半導体集積回路のレイアウトパターンのうち複数のゲート配線の中から第二メタル配線の配線層へ変更させるゲート配線を選択する。この実施の形態1においては変更させるゲート配線として例えば幅広なゲート配線11を選択する場合について説明する。ここで、変更させるゲート配線の選択方法としてはゲート配線の寸法幅が所定幅より大きいか否かで分類して行う場合をここでは例示するため、最初に第二メタル配線の配線層への変更対象となるゲート配線の最小寸法幅を決める。そして、この最小寸法幅と同じ寸法かこれより大きな寸法のゲート配線のデータを抽出し、これをレイアウト変更が可能なゲート配線11とする。なお、この抽出において、トランジスタを形成するゲート配線は他の配線層に変更するとトランジスタの特性に影響を及ぼすため、このゲート配線の抽出時またはその前後でトランジスタを形成するゲート配線を抽出するまたは抽出したゲート配線11のデータから除外しておく必要がある。また、既存の半導体集積回路のレイアウトに手作業で既に第二メタル配線が生成されている場合、この生成された既存の第二メタル配線と一部でも重なる部分を有するゲート配線は、後述するゲート配線の変更作業により第二メタル配線同士のショートを引き起こすため、ゲート配線11のデータから除外する処理を行う(ステップS10)。
【0018】
つぎに、既存の第二メタル配線のデータが存在する場合は、この既存の第一メタル配線のデータにステップS10で抽出した変更対象となる幅広なゲート配線11のデータを加えて、これをレイアウト変更後の第二メタル配線30とする(ステップS20)。図2の例では、既存の半導体集積回路のレイアウトに手作業で第二メタル配線を追加していない場合であるので、既存の第二メタル配線は存在しないため、ステップS10で抽出した変更対象の幅広なゲート配線11のデータがそのままレイアウト変更後の第二メタル配線30となる。
【0019】
つぎに、半導体集積回路内の全コンタクトの中からステップS10で抽出した幅広なゲート配線11と接続しているコンタクト50を抽出する(ステップS30)。
【0020】
つぎに、手作業で既にスルホールが生成されている場合、既存のスルホールのデータにステップS30で抽出したコンタクト50のデータを加えて、これをレイアウト変更後のスルホール60とする(ステップS40)。図2の例では、既存の半導体集積回路のレイアウトに手作業で第二メタル配線を追加していない場合であるので、既存のスルホールは存在しないため、ステップS30で抽出したコンタクト50のデータがそのままレイアウト変更後のスルホール60となる。
【0021】
つぎに、既存の幅広なゲート配線11は、ステップS20において第二メタル配線30にレイアウト変更されているので、レイアウト変更によって不要となる幅広なゲート配線11のデータを既存のレイアウトデータから削除する(ステップS50)。
【0022】
つぎに、コンタクト50はステップS30においてスルホール60に変更されているので、既存の全コンタクトのデータからレイアウト変更によって不要となるコンタクト50のデータを削除して、これをレイアウト変更後のコンタクトとする(ステップS60)。
【0023】
このように既存の半導体集積回路のレイアウトデータの一部を抽出、変更、合成および削除することによって、半導体集積回路のレイアウト変更を行うことが可能となる。
【0024】
最後に、CADツールを用いてレイアウト変更の終了したレイアウトデータ中の削減可能なスペースを配線の移動によって再レイアウトし、さらに縮小する縮小処理を行って(ステップS70)、本発明によるレイアウト変更処理が終了する。
【0025】
上述した処理工程によって図2に示される半導体集積回路をレイアウト変更したものが図3である。この図3に示される半導体集積回路は、トランジスタ等を形成する拡散層領域40、トランジスタのゲート等として機能する通常のゲート配線10、ゲート配線10等の上層で配線層のうち最下層に形成される第一メタル配線20、配線層のうち第一メタル配線20よりも1つ上の層に形成される第二メタル配線30、ゲート配線10等と第一メタル配線20を電気的に接続するコンタクトで構成されている。なお、図示していないが、第一メタル配線20と第二メタル配線30との間は、電気的に接続するためのスルホールが設けられている。ここで、図2の既存の半導体集積回路のレイアウトパターンから図3のレイアウト変更後のレイアウトパターンへの変更は、幅広なゲート配線11のデータを第二メタル配線30のデータに変更し、これに応じてコンタクト50のデータをスルホール60のデータに変更することにより行っている。この後、データ変更後のレイアウトデータを縮小処理すれば、より効率の良い縮小処理が可能となる。
【0026】
図4はこの発明のレイアウト変更方法による半導体集積回路のレイアウトパターンと従来の縮小処理による半導体集積回路のレイアウトパターンとの比較を示す図である。図4(a)は既存のレイアウトパターンを示す図であり、図4(b)は既存のレイアウトパターンをレイアウト変更せず、既存のレイアウトデータをそのまま縮小して得たレイアウトパターンを示す図であり、そして図4(c)は既存のレイアウトパターンをレイアウト変更した後、レイアウトデータを縮小して得たレイアウトパターンを示す図である。なお、図4(c)においては、上述した説明のように図4(a)における幅広なゲート配線11を第二メタル配線30に変更している。
【0027】
通常、トランジスタのゲートとして用いない幅広なゲート配線は、拡散層領域40と重ならないよう、拡散層領域40に対して所定の距離を保って配置される。このため、図4(b)において既存のレイアウトパターンを単に縮小した場合でも、縮小後の幅広なゲート配線と拡散層領域は所定の距離を保つ必要がある。一方、図4(c)においては、幅広なゲート配線11が第二メタル配線30に変更された後、拡散層領域40aと拡散層領域40bとの距離を縮めて拡散層領域40a中のゲート配線10と拡散層領域40b中のゲート配線10の間の距離を短くするように再レイアウトした後に縮小しているので、レイアウト変更前において必要であった幅広なゲート配線11と拡散層領域40の重なりを避けるためのスペースが不要となる。また、第二メタル電源配線30とゲート配線11は異なる配線層であり、第二メタル配線30と拡散層領域40は所定の距離を保つ必要がないため、第二メタル配線30のデータと拡散層領域40のデータが重なっても問題ない。
【0028】
なお、既存の半導体集積回路の幅広なゲート配線11が第二メタル配線30へ変更された後、余分なスペースを削減するための再レイアウトを行ってレイアウトデータの縮小作業を行わない場合であっても、レイアウト変更前において必要であった幅広なゲート配線11と拡散層領域40の重なりを避けるためのスペースは、幅広なゲート配線11が第二メタル電源配線30に変更されるため不要となることに変わりはない。すなわち、再レイアウトによっても幅広なゲート配線11と拡散層領域40の重なりを避けるためのスペースをなくすことができる。
【0029】
また、この実施の形態1では、幅広なゲート配線11を第二メタル配線30に変更する場合について説明したが、変更対象となる配線層はこれらの場合に限られるものではなく、他の配線層を用いてレイアウト変更してもよい。さらに、変更対象となる既存のゲート配線は、幅広なゲート配線に限られず如何なる寸法のゲート配線でも変更可能である。
【0030】
このように実施の形態1によれば、既存の半導体集積回路上の他の配線や領域と位置関係において制約を受ける配線、例えば図2の幅広なゲート配線11のレイアウトパターンのデータを、第二メタル配線30のレイアウトパターンのデータに変更したので、レイアウト変更前において必要であった幅広なゲート配線11と拡散層領域40の重なりを避けるためのスペースが不要となる。さらに、レイアウト変更後のデータを縮小して新たな半導体集積回路のレイアウトパターンを得ているので、第二メタル配線30のレイアウトパターンのデータと拡散層領域40のレイアウトパターンのデータを新たに重ね合わせることができ、既存の半導体集積回路のレイアウトから縮小効率のよい新たな半導体集積回路のレイアウトを得ることができる。また、このレイアウトに基づいて半導体集積回路装置を通常の方法で製造することによって、チップ面積の小さな半導体集積回路装置が得られる。
【0031】
実施の形態2.
この発明の実施の形態2にかかる半導体集積回路のレイアウト方法について、図5〜図8を参照しながら説明する。図5は、この発明の実施の形態2にかかる半導体集積回路のレイアウト方法の動作処理を説明するためのフローチャートである。なお、以下の説明では、既存の製造プロセスから配線層数をさらに増やす多層配線製造プロセスへ移行する場合の一例として、既存の製造プロセスは1層のメタル配線に第二層、第三層に手作業によるメタル配線が施されたものであり、移行後の多層配線製造プロセスは3層のメタル配線である場合を、半導体集積回路の電源配線のレイアウト変更の過程を示す図6を参照しながら説明する。図6(a)は既存の半導体集積回路中における電源配線のレイアウトパターンを示す図であり、図6(b)はレイアウト変更過程における第三メタル電源配線23bのレイアウトパターンを示す図であり、図6(c)はレイアウト変更過程における第二メタル電源配線22bのレイアウトパターンを示す図であり、図6(d)はレイアウト変更後の第三メタル電源配線23cのレイアウトパターンを示す図であり、図6(e)はレイアウト変更後の第二メタル電源配線22cのレイアウトパターンを示す図である。
【0032】
まず、既存の半導体集積回路に存在する電源配線のうち第一メタル配線で形成されているもののデータを抽出し、これを第一メタル電源配線21aとする(ステップS110)。
【0033】
既存の半導体集積回路のレイアウトに手作業で既に第三メタル電源配線23aを追加している場合は、ステップS110で抽出した第一メタル電源配線21aのデータのうち、第一メタル電源配線21aと第三メタル電源配線23aの重なる部分が一部でも存在するデータブロックは第三メタル電源配線同士のショートを引き起こすため除外して、第一メタル電源配線21aと第三メタル電源配線23aの重なる部分が全く存在しないデータブロックのみを抽出し、これを第三メタル電源配線23bとする(ステップS120)。この状態を示したのが図6(b)である。
【0034】
さらに第三メタル電源配線23bのデータから第二メタル電源配線22aのデータをオーバーサイズしたデータを除外し、これをレイアウト変更後の第二メタル電源配線22bとする(ステップS130)。この状態を示したのが図6(c)である。なお、第二メタル電源配線22aのオーバーサイズは、2つの第二メタル電源配線22aが存在した場合、第二メタル電源配線22a同士が互いに空けておかなければならないデザインルールのスペース寸法値とする。
【0035】
この後、既存の第三メタル電源配線23aのデータと抽出した第三メタル電源配線23bデータを加えて合成し、これをレイアウト変更後の第三メタル電源配線23cとする。この状態を示したのが図6(d)である。さらに、既存の第二メタル電源配線22aのデータと抽出した第二メタル電源配線22bのデータを加えて合成し、これをレイアウト変更後の22cとする。この状態を示したのが図6(e)である(ステップS140)。なお、既存の半導体集積回路のレイアウトに手作業で第二メタル電源配線22aおよび第三メタル電源配線23aを追加していない場合、レイアウト変更後の第二メタル電源配線22bとレイアウト変更後の第三メタル電源配線23bがそのまま第二メタル電源配線22cと第三メタル電源配線23cとなる。また、図示していないが第一メタル電源配線21aがそのままレイアウト変更後の第一メタル電源配線21bとなる。
【0036】
つぎに、ステップS130で生成した第二メタル電源配線22cをアンダーサイズした領域で、第二メタル電源配線22cの直下に第二メタル電源配線22cとは別個に配置可能な数の新たな第一スルホール61を生成する。ただし、既存の第二メタル電源配線22aの直下には既に適当な第一スルホールが生成されているため、第一スルホール61を生成する場所として既存の第二メタル電源配線22aの直下は除外しておく。さらにステップS130で生成した第二メタル電源配線22cをアンダーサイズした領域で、第二メタル電源配線22cの直上に第二メタル電源配線22cとは別個に配置可能な数の新たな第二スルホール62を生成する。なお、ここでのアンダーサイズは第二メタル配線および第三メタル配線と第一スルホールおよび第二スルホールが互いに空けておかなければならないデザインルールのスペース寸法値とする。このように第一スルホール61と第二スルホール62を生成することにより、第一メタル電源配線21b、第二メタル電源配線22c、第三メタル電源配線23cの全てが電気的に接続されることとなる(ステップS150)。
【0037】
最後に、レイアウト変更の終了したレイアウトパターンデータに対して、CADツールを用いて縮小処理を行って(ステップS160)、本発明によるレイアウト変更処理が終了する。
【0038】
一般にメタル電源配線は、通常の回路内で用いられるメタル配線よりも高電圧を供給する必要があるため、デザインルール寸法が太く設定されている。しかし、この実施の形態2においては第一メタル電源配線21b、第二メタル電源配線22c、第三メタル電源配線23cの全てが電気的に接続されるため、第一メタル電源配線21bと第二メタル電源配線22cは、通常のメタル配線と同じデザインルール寸法でデザインしてもよく、通常の電源配線が守らなければならないデザインルールより、細くなるよう縮小することも可能となる。
【0039】
図7は、半導体集積回路のこの発明の実施の形態2によるレイアウト変更前後の電源配線のレイアウトパターンを示している。図7(a)は、半導体集積回路中の第一メタル配線による電源配線の既存のレイアウトパターン、すなわち変更前のレイアウトパターンを示す図であり、図7(b)は図7(a)の第一メタル配線による電源配線のレイアウト変更後であって、ステップS160で説明したレイアウト全体の縮小処理前のレイアウトパターンを示す図である。また、図7(b)に示される半導体集積回路は、第一メタル電源配線21c、第二メタル電源配線22c、第三メタル電源配線23c、第一スルホール61、第二スルホール62で構成されている。第一メタル電源配線21cと第二メタル電源配線22cは全く同一のデータであり、第三メタル電源配線23cは第一メタル電源配線21cのデータをオーバーサイズしたデータであり、第一メタル電源配線21cのデータに重なるよう配置されている。第一スルホール61と第二スルホール62は第二メタル電源配線22cのデータをアンダーサイズしたデータであり、第二メタル電源配線22cのデータに重なるよう配置されている。
【0040】
このように、図7(a)で示す半導体集積回路中の第一メタル電源配線21aの既存のレイアウトパターンを図7(b)で示す第一メタル電源配線21b、第二メタル電源配線22cおよび第三メタル電源配線23cへレイアウト変更した後、レイアウト変更後のレイアウトデータを縮小処理すれば、効率の良い縮小処理が可能となる。
【0041】
図8はこの発明のレイアウト変更方法による半導体集積回路のレイアウトパターンと従来の縮小処理により半導体集積回路のレイアウトパターンとの比較を示した図である。図8(a)は既存のレイアウトパターンを示す図であり、図8(b)は既存のレイアウトパターンをレイアウト変更せず、既存のレイアウトデータをそのまま縮小して得たレイアウトパターンを示す図であり、そして図8(c)は既存のレイアウトパターンをレイアウト変更した後、レイアウトデータを縮小して得たレイアウトパターンを示す図である。
【0042】
通常、電源配線は高電圧を供給する必要があるため、他の配線に比べて幅広なレイアウトパターンにする必要がある。このため、図8(b)に示されるように既存のレイアウトパターンをそのまま縮小しても、その電源配線は他の配線に比べて幅広なままの状態にしなければならなかった。一方、図8(c)に示されるようにこの発明によるレイアウト変更方法においては、幅広な第一メタル電源配線21bが細くなるようレイアウト変更した後、レイアウトデータを縮小しているので、幅広なままの状態の電源配線となることを防ぎ、これによってレイアウトパターンが大きくなることはない。なお、第一メタル電源配線21aや第二メタル電源配線21bに囲まれた部分は実際の素子が形成される部分となるが、図8(c)で示すようにこの実施の形態2のようなレイアウト変更および縮小処理を行っても、図8(c)は図8(b)の素子形成部分と同様の面積を得ることが可能となる。
【0043】
なお、この実施の形態2では、第一メタル電源配線21aを第二メタル電源配線22c、第三メタル電源配線23cに変更する場合について説明したが、変更対象となる配線層はこれらに限られるものではない。例えば、既存の製造プロセスが1層のメタル配線であり、移行後の多層配線製造プロセスは4層以上のメタル配線である場合、移行後の多層配線のうち最上層部に形成されるメタル電源配線をこの実施の形態2における第三メタル電源配線と同様に処理し、第一メタル電源配線と移行後の多層配線のうち最上層部に形成されるメタル電源配線以外の電源配線をこの実施の形態2における第二メタル電源配線と同様に処理すればよい。また、既存の製造プロセスが1層のメタル配線であり、移行後の多層配線製造プロセスは2層のメタル配線である場合、この移行後の第二メタル電源配線をこの実施の形態2における第三メタル電源配線と同様に処理すればよい。さらに、既存の製造プロセスが2層以上のメタル配線である場合、この既存の製造プロセスの配線層のうち最上層部に形成されるメタル電源配線をこの実施の形態2における第一メタル電源配線と同様に処理すればよい。
【0044】
このように実施の形態2によれば、既存の半導体集積回路上の第一メタル電源配線21a上に第二メタル電源配線22c、第三メタル電源配線23cを設けて、さらに第一メタル電源配線21bと第二メタル電源配線22cを縮小するようレイアウト変更したので、第一メタル電源配線21bや第二メタル電源配線22cに囲まれた部分である実際の素子が形成される部分の空間スペースを狭めることなくチップ面積の小さな半導体集積回路のレイアウトを得ることができる。また、このレイアウトに基づいて半導体集積回路装置を通常の方法で製造することによって、チップ面積の小さな半導体集積回路装置が得られる。
【0045】
なお、上述した実施の形態1および2に示した方法を、これらの方法の処理手順が格納されたプログラムとして構成し、これらのプログラムを、パーソナルコンピュータやワークステーションなどのコンピュータで実行することによって実現することができる。
【0046】
【発明の効果】
以上説明したとおり、この発明によれば、既存の製造プロセスによってレイアウトされた既存の半導体集積回路を新たな配線層を追加してレイアウト変更しているので、新たに追加した配線層のレイアウトパターンのデータと既存の製造プロセスによってレイアウトされたレイアウトパターンのデータを新たに重ね合わせることができ、既存の半導体集積回路のレイアウトから縮小効率のよい新たな半導体集積回路のレイアウトを得ることができる。これにより、チップ面積の小さな半導体チップが得られるという効果を奏する。
【図面の簡単な説明】
【図1】この発明の実施の形態1にかかるレイアウト方法を説明するフローチャートである。
【図2】この発明の実施の形態1にかかる半導体集積回路の既存のレイアウトパターンを示す図である。
【図3】この発明の実施の形態1にかかる半導体集積回路のレイアウト変更後のレイアウトパターンを示す図である。
【図4】この発明の実施の形態1にかかる半導体集積回路のレイアウトパターンを示す図である。
【図5】この発明の実施の形態2にかかるレイアウト方法を説明するフローチャートである。
【図6】この発明の実施の形態2にかかる半導体集積回路のレイアウトパターンを示す図である。
【図7】この発明の実施の形態2にかかる半導体集積回路のレイアウトパターンの変更過程を示す図である。
【図8】この発明の実施の形態2にかかる半導体集積回路のレイアウトパターンを示す図である。
【符号の説明】
10 ゲート配線、11 幅広なゲート配線、20 第一メタル配線、21a,21b 第一メタル電源配線、22a,22b,22c 第二メタル電源配線、23a,23b,23c 第三メタル電源配線、30 第二メタル配線、40a,40b 拡散層領域、50 コンタクト、60 スルホール、61 第一スルホール、62 第二スルホール。
Claims (13)
- 既存の製造プロセスによってレイアウトされた既存半導体集積回路の第1の配線層に新たな第2の配線層を追加して、前記既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、
前記第1の配線層の中から、前記第2の配線層にレイアウト変更する第1の配線を抽出する第1の抽出ステップと、
抽出された前記第1の配線を前記第2の配線層内の第2の配線にレイアウト変更する第1の変更ステップと、
前記第1の配線が前記既存半導体集積回路内で他の配線層の他の配線と接続していたコンタクトまたは第1のスルホールを抽出する第2の抽出ステップと、
前記コンタクトまたは前記第1のスルホールを前記第2の配線と前記他の配線を接続する第2のスルホールに変更する第2の変更ステップと、
前記第1および第2の変更ステップによって変更された前記第1の配線層内の配線およびこの配線より下層のレイアウトパターンを再レイアウトする再レイアウトステップと、
を含むことを特徴とする半導体集積回路のレイアウト方法。 - 前記第1の抽出ステップで、前記第1の配線を抽出する際に抽出する配線の条件が設定されることを特徴とする請求項1に記載の半導体集積回路のレイアウト方法。
- 前記第1の抽出ステップの前に前記新たな第2の配線層に第3の配線が形成されている場合に、前記第1の変更ステップは、前記第1の配線を前記第3の配線が形成されている前記第2の配線層内の配線にレイアウト変更することを特徴とする請求項1または2に記載の半導体集積回路のレイアウト方法。
- 前記第1の抽出ステップは、前記第2の配線層にレイアウト変更する第1の配線層中の配線のうち、前記第3の配線と重なる位置に存在する配線を除外した配線を第1の配線として抽出することを特徴とする請求項3に記載の半導体集積回路のレイアウト方法。
- 前記再レイアウトされた半導体集積回路のレイアウトパターンを縮小処理する縮小ステップをさらに含むことを特徴とする請求項1〜4のいずれか1つに記載の半導体集積回路のレイアウト方法。
- 既存の製造プロセスによってレイアウトされた既存半導体集積回路の第1の配線層の上側に新たに第2の配線層を追加して、前記既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、
前記第1の配線層の中から1以上のブロックから構成される第1の電源配線を抽出する第1のステップと、
前記第2の配線層の前記第1の電源配線のレイアウトデータと重なる部分に第2の電源配線を配置する第2のステップと、
前記第2の電源配線のレイアウトデータをアンダーサイズした領域に配置可能な数のスルホールを、前記第1の電源配線と前記第二の電源配線のレイアウトデータ間に生成する第3のステップと、
を含むことを特徴とする半導体集積回路のレイアウト方法。 - 前記第2の配線層に、第3の電源配線が形成されている場合に、
前記第2のステップは、前記第2の配線層の前記第1の電源配線のレイアウトデータと重なる部分のうち、前記第3の電源配線と重なる前記第1の電源配線のブロックを除外して得られる部分を第2の電源配線とすることを特徴とする請求項6に記載の半導体集積回路のレイアウト方法。 - 前記第3のステップで生成された電源配線のレイアウトを、縮小処理する第4のステップをさらに含むことを特徴とする請求項6または7に記載の半導体集積回路のレイアウト方法。
- 既存の製造プロセスによってレイアウトされた既存半導体集積回路の第1の配線層の上側に、最も上側の配線層を第2の配線層とする1層以上の新たな配線層を追加して、前記既存半導体集積回路から多層配線の製造プロセスによってレイアウトされた半導体集積回路に移行する半導体集積回路のレイアウト方法であって、
前記第1の配線層の中から1以上のブロックから構成される第1の電源配線を抽出する第1のステップと、
前記第2の配線層の前記第1の電源配線のレイアウトデータと重なる部分に第2の電源配線を配置する第2のステップと、
前記第2の配線層を除く新たな配線層に前記第1の電源配線のレイアウトデータと重なる部分に第3の電源配線を配置する第3のステップと、
前記第2の電源配線のレイアウトデータをアンダーサイズした領域に配置可能な数のスルホールを、前記各配線層に配置された電源配線のレイアウトデータ間に生成する第4のステップと、
を含むことを特徴とする半導体集積回路のレイアウト方法。 - 前記第2の配線層に、第4の電源配線が形成されている場合に、
前記第2のステップは、前記第2の配線層の前記第1の電源配線のレイアウトデータと重なる部分のうち、前記第4の電源配線と重なる前記第1の電源配線のブロックを除外して得られる部分を第2の電源配線とすることを特徴とする請求項9に記載の半導体集積回路のレイアウト方法。 - 前記第2の配線層を除く新たな配線層に、第5の電源配線が形成されている場合に、
前記第3のステップは、前記新たな配線層の前記第1の電源配線のレイアウトデータと重なる部分のうち、前記第5の電源配線をオーバーサイズしたレイアウトデータと重なる部分を除外して得られる部分を第3の電源配線とし、
前記第4のステップは、前記第3の電源配線と、前記第5の電源配線が存在する前記配線層の直上または直下の他の配線層中の前記第1、第2または第3の電源配線とが重なる部分に対してアンダーサイズしたスルホールを、前記重なる部分に生成することを特徴とする請求項9または10に記載の半導体集積回路のレイアウト方法。 - 前記第4のステップで生成された電源配線のレイアウトを、縮小処理する第5のステップをさらに含むことを特徴とする請求項9〜11のいずれか1つに記載の半導体集積回路のレイアウト方法。
- 請求項1〜12のいずれか一つに記載された半導体集積回路のレイアウト方法を用いた半導体集積回路の製造方法。
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JP2007005447A (ja) * | 2005-06-22 | 2007-01-11 | Nec Electronics Corp | 半導体集積回路装置 |
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- 2003-01-29 JP JP2003020649A patent/JP2004235333A/ja active Pending
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