JP2003318260A - 半導体集積回路の配線方法 - Google Patents

Abstract

(57)【要約】 【課題】ビアが発生した箇所でＥＭ対策用のリザーバを
設けても配線性の低下を生じることなく、また、自動配
線処理の実行時間の増大を抑制する。 【解決手段】グリッドのオフセット量設定処理ステップ
Ｓ２１で、配線グリッド設定ファイルＦ３からＸ方向オ
フセット量ＱＸとＹ方向オフセット量ＱＹを読み込み、
配線グリッド発生処理ステップＳ２２で読み込んだオフ
セット量に従って後述のグリッド４０，４１を発生す
る。配線層間接続用の方形状のビア３を発生した箇所で
ＥＭ対策用のリザーバ７が必要な第４層配線１のグリッ
ド４０をビア３で接続されるこの第４層配線１の上位配
線層である第３層配線２のグリッド４１に対して予め定
めたオフセットＱ１だけオセットして設定する。オング
リッド配線処理ステップＳ４で、設定したグリッド４０
に沿って第４層配線１の配線を配設し、グリッド４１に
沿って第３層配線２の配線を配設する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路の配
線方法に関し、特にエレクトロマイグレーション（Ｅ
Ｍ）を考慮した自動配線処理による半導体集積回路の配
線方法に関する。

【０００２】

【従来の技術】半導体装置において、金属配線（以下、
配線）に高密度な電流が流れると、配線を形成する金属
原子が電子風力によって移動する。この現象をエレクト
ロマイグレーション（以下、ＥＭ）と呼ばれている。

【０００３】配線に高密度な電流が長時間に渡って流れ
ると、ＥＭによる金属原子の移動に伴い配線に空乏が発
生し、局所的に配線抵抗が増大する。配線抵抗が増大す
ると信号の伝播に支障が生じ、半導体装置の性能低下を
引き起こす。最悪の場合、配線が断線し、半導体装置の
故障を引き起こすことになる。特に、配線の末端となる
上位配線と下位配線を接続するビアの箇所では、ＥＭに
よる配線の断線が起こり易いことが知られている。

【０００４】エレクトロマイグレーションの発生と対策
の原理を模式的に説明図で示す図２４を参照して説明す
る。まず、正常な配線を模式的に断面図で示す図２４
（Ａ）を参照すると、この図では、第４層配線１と第３
層配線２が方形状のビア３によって接続されている。こ
こに電流が流れると、電流の向きと反対方向（矢印で示
した方向）ｅｌに電子が流れ、電子風力により配線の金
属原子が移動する。その結果、図２４（Ｂ）に示すよう
に、ビア３と接触していた部分（接続部）の第４層配線
１の金属原子が移動して空乏が発生してしまうと、この
第４層配線１とビア３の接続部が断線し、半導体装置の
故障を引き起こす。

【０００５】配線が断線するまでの時間を長くするに
は、図２４（Ｃ）に示すように、第４層配線１のビア３
との接続部にリザーバと呼ぶ配線の延長部分を設ける方
法が有効である。この例ではリザーバ７を設けている。
金属原子の移動に伴い配線に空乏が発生してもリザーバ
７から金属原子が供給されるため、配線が断線するまで
の時間を延長することができる。最も効果が発揮される
リザーバの向きは、配線の配設方向に対して１８０°と
なる場合である。この技術は、特許第２７９８０４９号
公報（文献１）記載の半導体装置においても利用されて
おり、この文献１にその有効性が説明されている。

【０００６】近年では製造技術の微細化が進み、配線の
幅がリザーバ無しでは十分な品質を満たせないところま
で細くなりつつあり、近い将来には、電流密度が高い箇
所だけに限らず、チップの全てのビアでリザーバが必要
になる。しかし、リザーバを設けると、以下の２つの問
題が生じる。

【０００７】第１の問題として、リザーバはリザーバに
隣接して配設される他の配線を妨害するため、配線性の
低下を引き起こす。配線性の低下は半導体チップの面積
を増大させる要因になり、半導体チップの製造コストを
増加させるため問題となる。

【０００８】セルベース設計に一般的に用いられる自動
配置配線ツールでは、配線経路の探索処理に迷路法が用
いられており、配線パターンは予め等しいピッチで設け
た配線グリッド（以下、グリッド）上に配設される。

【０００９】図２５（Ａ）は、従来技術で使用するグリ
ッドの構成を示すレイアウト図である。グリッドは、等
しいピッチＰ１で設置されており、縦方向のグリッド４
の位置では第４層配線の主軸グリッドと第３層配線の副
軸グリッドとが重なって設置され、横方向のグリッド５
の位置では第４層配線の副軸グリッドと第３層配線の主
軸グリッドが重なって設置されている。ここで、主軸グ
リッドは、優先的に使用されるグリッドである。副軸グ
リッドは、主軸グリッドが使用できないときに配線を迂
回する場合で使用される。

【００１０】図２５（Ａ）の第４層配線１及び第３層配
線２の各々に、リザーバ７を設けた状態を図２５（Ｂ）
に示す。リザーバ７を発生する方向は、各配線の配設方
向に対して１８０°の向きになる。リザーバ７が発生す
ると、リザーバ７の隣のグリッドが利用できなるため、
配線性が低下する。この図の例では、グリッド５ａにお
いてリザーバ７に隣接する部分を第４層配線が利用でき
なくなる。同様に、グリッド４ａにおいて、リザーバ７
に隣接する部分を第３層配線が利用できなくなる。

【００１１】従来の半導体集積回路の配線方法による配
線パターンの例をレイアウト図で示す図２６を参照する
と、この図は配線性低下の状況を具体的に示した例であ
る。グリッド４上の２本の第４層配線１の２つのリザー
バ７ａ，７ｂ間には、第４層配線を２本通すために十分
な間隔Ｄ１があるが、リザーバ７ａ，７ｂ間に存在する
グリッド５ａ，５ｂ，５ｃのうち、グリッド５ａと５ｃ
はリザーバ７ａ，７ｂが障害物となるため使用できな
い。従って、使用できるのは、中央のグリッド５ｂ１本
だけとなり、配線性低下の問題が生じる。

【００１２】第２の問題として、第１の問題を解決する
ために、グリッドから離し２つのグリッドの中間で配線
するオフグリッド配線を使用すると、自動配線処理の実
行時間が増加する。

【００１３】自動配線ツールにおいてオフグリッドでの
配線処理を別途実行した例を示す図２７を参照すると、
図示のように２本の配線を通すことが可能となる。しか
し、オフグリッド配線処理では、グリッド４，５よりピ
ッチの細かいサブグリッド６を発生して配線経路を探索
することになるため、配線処理の実行時間が増大する問
題がある。

【００１４】自動配置配線ツールを用いた従来の配線方
法（以下、従来技術）の処理フローをフローチャートで
示す図２８を参照すると、まず、データ入力処理ステッ
プＳ１において、ライブラリＦ１とネットリスト１１を
入力する。フロアプラン処理ステップＰＳ２では、チッ
プのサイズ設定、マクロの配置、電源配線の処理を行
う。また、フロアプラン処理ステップＰＳ２は、グリッ
ド発生処理ステップＳ２２を含む。このグリッド発生処
理ステップＳ２２では、後述のオングリッド配線処理ス
テップＳ４で使用するグリッドを発生する。

【００１５】従来技術では、各層のグリッドが図２５
（Ａ）のように同じ位置に等しいピッチで発生すること
になる。配置処理ステップＳ３では、プリミティブセル
の配置を行う。オングリッド配線処理ステップＳ４で
は、グリッド発生処理ステップＳ２２で発生したグリッ
ドに沿って配線の経路探索を行い、セルやマクロを接続
する配線を配設する。オフグリッド配線処理ステップＰ
Ｓ５では、オングリッド配線処理ステップＳ４では配線
が困難な箇所について、オフグリッドで配線を配設す
る。配線処理の完了後、チップレイアウトＦ４を出力す
る。

【００１６】オングリッド配線処理ステップＳ４の実行
フローをフローチャートで示す図８を参照すると、ま
ず、最初のネット選択処理ステップＳ４１において最初
のネットを選択する。未配線ネット判断処理ステップＳ
４２に進み、未配線のネットが残っていなければ終了す
る。残っていれば、配線経路の探索処理ステップＳ４３
に進む。探索された結果に従って、配線パターン発生処
理ステップＳ４３で配線パターンを発生する。図２９に
ステップＳ４３で発生した配線パターンの一例をレイア
ウト図で示す。

【００１７】ビア発生処理ステップＳ４５では、図２５
（Ａ）に示すように、ステップＳ４４で発生した配線パ
ターンを接続するビアを発生する。リザーバ発生処理ス
テップＳ４６では、図２５（Ｂ）に示すように、ビアの
箇所の配線を延長させリザーバを発生する。

【００１８】次に、次ネット選択ステップＳ４７で次の
ネットを選択して未配線ネット判断処理ステップＳ４２
に戻り、全てのネットの配線が完了するまでステップＳ
４１〜Ｓ４７を繰り返す。

【００１９】オフグリッド配線処理ステップＰＳ５の実
行フローをフローチャートで示す図３０を参照すると、
まず、ステップＰＳ５１で、チップ全体を対象に配線エ
ラーのチェックを行う。ステップＰＳ５２で、エラーが
無ければ終了する。エラーが検出された場合はステップ
ＰＳ５３に進み、エラー発生箇所にサブグリッドを３本
発生する。

【００２０】図３１（Ａ）は、配線ショートのエラーＥ
Ｒ１を検出したので、３本のサブグリッド６ａ，６ｂ，
６ｃを発生した例を示す。

【００２１】次に、ステップＰＳ５４で、エラーが発生
した配線を隣のサブグリッド６ａに移動する。次に、ス
テップＰＳ５５に進み、エラーを除去できた場合はステ
ップＰＳ５２に戻り、次のエラー箇所に対して処理を行
う。

【００２２】図３１（Ｂ）は、サブグリッド６ａに配線
を移動した例を示す。この例では、配線ショートは除去
できたが、配線の間隔不足のエラーＥＲ２が検出されて
いる。

【００２３】このようにエラーが残る場合は、ステップ
ＰＳ５６の処理で、さらに隣のサブグリッド６ｂに配線
を移動する。

【００２４】図３１（Ｃ）は、サブグリッド６ｂに配線
を移動した例を示す。この例では、サブグリッド６ｂま
で配線を移動すると、エラーが除去できることになる。

【００２５】次に、ステップＰＳ５７に進み、エラーを
除去できた場合はステップＰＳ５２に戻り、次のエラー
箇所に対して処理を行う。ステップＰＳ５７においてエ
ラーが残っている場合は、ステップＰＳ５８の処理でさ
らに隣のサブグリッド６ｃに配線を移動する。そして、
ステップＰＳ５２の処理に戻り次のエラー箇所に対して
処理を行う。

【００２６】オフグリッド配線処理を適用した場合、以
上のような複雑な処理が必要となるため、配線処理の実
行時間が増大することになる。

【００２７】

【発明が解決しようとする課題】上述した従来の半導体
集積回路の配線方法は、複数の配線層間接続用のビアが
発生した箇所でエレクトロマイグレーション（ＥＭ）対
策のためリザーバを設けることにより、リザーバに隣接
して配設される他の配線を妨害するため、配線性のリザ
ーバに隣接して配設される他の配線を妨害するため、配
線性の低下を生じ、配線性の低下は半導体チップの面積
増大及び製造コスト増加の要因となるという第１の欠点
があった。

【００２８】また、第１の欠点の解決のため、グリッド
から離し２つのグリッドの中間で配線するオフグリッド
配線を使用すると、自動配線処理の実行時間が増加する
という第２の欠点があった。

【００２９】本発明の目的は、上記第１及び第２の欠点
を解決し、配線層間接続用のビアが発生した箇所でＥＭ
対策のためのリザーバを設けても配線性の低下を生じる
ことなく、また、自動配線処理の実行時間の増大を抑制
した半導体集積回路の配線方法を提供することにある。

【００３０】

【課題を解決するための手段】請求項１記載の発明の半
導体集積回路の配線方法は、所定の配線ピッチで設定さ
れたグリッド上に配置配線する自動配線処理を行う半導
体集積回路の配線方法において、配線層間接続用の方形
状のビアを発生した箇所でエレクトロマイグレーション
（ＥＭ）対策用のリザーバが必要な第１の配線層の第１
のグリッドを前記ビアで接続される前記第１の配線層の
上位配線層又は下位配線層である第２の配線層の第２の
グリッドに対して予め定めたオフセット量だけオセット
して設定し、設定した前記第１のグリッドに沿って前記
第１の配線層の配線を配設し、前記第２のグリッドに沿
って前記第２の配線層の配線を配設することを特徴する
ものである。

【００３１】また、請求項２記載の発明は、請求項１記
載の半導体集積回路の配線方法において、前記第１のグ
リッドが、前記第１の配線層の配線用に優先的に使用さ
れる主軸グリッドであり、前記第２のグリッドが、前記
第２の配線層の前記主軸グリッドが使用できないときに
該当配線を迂回させる場合に使用される副軸グリッドで
あることを特徴するものである。

【００３２】請求項３記載の発明の半導体集積回路の配
線方法は、所定の配線ピッチで設定されたグリッド上に
配置配線する自動配線処理を行う半導体集積回路の配線
方法において、配線層間接続用の方形状のビアを発生し
た箇所でエレクトロマイグレーション（ＥＭ）対策用の
リザーバが必要な第１の配線層の配線用に優先的に使用
される主軸グリッドである第１のグリッドを前記ビアで
接続される前記第１の配線層の上位配線層又は下位配線
層である第２の配線層の前記主軸グリッドが使用できな
いときに該当配線を迂回させる場合に使用される副軸グ
リッドである第２のグリッドに対して予め定めたオフセ
ット量だけオセットして設定し、前記第１の配線層の前
記副軸グリッドである第３のグリッドを前記第２の配線
層の主軸グリッドである第４のグリッドに対して前記オ
フセット量だけオセットして設定し、設定した前記第１
及び第３のグリッドに沿って前記第１の配線層の配線を
配設し、前記第２及び第４のグリッドに沿って前記第２
の配線層の配線を配設することを特徴するものである。

【００３３】また、請求項４記載の発明は、請求項１又
は３記載の半導体集積回路の配線方法において、前記オ
フセット量が、前記配線ピッチの１／２であることを特
徴するものである。

【００３４】また、請求項５記載の発明は、請求項１又
は３記載の半導体集積回路の配線方法において、前記リ
ザーバが、前記ビアに接続する前記第１及び第２の配線
層の各々の配線を前記ビアとの接続部分から前記第１及
び第２の配線層の各々の前記主軸グリッドの方向にさら
に延長して形成することを特徴するものである。

【００３５】また、請求項６記載の発明は、請求項１又
は３記載の半導体集積回路の配線方法において、前記ビ
アに前記リザーバが予め付加されたリザーバ付ビアセル
を形成することを特徴するものである。

【００３６】また、請求項７記載の発明は、請求項６記
載の半導体集積回路の配線方法において、前記リザーバ
付ビアセルが、前記ビアと、前記ビアの一方の端に形成
した前記第１の配線層の配線と、前記ビアの他方の端に
形成した前記第２の配線層の配線とを有することを特徴
するものである。

【００３７】請求項８記載の発明の半導体集積回路の配
線方法は、所定の配線ピッチで設定されたグリッド上に
配置配線する自動配線処理を行う半導体集積回路の配線
方法において、基本回路を構成するプリミティブセル及
び／又は大規模回路を構成するマクロの情報を有するラ
イブラリと前記プリミティブセル及び／又は前記マクロ
の接続情報を記述したネットリストを入力するデータ入
力処理ステップと、配線層間接続用の方形状のビアを発
生した箇所でエレクトロマイグレーション（ＥＭ）対策
用のリザーバが必要な第１の配線層の第１のグリッドを
前記ビアで接続される前記第１の配線層の上位配線層又
は下位配線層である第２の配線層の第２のグリッドに対
して予め定めたオフセット量だけオセットして設定する
配線グリッド発生処理ステップを含みチップサイズの設
定と前記マクロの配置と電源配線の処理を行うフロアプ
ラン処理ステップと、配線の混雑具合と回路の動作遅延
を考慮して適切な位置にセルを配置するセルの自動配置
処理である配置処理ステップと、前記配線グリッド発生
処理ステップで発生した前記第１及び第２のグリッドに
沿って配線経路の探索を行い、前記第１及び第２のグリ
ッド上に前記セル及び／又は前記マクロを接続する配線
を配設するオングリッド配線処理ステップとを有するこ
とを特徴するものである。

【００３８】また、請求項９記載の発明は、請求項８記
載の半導体集積回路の配線方法において、前記フロアプ
ラン処理ステップが、前記第１，第２のグリッドの各々
のピッチが定義されている配線グリッド設定ファイルか
らＸ方向の前記オフセット量とＹ方向の前記オフセット
量を読み込むグリッドのオフセット量設定処理ステップ
と、前記グリッドのオフセット量設定処理ステップで読
み込んだオフセット量に従って前記第１及び第２のグリ
ッドを発生するグリッド発生処理ステップとを有するこ
とを特徴するものである。

【００３９】また、請求項１０記載の発明は、請求項８
記載の半導体集積回路の配線方法において、前記オング
リッド配線処理ステップが、前記ネットリストから最初
のネットを選択する最初のネット選択処理ステップと、
未配線のネットの有無を判断し、未配線のネットが有れ
ば配線経路の探索処理ステップに進み、未配線のネット
が無ければ終了する未配線ネット判断処理ステップと、
配線経路を探索する前記配線経路の探索処理ステップ
と、前記配線経路の探索処理ステップの探索結果に従っ
て配線パターンを発生する配線パターン発生処理ステッ
プと、配線パターン発生処理ステップで発生した配線パ
ターンを接続するビアを発生するビア発生処理ステップ
と、前記ビアの箇所の前記第１，第２の配線層の各々の
配線を延長させリザーバを発生するリザーバ発生処理ス
テップと、次のネットを選択して前記未配線ネット判断
処理ステップに戻る次ネット選択ステップとを有するこ
とを特徴するものである。

【００４０】また、請求項１１記載の発明は、請求項８
記載の半導体集積回路の配線方法において、前記オング
リッド配線処理ステップが、前記ネットリストから最初
のネットを選択する最初のネット選択処理ステップと、
未配線のネットの有無を判断し、未配線のネットが有れ
ば配線経路の探索処理ステップに進み、未配線のネット
が無ければ終了する未配線ネット判断処理ステップと、
配線経路を探索する前記配線経路の探索処理ステップ
と、前記配線経路の探索処理ステップの探索結果に従っ
て配線パターンを発生する配線パターン発生処理ステッ
プと、配線パターン発生処理ステップで発生した配線パ
ターンを接続するリザーバ付ビアセルを発生するリザー
バ付ビアセル発生処理ステップと、次のネットを選択し
て前記未配線ネット判断処理ステップに戻る次ネット選
択ステップとを有することを特徴するものである。

【００４１】また、請求項１２記載の発明は、請求項１
０記載の半導体集積回路の配線方法において、前記リザ
ーバ付ビアセルが、前記第１及び第２の配線層の配線
と、前記第１及び第２の配線層の各々の配線を接続する
ビアと、前記第１及び第２の配線層の各々の配線の主軸
方向に延長して形成したリザーバとを有することを特徴
するものである。

【００４２】また、請求項１３記載の発明は、請求項１
０記載の半導体集積回路の配線方法において、前記リザ
ーバ付ビアセルが、前記第１及び第２の配線層の配線
と、前記第１及び第２の配線層の各々の配線を接続する
ビアと、前記第１又は第２の配線層のいずれか一方の配
線の主軸方向に延長して形成したリザーバとを有するこ
とを特徴するものである。

【００４３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００４４】本実施の形態の半導体集積回路の配線方法
は、複数の配線層を有する半導体チップの自動配線処理
を行う半導体集積回路の配線方法において、配線層間接
続用のビアを発生した箇所でエレクトロマイグレーショ
ン（ＥＭ）対策用のリザーバが必要な第１の配線層の第
１のグリッドを上記ビアで接続される上記第１の配線層
の上位配線層又は下位配線層である第２の配線層の第２
のグリッドに対して予め定めたオフセット量だけオセッ
トして設定し、設定した上記第１のグリッドに沿って上
記第１の配線層の配線を配設し、前記第２のグリッドに
沿って前記第２の配線層の配線を配設することを特徴す
るものである。

【００４５】次に、本発明の第１の実施の形態をフロー
チャートで示す図１を参照すると、この図に示す本実施
の形態の半導体集積回路の配線方法は、基本回路を構成
するプリミティブセルや大規模回路を構成するマクロの
情報を持ったライブラリＦ１と、回路を構成するプリミ
ティブセルやマクロの接続情報を記述したネットリスト
Ｆ２と、後述の配線グリッドのオフセット量設定処理ス
テップＳ２１で参照する各層の配線グリッド（以下、グ
リッド）のオフセット量と、配線グリッド発生処理ステ
ップＳ２２で参照する各層のグリッドのピッチが定義さ
れている配線グリッド設定ファイルＦ３と、セルやマク
ロの配置位置、配線の図形情報を含むチップのレイアウ
トであるチップレイアウトＦ４との各ファイルを有し、
ライブラリＦ１とネットリストＦ２を入力するデータ入
力処理ステップＳ１と、チップサイズの設定、マクロの
配置、電源配線の処理を行うフロアプラン処理ステップ
Ｓ２と、配線の混雑具合と回路が動作する遅延を考慮し
て適切な位置にセルを配置するセルの自動配置処理であ
る配置処理ステップＳ３と、配線グリッド発生処理ステ
ップＳ２２で発生したグリッドに沿って配線経路の探索
を行い、セルやマクロを接続する配線を配設するオング
リッド配線処理ステップＳ４とを有する。

【００４６】フロアプラン処理ステップＳ２は、配線グ
リッド設定ファイルＦ３からＸ方向オフセット量ＱＸと
Ｙ方向オフセット量ＱＹを読み込むグリッドのオフセッ
ト量設定処理ステップＳ２１と、配線グリッドのオフセ
ット量設定処理ステップＳ２１で読み込んだオフセット
量に従ってグリッドを発生する配線グリッド発生処理ス
テップＳ２２とを有する。

【００４７】配線グリッド設定ファイルＦ３の一例を表
形式で示す図３を参照すると、この配線グリッド設定フ
ァイルＦ３は、配線層名ＷＬと、グリッドピッチＰＧ
と、各配線層のＸ方向オフセット量ＱＸと、各配線層の
Ｙ方向オフセット量ＱＹとの各欄を有する。配線層名Ｗ
Ｌの欄では、ＭＥＴＡＬ１が第１層配線、ＭＥＴＡＬ２
が第２層配線、ＭＥＴＡＬ３が第３層配線、ＭＥＴＡＬ
４が第４層配線にそれぞれ対応する。

【００４８】本実施の形態の半導体集積回路の配線方法
により配線された配線パターンの一例をレイアウト図で
示す図２を参照すると、この図に示す本実施の形態の半
導体集積回路の配線方法による配線パターンは、説明の
便宜上、従来の半導体集積回路の配線方法（以下、従来
技術）と同様に多層で構成される配線層のうち第４層配
線１と第３層配線２に着目して説明するものとする。

【００４９】従来技術では、第４層配線１及び第３層配
線２の各々のグリッドは同一位置に設けられていたが、
本実施の形態では、第４層配線の主軸グリッド４０が、
第３層配線の副軸グリッド４１に対してグリッドのピッ
チＰ１の１／２に相当するオフセット量Ｑ１の距離だけ
オフセットした位置に設けられている。従来の技術で説
明したように、主軸グリッドは、配線用に優先的に使用
されるグリッドであり、副軸グリッドは、主軸グリッド
が使用できないときに該当配線を迂回させる場合に使用
されるグリッドである。ここでは、第４層配線１の主軸
グリッド４０及び第３層配線２の副軸グリッド４１が縦
方向のグリッドであり、第４層配線１の副軸グリッド５
０及び第３層配線２の主軸グリッド５１が横方向のグリ
ッドである例を示す。

【００５０】また、第４層配線１の副軸グリッド５０
は、第３層配線２の主軸グリッド５１に対してグリッド
のピッチＰ１の１／２に相当するオフセット量Ｑ１の距
離だけオフセットしている。一般的にリザーバ７の延長
分の長さＬ１は配線の幅より小さく、その場合はオフセ
ット量Ｑ１を配線ピッチの１／２にすると良い。第４層
配線１は、主軸グリッド４０と副軸グリッド５０に沿っ
て配設される。また、第３層配線は、主軸グリッド５１
と副軸グリッド４１に沿って配設される。

【００５１】また、この配線パターンは、従来と同様に
第４層配線１と第３層配線２とを接続する方形状のビア
３と、ビア３に接続する配線をビア３との接続部分から
さらに各配線の主軸グリッド方向に延長して形成したリ
ザーバ７とを有する。

【００５２】次に、図１、図２及び図３を参照して本実
施の形態の動作について説明すると、 まず、データ入
力処理ステップＳ１で、ライブラリＦ１とネットリスト
Ｆ２を入力する。

【００５３】フロアプラン処理ステップＳ２では、ま
ず、配線グリッドのオフセット量設定処理ステップＳ２
１で、グリッドを発生するときのオフセット量を設定す
る。設定するオフセット量は、配線グリッド設定ファイ
ルＦ３より入力する。

【００５４】配線グリッドのオフセット量設定処理ステ
ップＳ２１の実行フローをフローチャートで示す図４を
参照すると、このステップＳ２１では、配線グリッド設
定ファイルＦ３に定義されているオフセット量を各配線
層に設定する。

【００５５】ステップＳ２１１では第１層配線のＸ方向
グリッドオフセット量を０．００μｍに設定し、ステッ
プＳ２１２では第１層配線のＹ方向グリッドオフセット
量を０．００μｍに設定し、ステップＳ２１３では第２
層配線のＸ方向グリッドオフセット量を０．２５μｍに
設定し、ステップＳ２１４では第２層配線のＹ方向グリ
ッドオフセット量を０．２５μｍに設定し、ステップＳ
２１５では第３層配線のＸ方向グリッドオフセット量を
０．００μｍに設定し、ステップＳ２１６では第３層配
線のＹ方向グリッドオフセット量を０．００μｍに設定
し、ステップＳ２１７では第４層配線のＸ方向グリッド
オフセット量を０．２５μｍに設定し、ステップＳ２１
８では第４層配線のＹ方向グリッドオフセット量を０．
２５μｍに設定する。

【００５６】続いて、配線グリッド発生処理ステップＳ
２２で、ステップＳ２１で設定されたオフセット量に従
って各配線層のグリッドを発生する。

【００５７】配線グリッド発生処理ステップＳ２２の実
行フローをフローチャートで示す図５を参照すると、こ
のステップＳ２２では、まず、ステップＳ２２１〜Ｓ２
２４で、各配線層のグリッドを配線グリッド設定ファイ
ルＦ３に定義されているグリッドピッチＰＧで等間隔で
発生する。

【００５８】ステップＳ２２１で、第１層配線のグリッ
ドピッチを０．５０μｍに設定し、ステップＳ２２２
で、第２層配線のグリッドピッチを０．５０μｍに設定
し、ステップＳ２２３で、第３層配線のグリッドピッチ
を０．５０μｍに設定し、ステップＳ２２４で、第４層
配線のグリッドピッチを０．５０μｍに設定する。

【００５９】次に、ステップＳ２２５〜Ｓ２２８で、配
線グリッドのオフセット量設定処理ステップＳ２１に設
定したオフセット量に従って、各配線層のグリッドを発
生する。

【００６０】ステップＳ２２５では第１層のグリッドを
発生し、ステップＳ２２６で、第２層のグリッドを発生
し、ステップＳ２２７で、第３層のグリッドを発生し、
ステップＳ２２８で、第４層のグリッドを発生する。

【００６１】ステップＳ２２７で発生した第３層配線の
グリッドの例をレイアウト図で示す図６を参照すると、
第３層配線のオフセット量はＸ方向、Ｙ方向ともに０で
あるので、チップ原点Ｏ１を通る位置から等しいピッチ
Ｐ１でグリッドを発生する。発生したグリッドは、第３
層配線の主軸グリッド５１と第３層配線の副軸グリッド
４１であり、ピッチＰ１は０．５０μｍである。

【００６２】ステップＳ２２８で発生した第４層配線の
グリッドの例をレイアウト図で示す図７を参照すると、
第４層配線の主軸グリッド４０は、チップ原点Ｏ１から
Ｘ方向に０．２５μｍだけオフセットした位置から等ピ
ッチＰ１＝０．５０μｍで発生する。第４層配線の副軸
グリッド５０は、チップ原点Ｏ１からＹ方向に０．２５
μｍだけオフセットした位置から等ピッチＰ１＝０．５
０μｍで発生する。すなわち、ピッチＰ１＝０．５０μ
ｍであり、オフセット量Ｑ１は０．２５μｍである。

【００６３】このように第３層配線と第４層配線のグリ
ッドを発生させることにより、第４層配線のグリッドを
第３層配線のグリッドに対してオフセットした構造を持
たせることができる。

【００６４】次に、配置処理ステップＳ３でセルの配置
を行う。

【００６５】次に、従来技術と共通のオングリッド配線
処理ステップＳ４を行う。

【００６６】オングリッド配線処理ステップＳ４の実行
フローをフローチャートで示す図８を参照すると、最初
のネット選択処理ステップＳ４１において、ステップＳ
１で入力したネットリストＦ３から最初のネットを選択
する。未配線ネット判断処理ステップＳ４２に進み、未
配線のネットが残っていなければ終了する。残っていれ
ば、配線経路の探索処理ステップＳ４３に進む。探索さ
れた結果に従って、配線パターン発生処理ステップＳ４
３で配線パターンを発生する。

【００６７】図９にステップＳ４３で発生した配線パタ
ーンの一例をレイアウト図で示す。第４層配線１のパタ
ンは第４層配線１のグリッド４０，５０に沿って発生
し、第３層配線のパタンは第３層配線２のグリッド５
１，４１に沿って発生する。

【００６８】次に、ビア発生処理ステップＳ４５では、
ステップＳ４４で発生した配線パターンを接続するビア
３を発生する。

【００６９】ステップＳ４５で発生したビア３を含む配
線パターンを示す図１０を参照すると、ビア３は、第４
層配線１と第３層配線２とを接続する。

【００７０】次に、リザーバ発生処理ステップＳ４６で
は、ビア３の箇所の第４層配線１と第３層配線２を延長
させリザーバ７を発生し、図２の配線パターンを得る。
第４層配線１のグリッドと第３層配線２のグリッドがオ
フセットしているため、発生したリザーバ７は他の配線
の障害とならない。

【００７１】次に、次ネット選択ステップＳ４７で次の
ネットを選択して未配線ネット判断処理ステップＳ４２
に戻り、全てのネットの配線が完了するまでステップＳ
４１〜Ｓ４７を繰り返す。

【００７２】最後に、オングリッド配線処理ステップＳ
４の完了後、チップレイアウトＦ４を出力して、自動配
置配線ツールの処理が終了する。

【００７３】本実施の形態の半導体集積回路の配線方法
の第１の効果は、配線性を向上しチップ面積を削減する
ことができるため、従来の配線性の低下という第１の欠
点を解決することである。

【００７４】本実施の形態による配線パターンと従来技
術によるオングリッド配線パターンとを対比してそれぞ
れレイアウト図で示す図１１（Ａ），（Ｂ）を参照する
と、図１１（Ｂ）に示す従来技術によるオングリッド配
線パターンの領域Ａ１，Ａ２が無駄な領域となってお
り、配線性低下の原因となっている。

【００７５】具体例として、グリッドのピッチＰ１を
０．５０μｍ、リザーバの長さＬ１を０．２５μｍ、配
線の最小間隔Ｍ１を０．２５μｍ、配線の幅Ｂ１を０．
２５μｍとすると、長さＬ２はグリッドのピッチの２
倍、すなわち１．００μｍとなるので、無駄な領域Ａ１
の高さＨ１は０．２５μｍとなる。無駄な領域Ａ１の幅
Ｂ２は、グリッドの２倍、すなわち１．００μｍとな
る。よって、無駄な領域Ａ１の面積は、０．２５μｍ²
となる。また、もう一方の無駄な領域Ａ２の面積も無駄
な領域Ａ１と同一なので、領域Ａ１，Ａ２の面積の和
は、０．５０μｍ²となる。よって、ビア１個当たり
０．５０μｍ²の面積が無駄になっていることが分か
る。

【００７６】ここで、チップサイズ３．６ｍｍ×３．６
ｍｍ、総セル数１００，０００セル、総ビア数１，００
０，０００個の半導体装置において、本実施の形態を適
用した場合に削減できる面積は、（ビア１個当たりの無
駄な面積）×（総ビア数）＝０．５０ｍｍ²となる。こ
の面積はチップサイズの４％に相当する。

【００７７】本実施の形態の半導体集積回路の配線方法
の第２の効果は、オフグリッド配線処理を必要とせず配
線処理の実行時間を短縮することができるため、自動配
線処理の実行時間が増加するという従来技術の第２の欠
点を解決することである。

【００７８】従来技術ではオフグリッドによる配線処理
を適用することにより配線性の悪化を回避できるが、こ
のためのオフグリッド配線処理が必要となり、配線処理
時間が増加する。本実施の形態では、配線処理時間の増
大要因となるオフグリッド配線処理は不要であり、オン
グリッド配線処理だけで配線性の悪化を回避できるた
め、配線処理時間の増大を回避できる。

【００７９】具体例として、サイズ３．６ｍｍ×３．６
ｍｍ、５層配線のチップにおいて、グリッドピッチ０．
５０μｍで配線処理を実行する場合の効果を計算する。
１つの配線層の主軸グリッド本数は、３．６ｍｍ／０．
５０μｍ＝７，２００本であり、副軸グリッド本数も同
様に７，２００本である。５層配線なので、総グリッド
本数は、（７，２００＋７，２００）×５＝７２，００
０本となる。

【００８０】従来技術のオングリッド配線処理におい
て、総ビア数１，０００，０００の１／１００、すなわ
ち、１０，０００個のビアで配線エラーが発生し、それ
ぞれのビアにオフグリッド配線用の３本のサブグリッド
を発生した場合、総サブグリッド本数は１０，０００×
３＝３０，０００となる。

【００８１】オフグリッド配線処理を必要とする従来技
術では、７２，０００本のグリッドに加えて、３０，０
００本のサブグリッドに対しても処理する必要が生じ
る。オングリッド配線処理時間をＴｏｎ、オフグリッド
配線処理時間をＴｏｆｆとすると、従来技術の配線処理
時間は、Ｔｏｎ＋Ｔｏｆｆ、本実施の形態での配線処理
時間は、オフグリッド配線処理を必要としないため、Ｔ
ｏｎのみとなる。配線処理時間はグリッド本数に比例す
る傾向があるので、従来技術と本実施の形態での配線処
理時間の比は、Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）＝７２，
０００／（７２，０００＋３０，０００）＝０．ステッ
プＳ２１４となる。よって、本発明での配線処理時間
は、従来技術の０．ステップＳ２１４倍となり、配線処
理時間が２９％減少することになる。

【００８２】次に、本発明の第２の実施の形態の半導体
集積回路の配線方法により配線し、本実施の形態を特徴
付ける配線パターンの一例を図２と共通の構成要素には
共通の参照文字／数字を付して同様にレイアウト図で示
す図１２を参照すると、この図に示す本実施の形態の前
述の第１の実施の形態との相違点は、第４層配線にはリ
ザーバを設ける必要があるが、第３層配線は材質がＥＭ
の耐性に優れるためリザーバを設ける必要が無い場合で
あり、第４層配線の副軸グリッドと第３層配線の主軸グ
リッドとをオフセットするが、第４層配線の主軸グリッ
ドと第３層配線の副軸グリッドは、従来技術と同様に、
オフセットせずに同一位置に設けたことである。すなわ
ち、第４層配線１にはリザーバ７が必要となるため、第
４層配線の副軸グリッド５０は、第３層配線の主軸グリ
ッド５１に対してオフセットする。一方、第３層配線２
にはリザーバが必要ないので、第４層配線の主軸グリッ
ドと第３層配線の副軸グリッドは、オフセットすること
なく、従来と同一のグリッド４の位置に設けることにな
る。このグリッド構造にすることにより、第４層配線１
はリザーバ７を必要とし、第３層配線２はリザーバ７を
必要としない場合でも、無駄な領域を発生させること無
く配線性を確保できる。

【００８３】次に、図１、図１２及び図８を参照して本
実施の形態の動作について第１の実施の形態との相違点
を重点的に説明すると、フロアプラン処理ステップＳ２
のグリッドのオフセット量設定処理ステップＳ２１で、
グリッドを発生するときのオフセット量を設定する場
合、第４層配線の副軸グリッドと第３層配線の主軸グリ
ッドのオフセット量をグリッドピッチの１／２に設定
し、第４層配線の主軸グリッドと第３層配線の副軸グリ
ッドのオフセット量を０に設定する。

【００８４】この場合、入力する配線グリッド設定ファ
イルＦ３の一例を表形式で示す図１３（Ａ）を参照する
と、第１の実施の形態でのＭＥＴＡＬ４のＯＦＦＳＥＴ
＿Ｘが０．２５μｍであったが、本実施の形態では、
０．００μｍとなる。

【００８５】続いて、配線グリッド発生処理ステップＳ
２２で、ステップＳ２１で設定されたオフセット量に従
ってグリッドを発生する。

【００８６】本実施の形態の配線グリッド発生処理ステ
ップＳ２２において発生したグリッド構造をレイアウト
図で示す図１３（Ｂ）を参照すると、第４層配線１の副
軸配線グリッド５０を第３層配線の主軸グリッド５１に
対してオフセット量Ｑ１だけオフセットさせている。こ
こで、グリッドのピッチＰ１を０．５０μｍとした場
合、オフセット量Ｑ１は０．２５μｍとなる。第４層配
線１の主軸グリッドと第３層配線の副軸グリッドは、同
一位置のグリッド４に発生する。

【００８７】本実施の形態のオングリッド配線処理ステ
ップＳ４も、基本的には第８の第１の実施の形態と同様
である。

【００８８】本実施の形態の配線パターン発生処理ステ
ップＳ４４で発生した配線パターンの一例をレイアウト
図で示す図１４（Ａ）を参照すると、第４層配線１のパ
ターンは第４層配線１の主軸グリッド４と第４層配線１
の副軸グリッド５０に沿って発生し、第３層配線２のパ
ターンは第３層配線２の主軸グリッド５１と第３層配線
の副軸グリッド４に沿って発生する。

【００８９】次に、ビア発生処理ステップＳ４５で発生
したビアの一例をレイアウト図で示す図１４（Ｂ）を参
照すると、第４層配線１と第３層配線２とをビア３で接
続する。

【００９０】最後に、リザーバ発生処理ステップＳ４６
でリザーバを発生し、本実施の形態を特徴付ける図１２
の配線パターンを得る。

【００９１】第４層配線の副軸グリッド５０が第３層配
線の主軸グリッド５１に対してオフセットしているた
め、発生したリザーバ７は他の配線の障害とならない。

【００９２】次に、本発明の第３の実施の形態の半導体
集積回路の配線方法により配線し、本実施の形態を特徴
付ける配線パターンの一例を図２と共通の構成要素には
共通の参照文字／数字を付して同様にレイアウト図で示
す図１５を参照すると、この図に示す本実施の形態の前
述の第１の実施の形態との相違点は、第２の実施の形態
とは逆に、第３層配線にはリザーバを設ける必要がある
が、第４層配線は材質がＥＭの耐性に優れるためリザー
バを設ける必要が無い場合であり、第３層配線の副軸グ
リッドと第４層配線の主軸グリッドをオフセットする
が、第３層配線の主軸グリッドと第４層配線の副軸グリ
ッドは、従来技術と同様に、オフセットせずに同一位置
に設けたことである。すなわち、第３層配線２にはリザ
ーバ７が必要となるため、第３層配線の副軸グリッド４
１は、第４層配線の主軸グリッド４０に対してオフセッ
トする。一方、第４層配線１にはリザーバが必要ないの
で、第３層配線の主軸グリッドと第４層配線の副軸グリ
ッドは、従来と同一のグリッド５の位置に設けることに
なる。このグリッド構造にすることにより、第３層配線
２はリザーバ７を必要とし、第４層配線１はリザーバ７
を必要としない場合でも、無駄な領域を発生させること
無く配線性を確保できる。

【００９３】次に、図１、図１５及び図８を参照して本
実施の形態の動作について第１の実施の形態との相違点
を重点的に説明すると、フロアプラン処理ステップＳ２
の、グリッドのオフセット量設定処理ステップＳ２１
で、グリッドを発生するときのオフセット量を設定する
場合、第３層配線の副軸グリッドと第４層配線の主軸グ
リッドのオフセット量をグリッドピッチの１／２に設定
し、第３層配線の主軸グリッドと第４層配線の副軸グリ
ッドのオフセット量を０に設定する。

【００９４】この場合、入力する配線グリッド設定ファ
イルＦ３の一例を表形式で示す図１６（Ａ）を参照する
と、第１の実施の形態でのＭＥＴＡＬ４のＯＦＦＳＥＴ
＿Ｙが０．２５μｍであったが、本実施の形態では、
０．００μｍとなる。

【００９５】続いて、配線グリッド発生処理ステップＳ
２２で、ステップＳ２１で設定されたオフセット量に従
ってグリッドを発生する。

【００９６】本実施の形態の配線グリッド発生処理ステ
ップＳ２２において発生したグリッド構造をレイアウト
図で示す図１６（Ｂ）を参照すると、第３層配線２の副
軸配線グリッド４１を第４層配線の主軸グリッド４０に
対してオフセット量Ｑ１だけオフセットさせている。こ
こで、グリッドのピッチＰ１を０．５０μｍとした場
合、オフセット量Ｑ１は０．２５μｍとなる。第３層配
線２の主軸グリッドと第３層配線の副軸グリッド１は、
同一位置のグリッド５に発生する。

【００９７】本実施の形態のオングリッド配線処理ステ
ップＳ４も、基本的には第８の第１の実施の形態と同様
である。

【００９８】本実施の形態の配線パターン発生処理ステ
ップＳ４４で発生した配線パターンの一例をレイアウト
図で示す図１７（Ａ）を参照すると、第４層配線１のパ
ターンは第４層配線１の主軸グリッド４０と第４層配線
１の副軸グリッド５に沿って発生し、第３層配線２のパ
ターンは第３層配線２の主軸グリッド５と第３層配線の
副軸グリッド４１に沿って発生する。

【００９９】次に、ビア発生処理ステップＳ４５で発生
したビアの一例をレイアウト図で示す図１７（Ｂ）を参
照すると、第４層配線１と第３層配線２とをビア３で接
続する。

【０１００】最後に、リザーバ発生処理ステップＳ４６
でリザーバを発生し、本実施の形態を特徴付ける図１５
の配線パターンを得る。

【０１０１】第３層配線の副軸グリッド４１が第４層配
線の主軸グリッド４０に対してオフセットしているた
め、発生したリザーバ７は他の配線の障害とならない。

【０１０２】次に、本発明の第４の実施の形態の半導体
集積回路の配線方法を図２と共通の構成要素には共通の
参照文字／数字を付して同様にフローチャートで示す図
１８を参照すると、この図に示す本実施の形態の前述の
第１の実施の形態との相違点は、オングリッド配線処理
ステップＳ４の代わりにオングリッド配線処理ステップ
Ｓ４Ａを有することである。

【０１０３】本実施の形態のオングリッド配線処理ステ
ップＳ４Ａを図８と共通の構成要素には共通の参照文字
／数字を付して同様にフローチャートで示す図１９を参
照すると、ビア発生処理ステップＳ４５及びリザーバ発
生処理ステップＳ４６の代わりにリザーバ付ビアセル発
生ステップＳ４８を有することである。

【０１０４】本実施の形態を特徴付ける配線パターンの
一例を図２と共通の構成要素には共通の参照文字／数字
を付して同様にレイアウト図で示す図２０を参照する
と、この図に示す本実施の形態の配線パターンの前述の
第１の実施の形態の配線パターンとの相違点は、ビア３
とリザーバ７との代わりにリザーバ付ビアセル８を用い
ていることである。

【０１０５】リザーバ付ビアセル８の構成を模式的に斜
視図で示す図２１（Ａ）を参照すると、このリザーバ付
ビアセル８は、第４層配線８１と、第３層配線８２と、
ビア８３とを有する。第４層配線８１は、配線の主軸方
向に延長しリザーバ８７を形成し、また第３層配線８２
も主軸方向に延長しリザーバ８７を形成する。ここで
は、説明の便宜上、図における第４層配線８１の手前側
延長部分及び第３層配線８２の右側延長部分をそれぞれ
リザーバ８７として示す。

【０１０６】この種のリザーバ付ビアセルを使用して自
動配線処理を実行する方法は既知の技術であるが、ビア
３及びリザーバ７を単純にリザーバ付ビアセル８に置換
して第１の実施の形態と同様な配線パターンを発生しよ
うとする場合は、図２６及び図２７に示す上述した従来
技術による配線パターンと同一の結果となり、従来技術
と同じ問題、すなわち、配線性の低下及びこれを解決す
るためのオフグリッド配線による実行時間の増加が生じ
る。

【０１０７】本実施の形態では、このリザーバ付ビアセ
ルを自動配線処理に使用した場合に対応し、第１の実施
例と同等の効果を得ることが可能である。

【０１０８】図１８，図１９，図２０及び図２１を参照
して本実施の形態の動作について第１の実施の形態との
相違点を重点的に説明すると、オングリッド配線処理ス
テップＳ４Ａのリザーバ付ビアセル発生処理ステップＳ
４８で、リザーバ付ビアセル８を発生し、本実施の形態
を特徴付ける図２０の配線パターンを得る。

【０１０９】次に、本発明の第５の実施の形態の半導体
集積回路の配線方法により配線し、本実施の形態を特徴
付ける配線パターンの一例を図１２と共通の構成要素に
は共通の参照文字／数字を付して同様にレイアウト図で
示す図２２を参照すると、この図に示す本実施の形態の
配線パターンの前述の第２の実施の形態の配線パターン
との相違点は、ビア３及びリザーバ７の代わりにリザー
バ付ビアセル９を発生させて置換していることである。

【０１１０】すなわち、本実施の形態の配線パターン
は、第４層配線１はリザーバを必要とするが第３層配線
３はＥＭ耐性に優れておりリザーバを必要としない第２
の実施の形態の配線パターンと同一の効果を有する。

【０１１１】リザーバ付ビアセル９の構成を模式的に斜
視図で示す図２１（Ｂ）を参照すると、このリザーバ付
ビアセル９は、第４層配線９１と、第３層配線９２と、
ビア９３とを有する。第４層配線９１は、配線の主軸方
向に延長しリザーバ９７を形成する。ここでは、説明の
便宜上、図における手前側延長部分をリザーバ９７とし
て示す。また第３層配線９２は、これに接続する第３層
配線２がＥＭ耐性に優れておりリザーバを必要としない
ため延長していない。

【０１１２】図１８，図１９，図２２及び図２１を参照
して本実施の形態の動作について第２の実施の形態との
相違点を重点的に説明すると、オングリッド配線処理ス
テップＳ４Ａのリザーバ付ビアセル発生処理ステップＳ
４８で、リザーバ付ビアセル９を発生し、本実施の形態
を特徴付ける図２２の配線パターンを得る。

【０１１３】次に、本発明の第６の実施の形態の半導体
集積回路の配線方法により配線し、本実施の形態を特徴
付ける配線パターンの一例を図１５と共通の構成要素に
は共通の参照文字／数字を付して同様にレイアウト図で
示す図２３を参照すると、この図に示す本実施の形態の
配線パターンの前述の第３の実施の形態の配線パターン
との相違点は、ビア３及びリザーバ７の代わりにリザー
バ付ビアセル９Ａを発生させて置換していることであ
る。

【０１１４】すなわち、本実施の形態の配線パターン
は、第３層配線１はリザーバを必要とするが第４層配線
３はＥＭ耐性に優れておりリザーバを必要としない第３
の実施の形態の配線パターンと同一の効果を有する。

【０１１５】リザーバ付ビアセル９Ａの構成を模式的に
斜視図で示す図２１（Ｃ）を参照すると、このリザーバ
付ビアセル９Ａは、第４層配線９１Ａと、第３層配線９
２Ａと、ビア９３とを有する。リザーバ付ビアセル９と
逆に、第３層配線９２Ａは、配線の主軸方向に延長しリ
ザーバ９７を形成する（図の右側）。また第４層配線９
１Ａは、これに接続する第４層配線１がＥＭ耐性に優れ
ておりリザーバを必要としないため延長していない。

【０１１６】図１８，図１９，図２３及び図２１を参照
して本実施の形態の動作について第２の実施の形態との
相違点を重点的に説明すると、オングリッド配線処理ス
テップＳ４Ａのリザーバ付ビアセル発生処理ステップＳ
４８で、リザーバ付ビアセル９Ａを発生し、本実施の形
態を特徴付ける図２２の配線パターンを得る。

【０１１７】

【発明の効果】以上説明したように、本発明の半導体集
積回路の配線方法は、自動配線処理において、配線層間
接続用の方形状のビアを発生した箇所でエレクトロマイ
グレーション（ＥＭ）対策用のリザーバが必要な第１の
配線層の第１のグリッドを上記ビアで接続される第１の
配線層の上位配線層又は下位配線層である第２の配線層
の第２のグリッドに対して予め定めたオフセット量だけ
オセットして設定し、設定した上記第１のグリッドに沿
って前記第１の配線層の配線を配設し、上記第２のグリ
ッドに沿って前記第２の配線層の配線を配設することに
より、配線性を向上しチップ面積を削減できるという効
果がある。

【０１１８】また、実行時間増大要因となるオフグリッ
ド配線処理を必要としないので配線処理の実行時間を短
縮できるという効果がある。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の配線方法の第１の実
施の形態を示すフローチャートである。

【図２】本実施の形態の半導体集積回路の配線方法によ
る配線パターンの一例を示すレイアウト図である。

【図３】本実施の形態の配線グリッド設定ファイルの一
例を示す説明図である。

【図４】図２の配線グリッドのオフセット量設定処理の
実行フローを示すフローチャートである。

【図５】図２の配線グリッド発生処理の実行フローを示
すフローチャートである。

【図６】図５の配線グリッド発生処理において発生した
第３層配線の配線グリッドの一例を示すレイアウト図で
ある。

【図７】図５の配線グリッド発生処理において発生した
第４層配線の配線グリッドの一例を示すレイアウト図で
ある。

【図８】図２のオングリッド配線処理の実行フローを示
すフローチャートである。

【図９】配線パターン発生処理で発生した配線パターン
の一例を示すレイアウト図である。

【図１０】ビア発生処理で発生したビアの一例を示すレ
イアウト図である。

【図１１】本実施の形態によるオングリッド配線結果と
従来技術によるオングリッド配線結果とを対比して示す
レイアウト図である。

【図１２】本発明の半導体集積回路の配線方法の第２の
実施の形態を示すレイアウト図である。

【図１３】本実施の形態の配線グリッド設定ファイルの
一例を示す説明図及び配線グリッド発生処理において発
生した配線グリッド構造の一例を示すレイアウト図であ
る。

【図１４】本実施の形態の配線パターン発生処理で発生
した配線パターン及びビア発生処理で発生したビアの一
例をそれぞれ示すレイアウト図である。

【図１５】本発明の半導体集積回路の配線方法の第３の
実施の形態を示すレイアウト図である。

【図１６】本実施の形態の配線グリッド設定ファイルの
一例を示す説明図及び配線グリッド発生処理において発
生した配線グリッド構造の一例を示すレイアウト図であ
る。

【図１７】本実施の形態の配線パターン発生処理で発生
した配線パターン及びビア発生処理で発生したビアの一
例をそれぞれ示すレイアウト図である。

【図１８】本発明の半導体集積回路の配線方法の第４の
実施の形態を示すフローチャートである。

【図１９】本実施の形態のオングリッド配線処理の実行
フローを示すフローチャートである。

【図２０】本実施の形態の半導体集積回路の配線方法に
よる配線パターンの一例を示すレイアウト図である。

【図２１】リザーバ付ビアセルの例を模式的に示す斜視
図である。

【図２２】本発明の半導体集積回路の配線方法の第５の
実施の形態を示すレイアウト図である。

【図２３】本発明の半導体集積回路の配線方法の第６の
実施の形態を示すレイアウト図である。

【図２４】エレクトロマイグレーションの発生と対策の
原理を模式的に説明する説明図である。

【図２５】従来技術で生成した配線グリッドの構成を示
すレイアウト図である。

【図２６】従来の半導体集積回路の配線方法の一例を示
すレイアウト図である。

【図２７】図２６においてオフグリッドでの配線処理を
別途実行した場合の配線例を示すレイアウト図である。

【図２８】従来の配線方法の処理フローを示すフローチ
ャートである。

【図２９】図２８の配線パターン発生処理で発生した配
線パターンを示すレイアウト図である。

【図３０】図２８のオフグリッド配線処理の実行フロー
を示すフローチャートである。

【図３１】従来の配線方法により発生したエラーの例及
びその処理結果の例を示すレイアウト図である。

【符号の説明】

１，８１，９１ 第４層配線 ２，８２，９２ 第３層配線 ３，８３，９３ ビア ４，５，４０，４１，５０，５１ グリッド ６ サブグリッド ７ リザーバ ８，９，９Ａ リザーバ付ビアセル Ａ１，Ａ２ 領域 Ｂ１，Ｂ２ 幅 Ｄ１ 間隔 ＥＲ１，ＥＲ２ エラー Ｆ１ ライブラリ Ｆ２ ネットリスト Ｆ３ 配線グリッド設定ファイル Ｆ４ チップレイアウト Ｈ１ 高さ Ｌ１，Ｌ２ 長さ Ｐ１ ピッチ Ｑ１ オフセット量 ＰＧ グリッドピッチ ＱＸ Ｘ方向オフセット量 ＱＹ Ｙ方向オフセット量 ＷＬ 配線層名

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｄ 27/04 21/88 Ｚ Ｆターム(参考） 5B046 AA08 BA06 5F033 UU05 VV00 XX03 XX05 5F038 CD05 EZ09 EZ20 5F064 EE02 EE03 EE13 EE14 EE23 EE26 EE27 HH06

Claims (13)

【特許請求の範囲】
1. 【請求項１】 所定の配線ピッチで設定されたグリッド
   上に配置配線する自動配線処理を行う半導体集積回路の
   配線方法において、 配線層間接続用の方形状のビアを発生した箇所でエレク
   トロマイグレーション（ＥＭ）対策用のリザーバが必要
   な第１の配線層の第１のグリッドを前記ビアで接続され
   る前記第１の配線層の上位配線層又は下位配線層である
   第２の配線層の第２のグリッドに対して予め定めたオフ
   セット量だけオセットして設定し、 設定した前記第１のグリッドに沿って前記第１の配線層
   の配線を配設し、 前記第２のグリッドに沿って前記第２の配線層の配線を
   配設することを特徴する半導体集積回路の配線方法。
2. 【請求項２】 前記第１のグリッドが、前記第１の配線
   層の配線用に優先的に使用される主軸グリッドであり、 前記第２のグリッドが、前記第２の配線層の前記主軸グ
   リッドが使用できないときに該当配線を迂回させる場合
   に使用される副軸グリッドであることを特徴とする請求
   項１記載の半導体集積回路の配線方法。
3. 【請求項３】 所定の配線ピッチで設定されたグリッド
   上に配置配線する自動配線処理を行う半導体集積回路の
   配線方法において、 配線層間接続用の方形状のビアを発生した箇所でエレク
   トロマイグレーション（ＥＭ）対策用のリザーバが必要
   な第１の配線層の配線用に優先的に使用される主軸グリ
   ッドである第１のグリッドを前記ビアで接続される前記
   第１の配線層の上位配線層又は下位配線層である第２の
   配線層の前記主軸グリッドが使用できないときに該当配
   線を迂回させる場合に使用される副軸グリッドである第
   ２のグリッドに対して予め定めたオフセット量だけオセ
   ットして設定し、 前記第１の配線層の前記副軸グリッドである第３のグリ
   ッドを前記第２の配線層の主軸グリッドである第４のグ
   リッドに対して前記オフセット量だけオセットして設定
   し、 設定した前記第１及び第３のグリッドに沿って前記第１
   の配線層の配線を配設し、 前記第２及び第４のグリッドに沿って前記第２の配線層
   の配線を配設することを特徴とする半導体集積回路の配
   線方法。
4. 【請求項４】 前記オフセット量が、前記配線ピッチの
   １／２であることを特徴とする請求項１又は３記載の半
   導体集積回路の配線方法。
5. 【請求項５】 前記リザーバが、前記ビアに接続する前
   記第１及び第２の配線層の各々の配線を前記ビアとの接
   続部分から前記第１及び第２の配線層の各々の前記主軸
   グリッドの方向にさらに延長して形成することを特徴と
   する請求項１又は３記載の半導体集積回路の配線方法。
6. 【請求項６】 前記ビアに前記リザーバが予め付加され
   たリザーバ付ビアセルを形成することを特徴とする請求
   項１又は３記載の半導体集積回路の配線方法。
7. 【請求項７】 前記リザーバ付ビアセルが、前記ビア
   と、 前記ビアの一方の端に形成した前記第１の配線層の配線
   と、 前記ビアの他方の端に形成した前記第２の配線層の配線
   とを有することを特徴とする請求項６記載の半導体集積
   回路の配線方法。
8. 【請求項８】 所定の配線ピッチで設定されたグリッド
   上に配置配線する自動配線処理を行う半導体集積回路の
   配線方法において、 基本回路を構成するプリミティブセル及び／又は大規模
   回路を構成するマクロの情報を有するライブラリと前記
   プリミティブセル及び／又は前記マクロの接続情報を記
   述したネットリストを入力するデータ入力処理ステップ
   と、 配線層間接続用の方形状のビアを発生した箇所でエレク
   トロマイグレーション（ＥＭ）対策用のリザーバが必要
   な第１の配線層の第１のグリッドを前記ビアで接続され
   る前記第１の配線層の上位配線層又は下位配線層である
   第２の配線層の第２のグリッドに対して予め定めたオフ
   セット量だけオセットして設定する配線グリッド発生処
   理ステップを含みチップサイズの設定と前記マクロの配
   置と電源配線の処理を行うフロアプラン処理ステップ
   と、 配線の混雑具合と回路の動作遅延を考慮して適切な位置
   にセルを配置するセルの自動配置処理である配置処理ス
   テップと、 前記配線グリッド発生処理ステップで発生した前記第１
   及び第２のグリッドに沿って配線経路の探索を行い、前
   記第１及び第２のグリッド上に前記セル及び／又は前記
   マクロを接続する配線を配設するオングリッド配線処理
   ステップとを有することを特徴とする半導体集積回路の
   配線方法。
9. 【請求項９】 前記フロアプラン処理ステップが、前記
   第１，第２のグリッドの各々のピッチが定義されている
   配線グリッド設定ファイルからＸ方向の前記オフセット
   量とＹ方向の前記オフセット量を読み込むグリッドのオ
   フセット量設定処理ステップと、 前記グリッドのオフセット量設定処理ステップで読み込
   んだオフセット量に従って前記第１及び第２のグリッド
   を発生するグリッド発生処理ステップとを有することを
   特徴とする請求項８記載の半導体集積回路の配線方法。
10. 【請求項１０】 前記オングリッド配線処理ステップ
    が、前記ネットリストから最初のネットを選択する最初
    のネット選択処理ステップと、 未配線のネットの有無を判断し、未配線のネットが有れ
    ば配線経路の探索処理ステップに進み、未配線のネット
    が無ければ終了する未配線ネット判断処理ステップと、 配線経路を探索する前記配線経路の探索処理ステップ
    と、 前記配線経路の探索処理ステップの探索結果に従って配
    線パターンを発生する配線パターン発生処理ステップ
    と、 配線パターン発生処理ステップで発生した配線パターン
    を接続するビアを発生するビア発生処理ステップと、 前記ビアの箇所の前記第１，第２の配線層の各々の配線
    を延長させリザーバを発生するリザーバ発生処理ステッ
    プと、 次のネットを選択して前記未配線ネット判断処理ステッ
    プに戻る次ネット選択ステップとを有することを特徴と
    する請求項８記載の半導体集積回路の配線方法。
11. 【請求項１１】 前記オングリッド配線処理ステップ
    が、前記ネットリストから最初のネットを選択する最初
    のネット選択処理ステップと、 未配線のネットの有無を判断し、未配線のネットが有れ
    ば配線経路の探索処理ステップに進み、未配線のネット
    が無ければ終了する未配線ネット判断処理ステップと、 配線経路を探索する前記配線経路の探索処理ステップ
    と、 前記配線経路の探索処理ステップの探索結果に従って配
    線パターンを発生する配線パターン発生処理ステップ
    と、 配線パターン発生処理ステップで発生した配線パターン
    を接続するリザーバ付ビアセルを発生するリザーバ付ビ
    アセル発生処理ステップと、 次のネットを選択して前記未配線ネット判断処理ステッ
    プに戻る次ネット選択ステップとを有することを特徴と
    する請求項８記載の半導体集積回路の配線方法。
12. 【請求項１２】 前記リザーバ付ビアセルが、前記第１
    及び第２の配線層の配線と、 前記第１及び第２の配線層の各々の配線を接続するビア
    と、 前記第１及び第２の配線層の各々の配線の主軸方向に延
    長して形成したリザーバとを有することを特徴とする請
    求項１０記載の半導体集積回路の配線方法。
13. 【請求項１３】 前記リザーバ付ビアセルが、前記第１
    及び第２の配線層の配線と、 前記第１及び第２の配線層の各々の配線を接続するビア
    と、 前記第１又は第２の配線層のいずれか一方の配線の主軸
    方向に延長して形成したリザーバとを有することを特徴
    とする請求項１０記載の半導体集積回路の配線方法。