JP5281731B2 - 集積回路デバイスと集積回路デバイスを設計するための方法及び装置 - Google Patents
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Description
Claims (22)
- 基板内に配置された第1の複数の信号ラインと、
第1の基準電圧用の第1の複数の接続線と第2の基準電圧用の第2の複数の接続線とを含むシールド・メッシュと
を備え、
前記第1の複数の前記信号ラインのそれぞれの少なくとも第1の部分は、隣接する信号ラインから前記第1の複数の接続線のうちの1本と前記第2の複数の接続線のうちの1本との間でシールドされ、
少なくとも第1の信号ライン、第2の信号ラインおよび第3の信号ラインを備える前記第1の複数の信号ラインの第2の部分は、前記第1、第2の複数の接続線により決められる領域内で互いに隣接し、少なくとも一部分はシールドされておらず、そして
信号整合性問題を引き起こさない前記第1の信号ラインは前記領域内の前記第2の信号ラインと前記第3の信号ラインの間の位置で前記第1の複数の接続線の少なくとも1本に置き換わる、
集積回路(IC)デバイス。 - 集積回路(IC)デバイスを設計する方法であって、
基板内の、第1の基準電圧に対する第1の複数の接続線と第2の基準電圧に対する第2の複数の接続線を含むシールド・メッシュの表現を決定するステップと、そして
前記基板内の第1の複数の信号ラインの表現を配線する際に、隣接する信号ラインから前記第1の複数の接続線のうちの1本と前記第2の複数の接続線のうちの1本との間の前記第1の複数の前記信号ラインのそれぞれの少なくとも第1の部分をシールドするステップと
を含み、
少なくとも第1の信号ライン、第2の信号ラインおよび第3の信号ラインを備える前記第1の複数の信号ラインの第2の部分は、前記第1、第2の複数の接続線により決められる領域内で互いに隣接し、少なくとも一部分はシールドされておらず、そして
信号整合性問題を引き起こさない前記第1の信号ラインは前記領域内の前記第2の信号ラインと前記第3の信号ラインの間の位置で前記第1の複数の接続線の少なくとも1本に置き換わる、
方法。 - デジタル処理システムにより実行されたとき集積回路(IC)デバイスを設計する方法を前記システムに実行させる実行可能コンピュータ・プログラム命令を格納する機械可読媒体であって、前記方法は、
基板内の、第1の基準電圧のための第1の複数の接続線と第2の基準電圧のための第2の複数の接続線を含むシールド・メッシュの表現を決定するステップと、そして
前記基板内の第1の複数の信号ラインの表現を配線する際に、隣接する信号ラインから前記第1の複数の接続線のうちの1本と前記第2の複数の接続線のうちの1本との間の前記第1の複数の前記信号ラインのそれぞれの少なくとも第1の部分をシールドするステップと
を含み、
少なくとも第1の信号ライン、第2の信号ラインおよび第3の信号ラインを備える前記第1の複数の信号ラインの第2の部分は、前記第1、第2の複数の接続線により決められる領域内で互いに隣接し、少なくとも一部分はシールドされておらず、そして
信号整合性問題を引き起こさない前記第1の信号ラインは前記領域内の前記第2の信号ラインと前記第3の信号ラインの間の位置で前記第1の複数の接続線の1本に置き換わる、
機械可読媒体。 - 集積回路(IC)を設計する方法であって、
前記ICの設計の表現で、第1の単一層シールド・メッシュと前記第1の単一層シールド・メッシュに結合されている第1の二重層シールド・メッシュを含むシールド・メッシュの表現を作成するステップと、そして
前記第1の単一層シールド・メッシュに隣接する前記ICの前記シールド・メッシュの第1の領域内に配置された第1の未シールド部分を第2の信号ラインと前記第3信号ラインの間に備え、前記第1の単一層シールド・メッシュ内に配置された第1のシールド済み部分を備え、前記第1の二重層シールド・メッシュ内に配置された第2のシールド済み部分を備える第1の信号ラインの表現を作成するステップと
を含み、
信号整合性問題を引き起こさない前記第1の未シールド部分は前記シールド・メッシュの前記第1の領域内の前記第2の信号ラインと前記第3信号ラインの間の位置で基準電圧ラインに置き換わる、
方法。 - デジタル処理システムにより実行されたとき集積回路(IC)を設計する方法を前記システムに実行させる実行可能コンピュータ・プログラム命令を格納する機械可読媒体であって、前記方法は、
前記ICの設計の表現で、第1の単一層シールド・メッシュと前記第1の単一層シールド・メッシュに結合されている第1の二重層シールド・メッシュを含むシールド・メッシュの表現を作成するステップと、そして
前記第1の単一層シールド・メッシュに隣接する前記ICの前記シールド・メッシュの第1の領域内に配置された第1の未シールド部分を第2の信号ラインと第3信号ラインの間に備え、前記第1の単一層シールド・メッシュ内に配置された第1のシールド済み部分を備え、前記第1の二重層シールド・メッシュ内に配置された第2のシールド済み部分を備える第1の信号ラインの表現を作成するステップと
を含み、
信号整合性問題を引き起こさない前記第1の未シールド部分は前記シールド・メッシュの前記第1の領域内の前記第2の信号ラインと前記第3信号ラインの間の位置で基準電圧ラインに置き換わる、
機械可読媒体。 - 集積回路(IC)の第1の層内に配置された少なくとも第1の部分と前記第1の層および第2の層内に配置された少なくとも第2の部分とを備えるシールド・メッシュであって、第1の単一層シールド・メッシュと前記第1の単一層シールド・メッシュに結合されている第1の二重層シールド・メッシュとを有するシールド・メッシュと、
前記第1の単一層シールド・メッシュに隣接する前記ICの前記シールド・メッシュの第1の領域内に配置された第1の未シールド部分を第2の信号ラインと第3の信号ラインの間に備え、前記第1の単一層シールド・メッシュ内に配置された第1のシールド済み部分を備え、前記第1の二重層シールド・メッシュ内に配置された第2のシールド済み部分を備える少なくとも第1の信号ラインと
を備え、
信号整合性問題を引き起こさない前記第1の未シールド部分は前記シールド・メッシュの前記第1の領域内の前記第2の信号ラインと前記第3の信号ラインの間の位置で基準電圧ラインに置き換わる
集積回路(IC)デバイス。 - 少なくとも1つの追加ブロックを備えるICの設計の表現に少なくとも1つの一体のシールド層を有するロジック回路のあらかじめ設計されているIP(知的所有権)ブロックの表現を組み込むステップと、そして
前記少なくとも1つの追加ブロックから前記少なくとも1つの一体のシールド層を通して少なくとも1本の信号ラインを配線するステップと
をさらに含む、
請求項2に記載の集積回路(IC)を設計する方法。 - 一体のシールド層を有する、前記IC内のロジック回路のあらかじめ設計されているIP(知的所有権)ブロックと、そして
前記一体のシールド層を通して配線される、ロジック回路の追加ブロックからの少なくとも1本の信号ラインと
をさらに備える請求項1に記載の集積回路(IC)デバイス。 - 各々が前記シールド・メッシュ内の2つ以上の線を結合するノード間の前記第1および第2の複数の接続線のセグメントの平均長さが、前記第1の複数の信号ラインの平均長さよりも小さいことを特徴とする請求項1に記載の集積回路(IC)デバイス。
- 前記第1の複数の接続線と前記第2の複数の接続線は前記基板内の2つの層内にあり、
第1の複数のビアは前記第1の複数の接続線を接続し、
第2の複数のビアは前記第2の複数の接続線を接続し、そして
前記第1および第2の複数のビアは前記第1および第2の複数の接続線を前記第1の複数の信号ラインの平均長さよりも短いセグメントに分割することを特徴とする請求項1に記載の集積回路(IC)デバイス。 - 前記第1の基準電圧は電源であり、そして前記第2の基準電圧は接地であることを特徴とする請求項1に記載の集積回路(IC)デバイス。
- 前記基板内に配置された第2の複数の信号ラインをさらに備え、前記第2の複数の信号ラインの各々は前記第1の複数の接続線の2つの間で隣接する信号ラインからシールドされていることを請求項1に記載の特徴とする集積回路(IC)デバイス。
- 前記第1の複数の接続線の第1の線は前記第1および第2の複数の接続線の1つよりも幅広であることを特徴とする請求項1に記載の集積回路(IC)デバイス。
- 前記集積回路(IC)デバイスの第1の層上に前記第1の基準電圧のための第1の線をさらに備え、
前記第1の複数の接続線は第2の線を備え、
前記第2の複数の接続線は第3の線を備え、
前記第2および第3の線は前記集積回路(IC)デバイスの前記第1の層上にあり、
前記第1の線は前記第2の線と前記第3の線との間にあり、そして
前記第2および第3の線は前記第1の線に隣接している
ことを特徴とする請求項1に記載の集積回路(IC)デバイス。 - 前記集積回路(IC)デバイスの第1の層上に前記第1の基準電圧のための第1の線をさらに備え、
前記第1の複数の接続線は第2の線と第3の線を備え、
前記第2および第3の線は前記集積回路(IC)デバイスの前記第1の層上にあり、
前記第1の線は前記第2の線と前記第3の線との間にあり、そして
前記第2および第3の線は前記第1の線に隣接している
ことを特徴とする請求項1に記載の集積回路(IC)デバイス。 - 前記第1の信号ラインは、また、第2の単一層シールド・メッシュ内に配置されている第3のシールド部分と、前記集積回路(IC)デバイスの第2の領域内に配置され、前記第2の単一層シールド・メッシュに隣接している第2のシールドされていない部分とを備えることを特徴とする請求項4に記載の方法。
- 前記第1の信号ラインの前記表現を作成する前記ステップは、
前記第1のシールドされていない部分を前記第1の単一層シールド・メッシュに配線するステップと、
前記第1のシールド部分を前記第1の単一層シールド・メッシュ内に配線するステップと、そして
前記第2のシールド部分を前記第1の二重層シールド・メッシュ内に配線するステップと
を備えることを特徴とする請求項4に記載の方法。 - 前記第1の単一層シールド・メッシュと前記第1の二重層シールド・メッシュはそれぞれ、
第1の基準電圧を提供するように設計された第1の複数の基準電圧ラインと、そして
第2の基準電圧を提供するように設計された第2の複数の基準電圧ラインと
を備えることを特徴とする請求項4に記載の方法。 - 前記ロジック回路のあらかじめ設計されたブロックはICの設計に責任のある第2のICオーナーが利用できない複数の設計情報を有し、そして前記ロジック回路のあらかじめ設計されたブロックは前記複数の設計情報へのアクセスを制御する第1のICオーナーにより設計されることを特徴とする請求項7に記載の方法。
- 前記ロジック回路のあらかじめ設計されたブロックは半導体製造プロセス用に設計されレイアウトされることを特徴とする請求項7に記載の方法。
- 前記少なくとも1つの一体のシールド層は前記第1の基準電圧を提供するように設計されている第1の複数のラインと、
前記第2の基準電圧を提供するように設計されている第2の複数のラインと
を備え、
前記第1および第2の複数のラインは交互に配列され、かつそれらの長さの少なくとも一部分が平行である
ことを特徴とする請求項7に記載の方法。 - 前記デジタル処理システムにより実行されたとき前記集積回路(IC)デバイスを設計する前記方法を前記システムにさらに実行させる実行可能コンピュータ・プログラム命令を格納する機械可読媒体であって、
前記方法は、
少なくとも1つの付加ブロックを有するIC設計の表現において少なくとも1つの一体のシールド層を有するロジック回路のあらかじめ設計されたブロックの表現を組み込むステップと、
前記少なくとも1つの一体のシールド層を介して前記少なくとも1つの付加ブロックから少なくとも1つの信号ラインを配線するステップと
をさらに含む
請求項3に記載の機械可読媒体。
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