JP2011100989A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2011100989A
JP2011100989A JP2010225893A JP2010225893A JP2011100989A JP 2011100989 A JP2011100989 A JP 2011100989A JP 2010225893 A JP2010225893 A JP 2010225893A JP 2010225893 A JP2010225893 A JP 2010225893A JP 2011100989 A JP2011100989 A JP 2011100989A
Authority
JP
Japan
Prior art keywords
conductor pattern
semiconductor device
signal line
wiring layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010225893A
Other languages
English (en)
Inventor
Masayuki Furumiya
正之 冨留宮
Akira Tanabe
昭 田辺
Yasutaka Nakashiba
康隆 中柴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2010225893A priority Critical patent/JP2011100989A/ja
Publication of JP2011100989A publication Critical patent/JP2011100989A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5225—Shielding layers formed together with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体装置の伝送線路の信号伝達効率を高くする
【解決手段】本発明は、多層配線４００内に形成され、信号線３４２下にあり、トランジスタ領域上に形成された第１導体パターン３１２を有する、半導体装置に関する。第１導体パターン３１２はグラウンドまたは電源に接続し、トランジスタ領域と重なる。また、信号線３４２は第１導体パターン３１２と重なっている。第１導体パターン３１２は複数のトランジスタ形成領域と重なっていてもよい。第１導体パターン３１２の下にトランジスタ形成領域を複数有していていもよい。
【選択図】図１Ｂ

Description

本発明は、多層配線層を用いて構成された伝送線路を有する半導体装置に関する。
近年、半導体装置の処理速度の高速化に伴い、半導体装置の内部を流れる信号の周波数も高くなってきている。高い周波数で信号を伝送するときには伝送線路を用いる必要がある。
特許文献１は、半導体装置のバックエンド工程で伝送線路を形成する方法を開示している。この文献において伝送線路のシールドグラウンドは、信号線より一層下の配線層に形成されている。
特許文献２には、半導体装置ではなく配線用の部品として、シリコン基板及びその上の多層配線層を用いて伝送線路を構成することが記載されている。この部品には電子素子が形成されていない。この文献において伝送線路のシールドグラウンドは、シリコン基板により形成されている。
特許文献３には、CMOSプロセスでグラウンドプレーンおよび伝送線路を形成することが開示されている。また、CMOSプロセスによりディジタルICを作成し、RF ICのための整合回路を独立して形成し、これらを同一チップ上に集積化することが開示されている。
特表２００７−５３５８２５号公報 特開２００８−１４１４７４号公報 特開２０００−２６９４２９号公報
これらの技術に対して本願発明者は以下の課題があることに気がついた。CMOSプロセスによるトランジスタと伝送線路を同一チップに形成し、トランジスタと伝送線路を配線で接続させる際に、この配線の抵抗がプロセスの微細化に伴って大きくなり、伝送線路の損失を増大させる。このため、単にトランジスタなどの素子間を結ぶ伝送線路の損失を小さくしても特性が劣化することが分かった。
本発明によれば、基板と、
前記基板のトランジスタ形成領域に形成されたトランジスタと、
前記トランジスタ上に形成された多層配線層と、
前記多層配線層の前記トランジスタ形成領域と重なる領域に形成されており、グラウンドまたは電源に接続する第１導体パターンと、
前記多層配線層上に形成された絶縁層と、
前記絶縁層上の前記第１導体パターンと重なる領域に形成され、伝送線路の一部となる信号線と
を備えた半導体装置が提供される。
本発明において、信号線とトランジスタの形成領域が重なっている場合には、さらに、トランジスタなどの素子と信号線の間の距離が短くなり、伝送線路の損失を小さくすることができる。このため、半導体装置の伝送線路の信号伝達効率を高くすることができる。
本発明によれば、半導体装置の伝送線路の信号伝達効率を高くすることができる。
第１の実施形態に係る半導体装置の構成を示す上面図である。 図１ＡのＡ−Ａ'切断面での断面図である。 トランジスタ形成領域の詳細を示す断面図である。 図１の変形例を示す図である。 第２の実施形態にかかる半導体装置の構成を示す断面図である。 第３の実施形態にかかる半導体装置の構成を示す断面図である。 第４の実施形態にかかる半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 （ａ）は上側の第１導体パターンの構成を示す平面図であり、（ｂ）は下側の第１導体パターンの構成を示す平面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。 第８の実施形態に係る半導体装置の構成を示す断面図である。 第９の実施形態に係る半導体装置の構成を示す断面図である。 第１０の実施形態に係る半導体装置の構成を示す上面図である。 図１２Ａの領域Ｃを拡大した図である。 図１２ＢのＢ−Ｂ´切断面での断面図である。 図１２Ａの等価回路図である。 第１１の実施形態に係る半導体装置の構成を示す断面図である。 第１２の実施形態に係る半導体装置の構成を示す断面図である。 第１３の実施形態に係る半導体装置の構成を示す断面図である。 第１４の実施形態に係る半導体装置の構成を示す断面図である。 第１０の実施形態の応用例を示す図である。 第１０の実施形態の応用例を示す図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１Ａはこの半導体装置の上面図であり、図１ＡのＡ−Ａ'切断面での断面図を図１Ｂに示す。なお、トランジスタ形成領域の詳細を図１Ｃに示す。この半導体装置は、基板１００、第１トランジスタ１２１、第２トランジスタ１４１、多層配線層４００、第１導体パターン３１２、及び信号線３４２を備えている。第１導体パターン３１２は多層配線層４００の第ｎ層（ｎ≧１）に形成されており、グラウンドまたは電源、例えばグラウンドに接続している。信号線３４２は多層配線層４００の第（ｎ＋２）層、またはこれより上の配線層に形成されており、平面視において第１導体パターン３１２と重なる領域に設けられている。そして信号を伝送する信号線３４２及び信号線から絶縁されてシールドとなる第１導体パターン３１２により、伝送線路３００の少なくとも一部が形成されている。伝送線路３００は、半導体装置内の電子素子間を接続するために用いられている。なお、信号線３４２の幅は例えば５μｍであり、トランジスタのゲート長は例えば0.1μm以下である。従って図１Ｂのトランジスタ形成領域１１０に実際には図１Cの構成を含むかなりのトランジスタが形成されている。多層配線層４００の中のトランジスタの形成された層上に近接した配線層の形成される領域を領域４１０とした。
本図に示す例では、ｎ＝１であり、第１導体パターン３１２は１層目の配線層に形成されているが、第１導体パターン３１２と基板１００の間には層間絶縁膜が位置している。信号線３４２は最上層の配線層（本図に示す例では４層目）に形成されている。第１導体パターン３１２は、グラウンドシールドとして機能する。
多層配線層４００は、少なくとも一部が銅配線でありダマシン法により形成されている。ただし多層配線層４００は、少なくとも一部、例えば上層がＡｌ配線であってもよい。
本図に示す例において伝送線路３００は、２つの第２導体パターン３４４を備えている。第２導体パターン３４４は、多層配線層の第ｎ層より上の配線層、例えば信号線３４２と同一層に形成されており、平面視において信号線３４２と平行に延伸していて信号線３４２を挟んでいる。第２導体パターン３４４は、グラウンドまたは電源のうち第１導体パターン３１２と同一のもの、例えばグラウンドに電気的に接続している。そして信号線３４２から第１導体パターン３１２までの高さｈは、信号線から第２導体パターン３４４までの間隔ｗより広い。
また伝送線路３００は、さらに第２導体パターン３３２，３２２を備えている。第２導体パターン３３２は３層目の配線層に形成されており、第２導体パターン３２２は２層目の配線層に形成されている。第２導体パターン３３２，３２２は、平面視において信号線３４２と平行に延伸していて信号線３４２を挟んでいる。特に本実施形態では、第２導体パターン３４４，３３２，３２２は、平面視で互いに重なっている。第２導体パターン３３２，３２２は、グラウンドまたは電源のうち第１導体パターン３１２と同一のもの、例えばグラウンドに電気的に接続している。また第１導体パターン３１２は、平面視において信号線３４２及び第２導体パターン３４４が形成されている領域のほぼ全域にシート状に形成されている。
このように第２導体パターン３４４，３３２，３２２は、多層配線層４００の第（ｎ＋１）層から信号線３４２が形成されている配線層までの各配線層に形成されている。そして第２導体パターン３４４，３３２，３２２は、多層配線層４００に形成された第１ビア３４０，３３０，３２０を介して第１導体パターン３１２に接続している。このような構成において第２導体パターン３４４，３３２，３２２及び第１ビア３４０，３３０，３２０は、第１導体パターン３１２とともに信号線３４２を囲んでおり、グラウンドシールドとして機能する。なお第１ビア３４０，３３０，３２０は、平面視において点状ではなく、第２導体パターン３４４，３３２，３２２と同一方向に延伸する配線状に形成されても良い。
なお多層配線層４００において、配線層と配線層の間に位置している絶縁膜である層間絶縁膜の厚さは、例えば０．１μｍ以上１０μｍ以下であり、配線層を形成している絶縁膜である配線層絶縁膜の厚さは例えば０．１μｍ以上１０μｍ以下である。また配線層絶縁膜及び層間絶縁膜の少なくとも一方の少なくとも一部は、酸化シリコンより誘電率が低い（例えば比誘電率が２．７以下）低誘電率絶縁膜により形成されても良い。
基板１００は例えばシリコン基板である。そして第１トランジスタ１２１及び第２トランジスタ１４１は、ロジック回路の一部であり、ＣＭＯＳトランジスタを構成している。第１トランジスタ１２１及び第２トランジスタ１４１はトランジスタ形成領域１１０に含まれる。詳細には、第１トランジスタ１２１は第１導電型であり、第２導電型のウェル１２０に形成されている。第１トランジスタ１２１は、ソース及びドレインとなる２つの第１導電型の不純物領域１２４及びゲート電極１２６を有している。第２トランジスタ１４１は第２導電型であり、第１導電型のウェル１４０に形成されている。第２トランジスタ１４１は、ソース及びドレインとなる２つの第２導電型の不純物領域１４４及びゲート電極１４６を有している。ゲート電極１２６，１４６それぞれの下にはゲート絶縁膜（図示せず）が位置している。これら２つのゲート絶縁膜は、厚さが略等しい。
ウェル１２０には第２導電型の不純物領域１２２が形成されており、ウェル１４０には第１導電型の不純物領域１４２が形成されている。不純物領域１２２には第１導電型の第１トランジスタ１２１の基準電位を与える配線が接続されており、不純物領域１４２には第２導電型の第２トランジスタ１４１の基準電位を与える配線が接続されている。
図２は、図１の変形例を示す図である。この図に示す半導体装置は、第１導体パターン３１２が下から２層目の配線層に形成されている点を除いて、図１に示した半導体装置と同様の構成である。図２は伝送線路３００よりも理解しやすいように半導体デバイスを大きく示している。この場合においても、第１導体パターン３１２から信号線３４２までの高さｈは、信号線３４２から第２導体パターン３４４までの間隔ｗより広い。このように第１導体パターン３１２を設ける配線層は、伝送線路３００のインピーダンスの設計値にあわせて適宜変更することができる。
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、信号線３４２と第１導体パターン３１２は、マイクロストリップ線路を構成している。信号線３４２と第１導体パターン３１２の間には、少なくとも一層（図１に示す例では２層）の配線層が位置している。このため、第１導体パターン３１２から信号線３４２までの高さを確保して（例えばｈ＞ｗ）、信号線３４２と第１導体パターン３１２の間に生じる容量を小さくすることができる。従って、伝送線路３００のインピーダンスを高くすることができる。このため、半導体装置の微細化が進んでも、伝送線路３００のインピーダンスが所望の値（例えば５０Ωまたは７５Ω）となるように伝送線路３００を設計することができる。
また伝送線路３００のグラウンドシールドを、基板１００ではなく第１導体パターン３１２で形成している。このため、リターンパスとしての第１導体パターン３１２から高周波信号がもれることが抑制される。
従って、伝送線路３００の信号伝達効率を高くすることができる。
特に本実施形態では、平面視で第１導体パターン３１２をはさむように第２導体パターン３４４を設けている。第２導体パターン３４４を設けることにより、伝送線路３００はコプレナ線路としても機能するため、伝送線路３００の信号伝達効率がさらに高くなる。この効果は、第２導体パターン３４４が信号線３４２と同一層に形成されているときに特に大きくなる。
また第１ビア３４０，３３０，３２０を介して第２導体パターン３４４が第１導体パターン３１２と接続しているため、これらの間の電気的な接続が最短になる。従って、信号の周波数が高い場合でも、第１導体パターン３１２と第２導体パターン３４４をひとつのグラウンドシールドとして機能させることができる。
また本実施形態において第２導体パターン３４４，３３２，３２２は、多層配線層４００の第（ｎ＋１）層から信号線３４２が形成されている配線層までの各配線層に形成されている。このため、伝送線路３００において高周波信号がもれることがさらに抑制され、伝送線路３００の信号伝達効率がさらに高くなる。
ここで、伝送線路は、信号を効率よく伝送するために、予め決められたインピーダンス（例えば５０Ω）となるように設計することが好ましい。しかし特許文献１に記載の技術では、伝送線路のシールドグラウンドとなる導体パターンは信号線より一層下の配線層に形成されている。近年は半導体装置の微細化が進んでいるため、配線の抵抗が高くなっており、また配線層間が薄くなっている。このため近年の半導体装置では、信号線とシールドグラウンドの間隔が狭くなってきており、これらの間に生じる容量が大きくなっていた。このため、インピーダンスが予め決められた値になるように伝送線路を設計することは難しかった。従って、信号の伝達効率が高い伝送線路を作製することは難しかった。
なお特許文献２に記載の技術では、伝送線路のシールドグラウンドはシリコン基板により形成されているため、リターンパスとしてのシールドグラウンドから高周波信号がもれる可能性が出てくる。このため、特許文献２に記載の技術を半導体装置に適用すると、信号の伝達効率が低くなってしまう。
これに対して本実施形態によれば、第１導体パターン３１２は伝送線路３００のシールドとなる。そして第１導体パターン３１２が形成されている配線層と、伝送線路３００が形成されている配線層の間には、少なくとも一層の配線層が位置している。このため、伝送線路３００を第１導体パターン３１２から離すことができ、この結果、伝送線路３００とシールドの間に生じる容量を小さくすることができる。従って、インピーダンスが予め決められた値になるように伝送線路３００を設計することが容易にできる。また、第１導体パターン３１２は配線層に形成されているため、第１導体パターン３１２が基板１００に接している場合と比較して、リターンパスとしての第１導体パターン３１２から高周波信号がもれることが抑制される。従って、伝送線路３００の信号伝達効率を高くすることができる。
図３は、第２の実施形態にかかる半導体装置の構成を示す断面図である。図３は伝送線路３００よりも理解しやすいように半導体デバイスを大きく示している。この半導体装置は、以下の点を除いて第１の実施形態に示した半導体装置と同様の構成である。
まず第２導体パターン３４４，３３２，３２２の幅は、信号線３４２の幅より広い。そして第１ビア３４０，３３０，３２０は、第２導体パターン３４４，３３２，３２２の幅方向でみたときに複数形成されている。本図に示す例では第１ビア３４０，３３０，３２０は、第２導体パターン３４４，３３２，３２２の幅方向でみたときに２本ずつ形成されているが、３本以上形成されていても良い。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第２導体パターン３４４，３３２，３２２の幅は、信号線３４２の幅より広いため、第２導体パターン３４４，３３２，３２２によるシールド効果を高くすることができる。また、第１ビア３４０，３３０，３２０を、第２導体パターン３４４，３３２，３２２の幅方向でみたときに複数形成しているため、第１導体パターン３１２と第２導体パターン３４４，３３２，３２２の間の抵抗を低くすることができる。このため、伝送線路３００の信号伝達効率がさらに高くなる。
なお第１の実施形態において、本実施形態と同様に、第２導体パターン３４４，３３２，３２２の幅を信号線３４２の幅より広くしてもよい。
図４は、第３の実施形態にかかる半導体装置の構成を示す断面図である。この半導体装置は、平面視においてトランジスタ形成領域１１０が伝送線路３００の形成されている領域と重なっている点を除いて、図２に示した半導体装置と同様の構成である。なお、本構成の上面図は、例えば図１２Bのようになる。
すなわち本実施形態では、伝送線路３００の下方にトランジスタ形成領域１１０が伝送線路３００の形成されている領域と重なっている。このため、伝送線路３００とトランジスタ形成領域１１０とを別々の領域に形成する場合と比較して、これらのトランジスタと伝送線路を結ぶ配線を短くすることができる。このため、伝送線路の損失を小さくすることができ半導体装置の伝送線路の信号伝達効率を高くすることができる。また、半導体装置を小型化することができる。また信号線３４２とトランジスタ形成領域１１０の間には第１導体パターン３１２が形成されているため、信号線３４２を伝播する信号がトランジスタ形成領域１１０の動作に影響を与えることを抑制できる。この効果は、本図に示す例のように信号線３４２を第１導体パターン３１２、第２導体パターン３３２，３４４、及び第１ビア３３０，３４０によって囲むと、特に顕著になる。
図５は、第４の実施形態にかかる半導体装置の構成を示す断面図である。図５は伝送線路３００よりも理解しやすいように半導体デバイスを大きく示している。この半導体装置は、以下の点を除いて第１の実施形態と同様の構成である。
まずこの半導体装置は第１ビア３４０，３３０，３２０を有していない。そして第２導体パターン３４４，３３２，３２２は、グラウンドまたは電源のうち第１導体パターン３１２と同一のものと接続していても良いし、異なるものと接続していても良い。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第２導体パターン３４４，３３２，３２２は、グラウンドまたは電源のうち第１導体パターン３１２とは異なるものと接続していてもよいため、配線の引き回しの自由度が向上する。
図６は、第５の実施形態に係る半導体装置の構成を示す断面図である。図６は伝送線路３００よりも理解しやすいように半導体デバイスを大きく示している。この半導体装置は、以下の点を除いて第１の実施形態にかかる半導体装置と同様の構成である。
まず、信号線３４２の代わりに信号線５２２が設けられている。信号線５２２は、多層配線層４００の上に位置する２層構造の有機樹脂層５００の下層５１０の上に設けられている。有機樹脂層５００は例えばポリイミド樹脂層であり、下層５１０の上に上層５２０を積層した構成を有している。また下層５１０の上には、２本の第２導体パターン５２４が設けられている。第２導体パターン５２４は、平面視において信号線５２２と平行に延伸していて信号線５２２を挟んでいる。第２導体パターン５２４の幅は、信号線５２２の幅より広い。
また多層配線層４００の最上層の絶縁層は保護絶縁膜４４０である。保護絶縁膜４４０には、第２導体パターン３４４の少なくとも一部上に位置する開口が設けられている。そして有機樹脂層５００の下層５１０には第１ビア５１４が設けられている。第１ビア５１４は、保護絶縁膜４４０に設けられた開口上に位置しており、この開口を介して第２導体パターン３４４，５２４を相互に接続している。
なお上層５２０には、再配線５２６も設けられている。再配線５２６は、ビア５１６を介して多層配線層の最上層に位置する配線に接続している。
再配線５２６、信号線５２２、第２導体パターン５２４、第１ビア５１４、及びビア５１６は、以下のように同一工程で形成される。まずポリイミド樹脂層５１０の下層５１０を形成する。次いで、下層５１０を露光及び現像する。これにより、第１ビア５１４及びビア５１６となる孔が形成される。次いで、下層５１０の上面、並びに第１ビア５１４及びビア５１６の底面及び側壁に、めっきシード層（例えばＣｕ層：図示せず）を形成する。次いで、めっきシード層上にレジスト層（図示せず）を形成する。次いでこのレジスト層を露光及び現像する。これによりレジスト層には、信号線５２２、第２導体パターン５２４、及び再配線５２６となる溝が形成される。次いで、めっきシード層をシードとしためっきを行い、下層５１０の孔及びレジスト層の溝内に、金属層（例えばＣｕ層）を成長させる。これにより、再配線５２６、信号線５２２、第２導体パターン５２４、第１ビア５１４、及びビア５１６が形成される。その後、レジスト層を除去し、さらに有機樹脂層５００の上層５２０を形成する。
本実施形態においても第１の実施形態と同様の効果を得ることができる。また信号線５２２から第１導体パターン３１２までの間には、多層配線層４００及び有機樹脂層５００が位置している。このため、信号線５２２から第１導体パターン３１２までの高さｈは、第１の実施形態より広くなる。従って、伝送線路３００のインピーダンスをさらに高くすることができるため、伝送線路３００のインピーダンスが所望の値（例えば５０Ω）となるように伝送線路３００を設計しやすくなる。この効果は、半導体装置の微細化が進んだときに特に顕著になる。また第２導体パターン５２４の幅が信号線５２２の幅より広いため、第２導体パターン５２４によるシールド効果を高くすることができる。
図７は、第６の実施形態に係る半導体装置の構成を示す断面図である。図７は伝送線路３００よりも理解しやすいように半導体デバイスを大きく示している。この半導体装置は、以下の点を除いて第１の実施形態と同様の構成である。
まず第１ビア３２０が設けられている層間絶縁膜と第１導体パターン３１２が設けられている配線層の間に、配線層及び層間絶縁膜が１層ずつ追加されている。そして追加された配線層には、第２の第１導体パターン３５２が設けられており、追加された層間絶縁膜には、第２ビア３５０が設けられている。すなわち本実施形態では、複数の第１導体パターン３１２，３５２が、互いに異なる配線層、例えば上下に隣り合う層に平面視で互いに重なるように形成されている。そして複数の第１導体パターン３１２，３５２は、第２ビア３５０を介して互いに接続している。第２ビア３５０は複数設けられている。本実施形態において信号線３４２から第１導体パターン３５２までの高さｈは、信号線から第２導体パターン３４４までの間隔ｗより広い。
図８（ａ）は、第１導体パターン３５２の構成を示す平面図であり、図８（ｂ）は第１導体パターン３１２の構成を示す平面図である。これらの図に示すように、第１導体パターン３１２，３５２はメッシュ状に形成されており、かつ平面視で互いに部分的に重なっている。特に本図に示す例では、平面視において第１導体パターン３５２は、第１導体パターン３１２の隙間を埋めるようにメッシュが形成されている。そして平面視において第２ビア３５０は、第１導体パターン３１２，３５２が互いに重なっている部分に配置されている。
詳細には、第１導体パターン３５２，３１２は、マトリクス状に配置された略正方形の開口を有しており、この開口が設けられることによりメッシュ状になっている。そして第１導体パターン３５２に設けられている開口は、第１導体パターン３１２に設けられている開口と互い違いになっている。このため、第１導体パターン３５２，３１２を重ねた場合、平面視において第１導体パターン３５２，３１２には隙間がない。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。
なお本実施形態において、第１導体パターン３１２，３５２はメッシュ状ではなくシート状であっても良い。
図９は、第７の実施形態に係る半導体装置の構成を示す断面図である。図９は伝送線路３００よりも理解しやすいように半導体デバイスを大きく示している。この半導体装置は、信号線５２２と同一層に第２導体パターン５２４が設けられておらず、かつ第２導体パターン５２４と第２導体パターン３４４とを接続していた第１ビア５１４が設けられていない点を除いて、第５の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても第５の実施形態と同様の効果を得ることができる。また信号線５２２と同一層に第２導体パターン５２４が設けられていないため、信号線５２２と同一層における配線の引き回しの自由度が向上する。
図１０は、第８の実施形態に係る半導体装置の構成を示す断面図である。図１０は伝送線路３００よりも理解しやすいように半導体デバイスを大きく示している。この半導体装置は、第２導体パターン３４２，３３２，３２２及び第１ビア３４０，３３０，３２０を備えていない点を除いて、第１の実施形態に係る半導体装置と同様の構成である。すなわち本実施形態において伝送線路３００は、マイクロストリップラインとなっている。
本実施形態によっても、第１導体パターン３１２から信号線３４２までの高さを確保して、伝送線路３００のインピーダンスを高くすることができる。従って、半導体装置の微細化が進んでも、伝送線路３００のインピーダンスが所望の値となるように伝送線路３００を設計することができる。
また伝送線路３００のグラウンドシールドを、基板１００ではなく第１導体パターン３１２で形成している。このため、リターンパスとしての第１導体パターン３１２から高周波信号がもれることが抑制される。
図１１は、第９の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、平面視においてトランジスタ形成領域１１０が伝送線路３００の形成されている領域と重なっている点を除いて、図６に示した半導体装置と同様の構成である。なお、本構成の上面図は、例えば図１２Ｂのようになる。
本実施形態によっても第６の実施形態と同様の効果を得ることができる。また、伝送線路３００の下方にトランジスタ形成領域１１０が設けられている。このため、伝送線路３００とトランジスタ形成領域１１０とを別々の領域に形成する場合と比較して、これらのトランジスタと伝送線路を結ぶ配線を短くすることができる。このため、伝送線路の損失を小さくすることができ半導体装置の伝送線路の信号伝達効率を高くすることができる。また、半導体装置を小型化することができる。信号線５２２とトランジスタ形成領域１１０の間には第１導体パターン３１２が形成されているため、信号線５２２を伝播する信号がトランジスタ形成領域１１０の動作に影響を与えることを抑制できる。この効果は、本図に示す例のように信号線５２２を第１導体パターン３１２、第２導体パターン５２４，３４４，３３２、及び第１ビア５１４，３４０，３３０によって囲むと、特に顕著になる。
図１２Ａ、１２Ｂ、１２Ｃおよび１２Ｄは、第１０の実施形態に係る半導体装置を示す図である。図１２Ａは半導体装置全体を示す。図１２Ａの領域Ｃを拡大した図面が図１２Ｂである。図１２ＢをＢ−Ｂ'で切断した断面図が図１２Ｃとなる。なお、図１２Ｄは図１２Ａの装置の等価回路図である。
本実施形態にかかる半導体装置２０は第１のトランジスタ形成領域１１０と第２のトランジスタ形成領域１６０を有し、第１のトランジスタ形成領域１１０と第２のトランジスタ形成領域１６０上に多層配線層４００を有する。第１のトランジスタ形成領域１１０と第２のトランジスタ形成領域１６０と重なる領域上には第１導体パターン３１２を有し、第１導体パターン上に形成された絶縁層上の第１導体パターン３１２と重なる領域に信号線５２２を有する。第１導体パターン３１２はグラウンドまたは電源、例えばグラウンドに接続している。信号線５２２はトランジスタ形成領域１１０にあるトランジスタまたは容量素子１８０と接続されてもよい。信号線５２２は必ずしもトランジスタ形成領域１１０と重なっている必要は無く、第１導体パターン３１２の形成されている領域内で信号線５２２と重なっていれば良い。一方、信号線５２２と接続されないトランジスタ形成領域１６０が第１導体パターン３１２の形成領域と重なる領域にあってもよい。第１および第２のトランジスタ形成領域（１１０、１６０）、第１導体パターン３１２、信号線５２２および容量素子１８０は、グラウンドへの配線層や、ダミーパターンなどを含む領域２５０内に形成され、配線やパッド２００を介して適宜外部へ接続される。
図１２Ｂは図１２Ａの領域Ｃの拡大図である。第２導体パターン５２４は（図１２Ａでは不図示）、信号線５２２を伝播する信号とトランジスタ形成領域１１０の干渉の有無を考慮して必要に応じて設けられる。第２導体パターン５２４が設けられる場合には第１導体パターン３１２は第２導体パターン５２４を覆う領域に形成される。第２導体パターン５２４が形成されない場合、第１導体パターン３１２は第２導体パターンが設けられる場合とほぼ同じ領域に形成される。信号線５２２の幅は、例えば２〜１０μm程度であり、第２導体パターン５２４の幅は、例えば２〜２０μm程度である。また、信号線５２２から第２導体パターン５２４までの最短距離をｗ、信号線５２２から第１導体パターン３１２までの高さをｈとすると、ｗは、５〜１０μｍ程度であり、ｈは、４〜６μｍ程度である。第２導体パターン５２４の幅はレイアウトに応じて一定とは限らず、間隔ｗは信号線５２２との最短距離である。
本実施形態において信号線５２２には、信号線５２２−１と信号線５２２−２が含まれる。これら信号線５２２−１と信号線５２２−２は互いに分離している。信号線５２２−１はトランジスタ形成領域１１０のゲート電極と接続されており、信号線５２２−２はトランジスタ形成領域１１０のドレイン電極と接続される。信号線５２２−１、５２２−１はトランジスタ形成領域１１０と重なっていても重なっていなくても良い。
図１２Ｃは図１２ＢをＢ−Ｂ'で切断した断面図である。ここで、多層配線層の中の、配線層の中の最下層に位置する配線形成領域を領域４２０とした。多層配線層はこの領域を含むさらに広い領域４００に形成されている。トランジスタ形成領域１１０は第１導体パターン３１２と重なる領域に形成される。トランジスタ形成領域１１０および配線形成領域４２０は第２導体パターン５２４の間の領域に形成されても良い。なお、信号線５２２の幅は例えば５μｍであり、トランジスタのゲート長は0.1μｍ以下である。従って図１２Ｂのトランジスタ形成領域１１０には、実際には図１２Ｃに示されるよりも多くのトランジスタが形成されている。
この半導体装置は、上記した事項以外に、以下の点を除いて第９の実施形態に係る半導体装置と同様の構成である。
まず第１導体パターン３１２は、多層配線層４００の最上層の配線層に形成されており、直接第１ビア５１４に接続されている。そして第２導体パターン３４４，３３２，３２２及び第１ビア３４０，３３０は形成されていない。このような構成において伝送線路３００は、信号線５２２、第１導体パターン３１２、第２導体パターン５２４、及び第１ビア５１４により形成されている。
本実施形態においても、第１導体パターン３１２と信号線５２２の間には有機樹脂層５００が位置しているため、第１導体パターン３１２と信号線５２２の距離を離すことができる。このため、第９の実施形態と同様の効果を得ることができる。
ここで、本実施形態の応用例を図１７および図１８により説明する。
図１７は図１２Ｄの装置を３段構成とすることにより、３段ＲＦアンプを構成した例である。
図１８は図１２Ｄや図１７に示されるRFアンプ６１０を複数、チップ１０に有していることを示す図である。ここで、RFアンプ６１０を構成するのはトランジスタ形成領域１１０に形成された信号線５２２に接続されるトランジスタである。一方、チップ１０には高周波を扱わないベースバンドアンプ(ＢＢ ＡＭＰ)６３０をさらに含む。ベースバンドアンプ６３０はトランジスタ形成領域１６０に形成されたトランジスタにより構成されるアンプであり、信号線５２２に接続されていない。この応用例ではベースバンドアンプ６３０を信号線下に配置することにより、チップ１０のサイズ縮小を可能とする。
図１３は、第１１の実施形態に係る半導体装置の構成を示す断面図である。図１３は伝送線路３００よりも理解しやすいように半導体デバイスを大きく示している。この半導体装置は、以下の点を除いて第６の実施形態に係る半導体装置と同様の構成である。
まず第１導体パターン３１２は、多層配線層４００の最上層の配線層に形成されており、直接第１ビア５１４に接続されている。そして第２導体パターン３４４，３３２，３２２及び第１ビア３４０，３３０は形成されていない。このような構成において伝送線路３００は、信号線５２２、第１導体パターン３１４、第２導体パターン５２４、及び第１ビア５１４により形成されている。
本実施形態においても、第１導体パターン３１２と信号線５２２の間には有機樹脂層５００が位置しているため、第１導体パターン３１２と信号線５２２の距離を離すことができる。このため、第６の実施形態と同様の効果を得ることができる。
図１４は、第１２の実施形態に係る半導体装置の構成を示す断面図である。図１４は伝送線路３００よりも理解しやすいように半導体デバイスを大きく示している。この半導体装置は、以下の点を除いて第６の実施形態に示した半導体装置と同様の構成である。
まず第２導体パターン３４４，３３２，３２２の幅は、信号線３４２の幅より広い。そして第１ビア３４０，３３０，３２０は、第２導体パターン３４４，３３２，３２２の幅方向でみたときに複数形成されている。本図に示す例では第１ビア３４０，３３０，３２０は、第２導体パターン３４４，３３２，３２２の幅方向でみたときに２本ずつ形成されているが、３本以上形成されていても良い。すなわち第２導体パターン３４４，３３２，３２２及び第１ビア３４０，３３０，３２０の構成は、図３に示した第２の実施形態に係る半導体装置と同様である。
本実施形態によっても第６の実施形態と同様の効果を得ることができる。また第２導体パターン３４４，３３２，３２２及び第１ビア３４０，３３０，３２０の構成が第２の実施形態に係る半導体装置と同様であるため、第２の実施形態と同様の効果も得ることができる。
図１５は、第１３の実施形態に係る半導体装置の構成を示す断面図である。図１５は伝送線路３００よりも理解しやすいように半導体デバイスを大きく示している。この半導体装置は、以下の点を除いて第６の実施形態と同様の構成である。
まず第１ビア３２０が設けられている層間絶縁膜と第１導体パターン３１２が設けられている配線層の間に、配線層及び層間絶縁膜が１層ずつ追加されている。そして追加された配線層には、第２の第１導体パターン３５２が設けられており、追加された層間絶縁膜には、第２ビア３５０が設けられている。第１導体パターン３５２,３１２及び第２ビア３５０の構成は、図７に示した第６の実施形態に係る半導体装置と同様の構成である。
本実施形態によっても第６の実施形態と同様の効果を得ることができる。また第１導体パターン３５２,３１２及び第２ビア３５０の構成が第６の実施形態に係る半導体装置と同様であるため、第６の実施形態と同様の効果も得ることができる。
図１６は、第１４の実施形態に係る半導体装置の構成を示す断面図である。図１６は伝送線路３００よりも理解しやすいように半導体デバイスを大きく示している。この半導体装置は、第２導体パターン５２４，３４２，３３２，３２２及び第１ビア５１４，３４０，３３０，３２０を備えていない点を除いて、第６の実施形態に係る半導体装置と同様の構成である。すなわち本実施形態において伝送線路３００は、第８の実施形態に係る半導体装置と同様に、マイクロストリップラインとなっている。
本実施形態によっても第８の実施形態と同様の効果をえることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
また上記した実施形態によれば、以下の発明が開示されている。
（付記１）
基板と、
前記基板に形成されたトランジスタと、
前記基板及び前記トランジスタ上に形成された３層以上の多層配線層と、
前記多層配線層の第ｎ層（ｎ≧１）に形成されており、グラウンドまたは電源に接続している第１導体パターンと、
前記多層配線層の第（ｎ＋２）層、またはこれより上の配線層に形成され、平面視において前記第１導体パターンと重なる領域に設けられている信号線とを備え、
前記信号線及び前記第１導体パターンにより伝送線路の少なくとも一部が形成されている半導体装置。
（付記２）
平面視において、前記トランジスタは前記第１導体パターンに重なっている付記１に記載の半導体装置。
（付記３）
前記多層配線層の上に形成された有機樹脂層を備え、
前記信号線は、前記有機樹脂層上に形成されている付記１又は２に記載の半導体装置。
（付記４）
前記多層配線層の前記第ｎ層より上の配線層に形成され、平面視において、前記信号線と平行に延伸していて前記信号線を挟んでいる２つの第２導体パターンを備え、
前記第２導体パターンは、前記グラウンドまたは前記電源に電気的に接続している付記１〜３のいずれか一つに記載の半導体装置。
（付記５）
前記第２導体パターンは、前記信号線と同一層に形成されている付記４に記載の半導体装置。
（付記６）
前記第１導体パターンから前記信号線までの高さは、前記信号線から前記第２導体パターンまでの間隔より広い付記５に記載の半導体装置。
（付記７）
前記第２導体パターンは、第（ｎ＋１）層から前記信号線が形成されている配線層までの各配線層に形成されている付記５に記載の半導体装置。
１０ チップ
２０ 半導体装置
１１０ トランジスタ形成領域
１２０ ウェル
１２１ 第１トランジスタ
１２２ 不純物領域
１２６ ゲート電極
１４０ ウェル
１４１ 第２トランジスタ
１４２ 不純物領域
１４６ ゲート電極
１６０ トランジスタ形成領域
１８０ 容量素子
２００ パッド
３００ 伝送線路
３１２ 第１導体パターン
３１４ 第１導体パターン
３２０ 第１ビア
３２２ 第２導体パターン
３３０ 第１ビア
３３２ 第２導体パターン
３４０ 第１ビア
３４２ 信号線
３４４ 第２導体パターン
３５０ 第２ビア
３５２ 第１導体パターン
４００ 多層配線層（領域）
４１０ 領域
４２０ 配線形成領域
４４０ 保護絶縁膜
５００ 有機樹脂層
５１０ 下層
５１４ 第１ビア
５１６ ビア
５２０ 上層
５２２ 信号線
５２４ 第２導体パターン
５２６ 再配線
６１０ RFアンプ
６３０ ベースバンドアンプ

Claims (15)

  1. 基板と、
    前記基板のトランジスタ形成領域に形成されたトランジスタと、
    前記トランジスタ上に形成された多層配線層と、
    前記多層配線層の前記トランジスタ形成領域と重なる領域に形成されており、グラウンドまたは電源に接続する第１導体パターンと、
    前記多層配線層上に形成された絶縁層と、
    前記絶縁層上の前記第１導体パターンと重なる領域に形成され、伝送線路の一部となる信号線と
    を備えた半導体装置。
  2. 前記信号線と前記トランジスタ形成領域が重なっている請求項１に記載の半導体装置。
  3. 前記第１導体パターンの下に前記トランジスタ形成領域を複数有する請求項１又は２に記載の半導体装置。
  4. 前記トランジスタ形成領域のうちの１つが前記信号線と重なっている請求項３に記載の半導体装置。
  5. 前記絶縁層が有機層であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記第１導体パターンより上層に形成され、平面視において、前記信号線と平行に延伸していて前記信号線を挟んでいる２つの第２導体パターンを備え、
    前記第２導体パターンは、前記グラウンドまたは前記電源に接続している請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記第２導体パターンは、前記絶縁層上に形成されている請求項６に記載の半導体装置。
  8. 前記第１導体パターンから前記信号線までの高さは、前記信号線から前記第２導体パターンまでの間隔より大きい請求項６に記載の半導体装置。
  9. 前記第１導体パターンは、前記多層配線層の上から２層目以下の配線層に形成されており、
    前記第２導体パターンは、前記第１導体パターンより上の各配線層及び前記絶縁層上に形成されている請求項６に記載の半導体装置。
  10. 前記第２導体パターンは、前記絶縁層に形成された第１ビアを介して前記第１導体パターンに接続している請求項６に記載の半導体装置。
  11. 前記第１ビアは、前記第２導体パターンの幅方向で見たときに複数形成されている請求項１０に記載の半導体装置。
  12. 前記第１導体パターンは、互いに異なる配線層に平面視で互いに重なるように複数形成されており、
    前記複数の第１導体パターンは、第２ビアを介して互いに接続している請求項１〜１１のいずれか一項に記載の半導体装置。
  13. 前記複数の第１導体パターンはメッシュ状に形成されており、かつ上下に位置する層の間では、平面視で互いに部分的に重なっており、
    平面視において前記第２ビアは、上下に位置する前記第１導体パターンが互いに重なっている部分に配置されている請求項１２に記載の半導体装置。
  14. 前記第１導体パターンは前記信号線と絶縁されている請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記第１導体パターンは少なくとも前記信号線と重なる領域で広くなっており、その垂直断面で前記信号線は前記第１導体パターンの幅以上となっている請求項１〜１４のいずれか一項に記載の半導体装置。
JP2010225893A 2009-10-09 2010-10-05 半導体装置 Pending JP2011100989A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010225893A JP2011100989A (ja) 2009-10-09 2010-10-05 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009235054 2009-10-09
JP2010225893A JP2011100989A (ja) 2009-10-09 2010-10-05 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2014224036A Division JP6000317B2 (ja) 2009-10-09 2014-11-04 半導体装置

Publications (1)

Publication Number Publication Date
JP2011100989A true JP2011100989A (ja) 2011-05-19

Family

ID=43854185

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2010225893A Pending JP2011100989A (ja) 2009-10-09 2010-10-05 半導体装置
JP2014224036A Expired - Fee Related JP6000317B2 (ja) 2009-10-09 2014-11-04 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2014224036A Expired - Fee Related JP6000317B2 (ja) 2009-10-09 2014-11-04 半導体装置

Country Status (2)

Country Link
US (3) US8358009B2 (ja)
JP (2) JP2011100989A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014060265A (ja) * 2012-09-18 2014-04-03 Win Semiconductors Corp 化合物半導体集積回路
JP2016046395A (ja) * 2014-08-22 2016-04-04 株式会社東芝 半導体スイッチ
JP2017092479A (ja) * 2013-01-25 2017-05-25 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． パッケージ、および、その伝送線の形成方法
JP7545503B2 (ja) 2023-02-08 2024-09-04 合肥晶合集成電路股▲ふん▼有限公司 半導体デバイス

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2414801B1 (en) * 2009-03-30 2021-05-26 QUALCOMM Incorporated Chip package with stacked processor and memory chips
JP2011100989A (ja) * 2009-10-09 2011-05-19 Renesas Electronics Corp 半導体装置
JP2012039073A (ja) * 2010-07-13 2012-02-23 Renesas Electronics Corp 半導体装置
US9087840B2 (en) * 2010-11-01 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Slot-shielded coplanar strip-line compatible with CMOS processes
US8310065B2 (en) * 2011-01-06 2012-11-13 United Microelectronics Corp. Semiconductor device and wafer structure
US9318785B2 (en) 2011-09-29 2016-04-19 Broadcom Corporation Apparatus for reconfiguring an integrated waveguide
US9570420B2 (en) 2011-09-29 2017-02-14 Broadcom Corporation Wireless communicating among vertically arranged integrated circuits (ICs) in a semiconductor package
US9075105B2 (en) 2011-09-29 2015-07-07 Broadcom Corporation Passive probing of various locations in a wireless enabled integrated circuit (IC)
US8670638B2 (en) 2011-09-29 2014-03-11 Broadcom Corporation Signal distribution and radiation in a wireless enabled integrated circuit (IC) using a leaky waveguide
US8508029B2 (en) * 2011-09-29 2013-08-13 Broadcom Corporation Semiconductor package including an integrated waveguide
FR2991108A1 (fr) * 2012-05-24 2013-11-29 St Microelectronics Sa Ligne coplanaire blindee
US8896094B2 (en) 2013-01-23 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for inductors and transformers in packages
US9449945B2 (en) 2013-03-08 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Filter and capacitor using redistribution layer and micro bump layer
US9368454B2 (en) 2013-10-10 2016-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with shielding layer in post-passivation interconnect structure
US10074576B2 (en) * 2014-02-28 2018-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
KR102542594B1 (ko) 2016-12-16 2023-06-14 삼성전자 주식회사 다층 인쇄 회로 기판 및 이를 포함하는 전자 장치
JP6865644B2 (ja) 2017-06-20 2021-04-28 ルネサスエレクトロニクス株式会社 半導体装置
JP6845118B2 (ja) * 2017-10-25 2021-03-17 株式会社Ｓｏｋｅｎ 高周波伝送線路
KR102185116B1 (ko) * 2017-12-19 2020-12-01 엘지디스플레이 주식회사 표시 장치

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63268257A (ja) * 1987-04-27 1988-11-04 インターナシヨナル・ビジネス・マシーンズ・コーポレーション シールド伝送線構造体の製造方法
JPH08162621A (ja) * 1994-09-22 1996-06-21 Nippon Telegr & Teleph Corp <Ntt> モノリシック集積回路
JPH0974172A (ja) * 1995-09-07 1997-03-18 Fujitsu Ltd 半導体装置
JP2000286385A (ja) * 1999-03-30 2000-10-13 Hitachi Ltd 半導体集積回路
JP2003068862A (ja) * 2001-08-28 2003-03-07 Sharp Corp スパイラルインダクタ及び高周波半導体装置
JP2005535118A (ja) * 2002-07-29 2005-11-17 シンプリシティ・インコーポレーテッド 集積回路デバイスと集積回路デバイスを設計するための方法及び装置
JP2007537604A (ja) * 2004-05-13 2007-12-20 シリコン ラボラトリーズ インコーポレーテッド 金属メッシュ構造を含む半導体集積回路
JP2008141474A (ja) * 2006-12-01 2008-06-19 Mitsubishi Electric Corp 高周波伝送線路
JP2009054760A (ja) * 2007-08-27 2009-03-12 Nec Electronics Corp 半導体装置、配線設計方法、配線設計装置、及びプログラム
JP2009231513A (ja) * 2008-03-21 2009-10-08 Elpida Memory Inc 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69529040T2 (de) 1994-09-22 2003-04-17 Nippon Telegraph And Telephone Corp., Tokio/Tokyo Monolitische integrierte Schaltung hoher Frequenz
JP2000216264A (ja) * 1999-01-22 2000-08-04 Mitsubishi Electric Corp Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法
JP3255287B2 (ja) 1999-03-18 2002-02-12 日本電気株式会社 半導体集積回路
KR100476900B1 (ko) * 2002-05-22 2005-03-18 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치
JP2004214561A (ja) * 2003-01-08 2004-07-29 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
US7005371B2 (en) 2004-04-29 2006-02-28 International Business Machines Corporation Method of forming suspended transmission line structures in back end of line processing
US7576382B2 (en) * 2005-02-02 2009-08-18 Ricoh Company, Ltd. Semiconductor integrated device and method of providing shield interconnection therein
JP2007134359A (ja) * 2005-11-08 2007-05-31 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4884077B2 (ja) * 2006-05-25 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
JP2009021495A (ja) * 2007-07-13 2009-01-29 Fujikura Ltd 半導体デバイスおよびその製造方法
US7821038B2 (en) * 2008-03-21 2010-10-26 Mediatek Inc. Power and ground routing of integrated circuit devices with improved IR drop and chip performance
JP5568467B2 (ja) * 2008-08-28 2014-08-06 パナソニック株式会社 半導体装置
EP2414801B1 (en) * 2009-03-30 2021-05-26 QUALCOMM Incorporated Chip package with stacked processor and memory chips
JP2011100989A (ja) * 2009-10-09 2011-05-19 Renesas Electronics Corp 半導体装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63268257A (ja) * 1987-04-27 1988-11-04 インターナシヨナル・ビジネス・マシーンズ・コーポレーション シールド伝送線構造体の製造方法
JPH08162621A (ja) * 1994-09-22 1996-06-21 Nippon Telegr & Teleph Corp <Ntt> モノリシック集積回路
JPH0974172A (ja) * 1995-09-07 1997-03-18 Fujitsu Ltd 半導体装置
JP2000286385A (ja) * 1999-03-30 2000-10-13 Hitachi Ltd 半導体集積回路
JP2003068862A (ja) * 2001-08-28 2003-03-07 Sharp Corp スパイラルインダクタ及び高周波半導体装置
JP2005535118A (ja) * 2002-07-29 2005-11-17 シンプリシティ・インコーポレーテッド 集積回路デバイスと集積回路デバイスを設計するための方法及び装置
JP2007537604A (ja) * 2004-05-13 2007-12-20 シリコン ラボラトリーズ インコーポレーテッド 金属メッシュ構造を含む半導体集積回路
JP2008141474A (ja) * 2006-12-01 2008-06-19 Mitsubishi Electric Corp 高周波伝送線路
JP2009054760A (ja) * 2007-08-27 2009-03-12 Nec Electronics Corp 半導体装置、配線設計方法、配線設計装置、及びプログラム
JP2009231513A (ja) * 2008-03-21 2009-10-08 Elpida Memory Inc 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014060265A (ja) * 2012-09-18 2014-04-03 Win Semiconductors Corp 化合物半導体集積回路
JP2017092479A (ja) * 2013-01-25 2017-05-25 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． パッケージ、および、その伝送線の形成方法
JP2016046395A (ja) * 2014-08-22 2016-04-04 株式会社東芝 半導体スイッチ
JP7545503B2 (ja) 2023-02-08 2024-09-04 合肥晶合集成電路股▲ふん▼有限公司 半導体デバイス

Also Published As

Publication number Publication date
US20140061934A1 (en) 2014-03-06
US8841771B2 (en) 2014-09-23
US8604617B2 (en) 2013-12-10
JP2015046622A (ja) 2015-03-12
JP6000317B2 (ja) 2016-09-28
US20130093096A1 (en) 2013-04-18
US8358009B2 (en) 2013-01-22
US20110084399A1 (en) 2011-04-14

Similar Documents

Publication Publication Date Title
JP6000317B2 (ja) 半導体装置
JP5638205B2 (ja) 半導体装置
CN111316434A (zh) 具有差分同轴通孔的电子衬底
JP4916300B2 (ja) 多層配線基板
US20120013019A1 (en) Semiconductor device
JP2010205849A (ja) 半導体装置
TWI652514B (zh) 波導結構以及其製作方法
TW201232744A (en) Interconnection structure, apparatus therewith, circuit structure therewith, and method to prevent an interconnection structure from EMI
US20070194434A1 (en) Differential signal transmission structure, wiring board, and chip package
JP2014165424A (ja) 電子回路および電子機器
KR20090022687A (ko) 반도체 소자의 인덕터 및 그 제조방법
TWI567905B (zh) 半導體裝置
JP5051836B2 (ja) 半導体装置およびその設計方法
JP2012084723A (ja) 半導体装置
JP2011165824A (ja) 半導体装置
JP5307664B2 (ja) 多層基板および電子機器
WO2015145623A1 (ja) 表面実装高周波回路
JP2010245819A (ja) 増幅回路
JP2010021468A (ja) 回路基板及び回路基板の製造方法
JP2004260141A (ja) 集積回路ボンディングパッド及びその形成方法
JP5739363B2 (ja) 配線基板
JP2011108878A (ja) 半導体装置
JP2011192709A (ja) 半導体装置
JP2014063991A (ja) 半導体装置、高周波伝送装置および半導体製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130801

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140513

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140714

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140902