JP2007537604A - 金属メッシュ構造を含む半導体集積回路 - Google Patents

Abstract

集積回路に使用する金属メッシュ構造が説明される。一実施形態では、半導体集積回路は、例えば１つまたは複数の能動半導体デバイスを有するデバイス層を含む第１領域を備える。回路は回路配線を含む金属化層含むことがある第２領域も備える。回路は更に第１領域と第２領域の間に挿入された金属メッシュ層を含み、金属メッシュ層は、別の金属化層の少なくとも一部分の上に実装されることがある。

Description

本発明は、半導体集積回路、より詳しくは半導体集積回路内のシールド構造および金属化層に関する。

集積回路（ＩＣ）は、多様な特定の処理段階を含む複雑なプロセスを使用して製作される。一般的に、ＩＣを構成する固体デバイスは、例えばシリコンなどの半導体材料の表面（または基板）上に形成される。シリコンは最も広く用いられている半導体材料であったが、ガリウムヒ素（ＧａＡｓ）やシリコンゲルマニウム（ＳｉＧｅ）などの他の材料が、やはりアナログ回路や特殊集積回路を含む特定の用途に対して普及してきた。デバイスが形成された後で、個々の構成部品が相互接続される。デバイスは、通常、アルミニウム、銅、タングステンまたは何らかの他の導電材料から成る金属線路または金属配線によって相互接続される。金属線路は、一般的にはウェーハの全表面にわたり金属層を堆積させ、次いで金属線路を形成する領域以外の領域を正確にエッチングで取り除くことによって製作される。高密度のデバイスのために、最近のほとんどのＩＣは層間誘電体（ＩＬＤ）によって分離することができる多数の金属層を含む。

アナログ回路、特に高周波アナログ回路は、ノイズの害を受け易い。そのような回路の動作は、雑音の多い環境に置かれると悪影響を受ける。これは、特にアナログ集積回路やミックスド・シグナル集積回路に当てはまる可能性がある。ミックスド・シグナルＩＣは同じ半導体基板上に製作されるアナログ回路とデジタル回路を共に含む。一回路によって発生されたノイズやスプリアス信号が、他の回路の動作に悪影響を及ぼすことがある。例えば、デジタル回路が、近くにあるアナログ回路か、他の形でデジタル回路に接続されたアナログ回路の動作に有害な影響を及ぼすおそれがあるスイッチング・ノイズを発生することがある。

したがって、いくつかのＩＣ設計では、容量結合の観点から互いに信号をシールドすることが望ましい。これは、しばしば、これら信号領域の間に金属線路および／または金属面を導入することで達成される。一部のＩＣ設計ではこの手法がうまくいくが、多くの重要な信号のシールドを必要とする設計では、大量の金属面シールドを使用することから金属密度が非常に高くなることがある。残念ながら、多くの作製技術は、ディッシング(dishing)や他の製造問題を避けるために高い金属密度に対し強い制限を加えている。

更に、多くのＩＣ設計では誘導の観点から信号シールドは一般に考慮されないが、ギガヘルツの周波数で、厚い金属があると、連続的な金属面を介して磁場の適度な減衰を達成することができる。しかし、上述されたように連続的な金属面は一般に製造可能性の問題のために多くの作製技術では受け入れられない（不評である）。

時にはＩＣ内の別の構成部品の特性が正確に整合されることが必要でもある。例えばＩＣ内に形成された異なるキャパシタの電気特性（即ち、キャパシタンス値）を正確に整合させることが望ましいこともある。キャパシタの種類と特定の製作プロセスによって、従来のトリミング技術が実行可能でなく、あるいは望ましくないことがある。整合を達成するのに用いられる別の方法が、キャパシタに対し整合された環境を創出する連続的な金属面シールドを使用することである。しかし、前述のように、高い金属密度の連続的な金属面シールドに付随して製作能力の問題に加えて、ディッシングの可能性もまた、整合された環境を創出する能力を妨げるおそれがある。

最後に、時には、ＩＣ設計では製造可能性の理由から良好な平坦化と一貫した金属の均一性を保証することがやはり望ましい。一般的に目標は、２０％以上で、約７０％または８０％以下で、均一な形で金属密度を増加させることである。フィル・プログラムは、通例それが必要と見なされるどこにでも金属のダミー・フィル構造を追加するのに用いられる。しかし、設計の中にはアナログ設計など、ダミー金属のフィル構造が有害な結果を与えることがあるので望ましくないものもある。

したがって、適切な容量性シールド、適切な誘導性シールドならびに／あるいは所望の金属の均一性または増大した金属密度を、連続的な金属プレートに付随する製造可能性の問題無しに実現できる集積回路構造を提供することが望まれることになる。

集積回路で用いる金属メッシュ構造の様々な実施態様が開示される。一実施態様では、半導体集積回路が、第１領域、第２領域を含み、かつ第１と第２領域の間に挿入された金属メッシュ層を含む。

特定の一実施態様では、第１領域が、例えば、１つまたは複数の能動半導体デバイスを有するデバイス層を含む。第２領域は、回路配線を有する金属化層を含んでよい。金属メッシュ層は、別の金属層の少なくとも一部分に実装されてよい。

もう１つの実施態様では、半導体集積回路が、第１領域、第２領域を含み、さらに第１領域と第２領域の間に置かれたシールドを含む。シールドは、ほぼ均一に間隔を置いて配置された開口のパターンを含む第１金属層によって形成されてよい。

種々の実施態様では、金属メッシュ構造は、適切な容量性シールド、適切な誘導性シールドおよび／または所望の金属の均一性を実現するために集積回路内で利用される。

本発明は種々の修正形態や代替形態の余地があるが、特定の実施形態が図面中に例として示され、本明細書で詳細に説明される。しかし図面とそれに対する詳細な説明は、開示された特定の形状に本発明を限定することを意図されたものでなく、逆に本発明は、添付の特許請求の範囲によって定義される本発明の趣旨と範囲内に属する修正形態、均等物、代替物全てに及ぶことを理解されたい。

次に図１を参照すると、種々の例示的層を含む集積回路ダイの一部分の概略断面斜視図が示される。集積回路ダイ１０は、種々の構成部品や固体デバイス（図１に示されてない）を含むデバイス層２０が上に作製される半導体基板１５を含む。更に、集積回路ダイ１０は、金属１から金属４で指示された４つの金属層を含む。金属層は中間層または金属間誘電体（ＩＬＤ）層によって分離されており、それらはＩＬＤ１からＩＬＤ３で指示されている。最後に表面保護層２５が金属層４を覆う。図示された実施形態では４つの金属層と３つの誘電体層ＩＬＤが示されているが、他の実施形態が任意の数の金属層と任意の数のＩＬＤ層を含むことがある。代替の実施形態では、例えば薄膜デバイス層など他の種類の層を組み込むことが、やはり可能である。

一実施形態では、集積回路はアナログ回路とデジタル回路を共に含むミックスド・シグナルＩＣであってよい。例えば、一実施形態では、集積回路ダイ１０は、携帯電話などの通信デバイス中で使用される送受信機を組み入れたＲＦ回路とベースバンド回路を含むことがある。他の実施形態では、集積回路が別の種類の回路を組み込むことがある。

更に、一実施形態では、半導体基板１５はシリコン基板であってよい。しかし、種々の他の実施形態では、半導体基板１５、例えばガリウムヒ素（ＧａＡｓ）またはシリコンゲルマニウム（ＳｉＧｅ）など他の種類の半導体材料を用いて構成されてもよい。

集積回路デバイスは、多数のプロセス段階を用いて半導体基板１５の表面上に形成される。前述のように、デバイスは種々の金属層上に形成された金属配線を介して互いに接続される。図示された実施形態では、デバイスは１つまたは複数の金属層１〜４上に形成される金属線路によって相互接続される。

場合によっては、デバイス層２０内に形成されるデバイスまたは回路が、回路に近接した配線から放射されるノイズまたはスプリアス干渉によって害を受けることがある。逆に、ノイズが回路から放射され、上の配線中に取り込まれることがある。前述のように、ノイズの影響を低減させるために固体金属面を用いることは、一般的には製作能力の問題のために多くのＩＣ設計では嫌がられる。

したがって、図２に示されたように、ＩＣの所与の領域中で生成されるノイズおよび／または信号の影響を低減させるために、一実施形態ではシールドが、金属メッシュ７５の形で所与の領域と影響を及ぼされる領域とを分離するために特定の金属層（例えば金属２）に形成される。

金属メッシュ７５はＩＣ領域を互いに分離またはシールドするのに使用される。図示された実施形態では、金属メッシュ７５は、金属層１に形成された配線、ノード、あるいはデバイスおよび／またはデバイス層２０を金属層３および／または４の配線またはノードからシールドし、またその逆も可能である。同様に、金属層３、４（あるいは金属メッシュ７５より上の他の層内）に形成されることがあるキャパシタ（図２に示されてない）などの構成部品が、金属層２以下の信号からシールドされる。

図示された実施形態では、金属メッシュ７５が、金属層２に形成されていることに気付くであろう。しかし、金属メッシュ７５は、どの金属層に形成されてもよい。更に複数の金属層が、金属メッシュ・シールドを含んでもよい。更に、金属メッシュ７５が、金属層全体を、一部分だけでなく（図２に示されたように）覆うように形成されてもよい。実施形態の中には、金属メッシュ７５内で所望の位置の所にビアの収容が実現可能であるものもある

図３は、一実施形態の金属メッシュ７５の一部分の概略平面図である。金属メッシュ７５は、多数のセル単位と呼ばれる小構造を含む構造である。多数のセル単位は相互接続されて任意のサイズのメッシュを形成している。図示された実施形態では、各セル単位はほぼ同じ幾何学的形状を有し、その幾何学的形状は中心近くに長方形の穴を有する長方形状である。分解組立図が、セル単位の例示的構造を示す。この例では、セル単位の幾何学的形状は正方形である（即ちｘ、ｙ方向の寸法がほぼ等しい）

金属メッシュ７５によってもたらされるシールド特性は、例えば金属層の厚さ、用いられる金属材料、メッシュの幾何学的形状等を含む種々のパラメータによって決まる。例えば、容量性シールドに対するモデルの場合、ｚ＝０の所でｘｙ面内に無限の構造を考えると、ｘｙ面は、それより下で生じる電界をそれより上の任意の構造に及ばないようにシールドする。電界は、ある元の電位Ｖ（ｘ，ｙ）にある、ｚ＜０のｘｙ面内の別の無限の面構造によって引き起こされることになる。理想的には、シールド面構造が電位Ｖ＝０で置かれている場合には、ｚ＜０に対する電位Ｖ（ｘ，ｙ）に関係なく、ｚ＞０のシールド面構造より上のあらゆる点の電位はＶ＝０である。これは、シールド面構造が連続の固体接地面である場合である。

無限の接地面の代わりに、それぞれ（ｘ，ｙ）方向に（ａ，ｂ）ピッチで広がりの中で繰り返されることがある規則的な構造に置き換える。広がりを単位セルに分解する。したがって、電界は、それぞれａ，ｂの繰返しレートを有してｘ，ｙに関して周期的である。電位Ｖ（ｘ，ｙ，ｚ）は、次の形の級数に分解することができる。

余弦項は、電界の周期性を表し、Ｆ_n,m（ｚ）項はｚ＞０に対する電界の減衰率を表す。各項は以下の式を満たす必要がある。

上の式を解くと、解は次式になる。

Ａ_n,mは、問題の初期条件の関数で、セル単位の構造によって定まる。Ｆ_n,m（ｚ）の値は、Ａ_n,mが最小値となる構造に最適化すること、あるいは代替的にＺ_Cを可能な限り小さくすることによって減らすことができる。Ｚ_Cが、ｚ＞０に対する電界の減衰率を支配する。第１振動が、最も遅い減衰の振動なので、この条件に対し最適化すると、ｎ＝ｍ＝１、したがって、

最小化には、Ｚ_C（１，１）は、ａ＝ｂを用い、ａとｂを可能な限り小さくし、したがって規則的な構造に対して可能な最も細かいｘとｙの格子を用いる。ＩＣ製作の制約の多くは、一般的には、９０度の角度を有する構造を要求するので、分解組立図に示されたセル単位は、選択の一基本構造である。

誘導性シールドをモデル化するのに、金属メッシュ７５のパラメータには、電界の単純化したモデルとして半径「Ｒ」を有する円形のインダクタ・シールドを考える。やはり関係する周波数で、表皮深さがシールドの厚さと同程度またはより厚いと考える。したがって、磁界を、厚さ全体にわたって一定であると考えてよい。シールド上の渦電流の形成は、入射磁界（面の垂直な）の強度を減少させる逆向きの磁界を生じ、その磁界がシールドをもたらす。

シールド面上に誘導される電界Ｅがある。時間に関し振動する場では、式は、

問題の対称性は、Ｅがθのみの成分を有することを意味する。したがって、

面に入射する一定磁界Ｈ_Zに対して、（即ち、Ｈ_Z＝Ｈ₀）次いで、上の式は次式になる。

Ｅ_θから、電流密度Ｊは、次式で計算することができる。

この式から、導電性が良ければ良い程、実現可能なシールドがそれだけ良いことが示される（Ｊが増加するにつれて逆向きの磁界が増加するので）。更に、渦電流の形成が円の利用可能な最大半径によって決まることも示される。したがって、良いシールドのためには、各セル単位が互いのセル単位に結合されてメッシュを形成する複数のセル単位を含む導電性メッシュ構造が好ましい。そのようなものとして、渦電流は大きな円内に最小の制約で流れて、逆向きの磁界を生成することができる。

したがって、金属メッシュ７５は、金属メッシュ７５の導電性が、金属メッシュ７５によって分離された２つの領域の間に十分な容量性シールドをもたらすのに必要な電流の流れをメッシュ内に可能にするような、厳密に面に近い多数の相互接続されたセル単位を含む。更に、金属メッシュ７５の導電性は、金属メッシュ７５によって分離された２つの領域の間に十分な誘導性シールドをもたらすのに必要な渦電流の流れをメッシュ内に可能にする。したがって、領域の間の十分な容量性シールドと誘導性シールドを有して、集積回路のデバイスが一方の領域から他方の領域への干渉を最小にして適切に動作可能である。様々な実施形態では、金属メッシュ構造７５が、動作中に接地（即ち、回路のアースに連結される）されることがある。

前述に加えて、多くのデザイン・ルールは、ダイ領域の特定のパーセンテージが金属であることを要求する（あるいは好む）。例えば、多くの作製技術は、金属層の２０％から８０％の間のメタル・フィルを要求する。通常のダミー・フィル手順ではダイ領域を金属で埋め戻して、金属の被覆性を増加させる。しかし、これらのダミー・フィルが、一般的には不連続、不均一であり、意図しない電気的な副次的作用を持ち込むことがある。

トポロジ的観点からは、金属メッシュ７５は、集積回路の領域の間でシールドを提供するばかりでなく、（あるいは、その代わりに）金属メッシュが広がる領域全体にわたって均一性を有しながら規則的な金属構造を用いて、やはり所望の金属密度をもたらす。したがって、製作能力のルールを満たすために従来のダミー・メタル・フィル手順を用いる代わりに、金属メッシュ７５が、金属層の所定の領域内に所望のパーセンテージの金属密度に到達するために使用されてよい。

図４は、前述のように、集積回路ダイ１０内の一対のキャパシタに関連して位置決めされた一対の金属メッシュ構造の特定の使用を示す。より具体的には、図４Ａでは、一対の金属・絶縁体・金属（ＭＩＭ）キャパシタＣ１、Ｃ２と金属メッシュ７５Ａ、７５Ｂが示されている。図４Ｂは、図４Ａの金属・絶縁体・金属キャパシタの平面図である。

図４Ａと図４Ｂを合わせて参照すると、各ＭＩＭキャパシタＣ１、Ｃ２は、誘電体によって分離された第１および第２金属プレートを含む。第１金属プレートは金属層４の上に形成されて示され、第２金属プレートは金属層３の上に形成される。加えて、２つのプレートの間の誘電体が、ＩＬＤ３内に形成される。更に、金属メッシュ７５Ａと金属メッシュ７５Ｂが、金属層２に形成され、それらの金属層は、それぞれ、ＭＩＭキャパシタＣ１とＭＩＭキャパシタＣ２の下にある。別の実施形態では、ＭＩＭキャパシタと金属メッシュ７５Ａ〜Ｂが、任意の金属層に形成されてよいことは留意される。

実施形態の中には、ＭＩＭキャパシタＣ１、Ｃ２のキャパシタンスを整合させることが望ましいことがあるものもある。前述のように、金属メッシュ７５Ａ、７５Ｂは、キャパシタＣ１、Ｃ２および任意のデバイスおよび／またはそれらの下の配線の間をシールドする。より具体的に、一実施形態ではキャパシタＣ１の金属メッシュ７５Ａの長さ「ｄ₁」が、キャパシタＣ２の金属メッシュ７５Ｂの長さ「ｄ₂」と、ほぼ同じである。金属メッシュ７５Ａと金属メッシュ７５Ｂのシールド特性のためにキャパシタＣ１、Ｃ２の環境はほぼ等しい。したがって、キャパシタＣ１、Ｃ２のキャパシタンスを、より正確に整合させることができる。更に、プロセス技術の中には、金属メッシュのディッシングの恐れが、固体金属面に比較してより少ないことがあるものもある。

代替の実施形態では、金属メッシュ７５Ａ、７５Ｂは、単一の金属メッシュに置き換えられてもよい（示されてない）。そのような代替の実施形態では、単一の金属メッシュは、キャパシタＣ１、Ｃ２の環境がほぼ等しくなるようにＣ１、Ｃ２を共にシールドする。

図５は、中に金属メッシュ・シールドが利用されている集積回路ダイ１０の別の実施形態の細部を示す概略断面図である。図５でより具体的に示されているように、集積回路ダイ１０は、半導体基板１５の上に形成された相補型金属酸化膜半導体（ＣＭＯＳ）デバイス６０を含む。Ｍ１で表された様々な配線が、ＣＭＯＳデバイス６０の部品を接続するために金属層１に形成されている。金属メッシュ７５は、金属層２に示される。更に、集積回路ダイ１０は、それぞれＭ３、Ｍ４で表された金属配線を含む各金属層３、４を備える。ＩＬＤ層２は金属層２と３を分離し、ＩＬＤ層３は金属層３と４を分離する。表面保護層２５が金属層４を覆う。

前述のように、金属メッシュ７５は、金属メッシュ７５によって分離される集積回路の領域の間に（容量性および／または誘導性の）シールドする。例えば、配線Ｍ３は、ＣＭＯＳデバイス６０か配線Ｍ１のいずれかから放射される可能性があるどんな信号からもシールドされる。加えて、ＣＭＯＳデバイス６０は、配線Ｍ３またはＭ４から放射されるであろうどんな信号からもシールドされる。同様に、所望の他のデバイスを含む領域の間をシールドすることができる。

同様の特性を有する多数の代替的金属メッシュ構造が、代替的実施形態に利用されることがあることは留意される。一般に、同じまたは異なるサイズの接続され、閉じた一組の金属単位によって形成され、広がり全体にわたって比較的均一であり、広がり全体にわたってほぼ同じ密度を維持する、その組の中の穴（または開口）の全てが比較的小さい（例えば、穴が技術によって許容される最小のものに近い）任意の構造が、利用できる。例えば、所望の電気特性、金属密度、および／または他の因子によって決まるセル単位のピッチと同様に各セル単位の開口の幾何学的形状が変えられる。図６Ａ〜６Ｄは、金属メッシュ７５の代わりに使用可能である金属メッシュ構造のそのような代替的実施形態のいくつかを図示する。

図６Ａでは、金属メッシュ１７５は、図３のものとほぼ同じ長方形の幾何学的形状を有するいくつかの各セル単位を含む。しかし、図３のセル単位と対比して、図６Ａのセル単位はｙ（ｂ）方向内よりもｘ（ａ）方向内に長い穴を有する。更にピッチがｙ（ｂ）方向内と、ｘ（ａ）方向内とで異なっている。

図６Ｂでは、金属メッシュ２７５は、やはりメッシュを形成するように相互接続されたほぼ同じ長方形の幾何学的形状を各々が有する多くのセル単位を含む。しかし、金属メッシュ２７５の穴の幾何学的形状は６辺の多角形（即ち６角形）である。

図６Ｃでは、金属メッシュ３７５は、メッシュを形成するように相互接続された多くのセル単位を含む。しかし、金属メッシュ内３７５に形成された穴の幾何学的形状は一貫してない（即ちいくつかの穴は長方形で、一方他に６角形もある）。

図６Ｄでは、金属メッシュ４７５は、いくらかピッチを変えたもの（容認できる許容誤差内で）を有する多くのセル単位を含む。その結果、広がり全体にわたってメッシュ内の開口の間隔が完全に一様でない。

金属メッシュの図６Ａ〜６Ｄは、図３の説明に関連して前述された概念に類似の概念を利用し、またそれによって容量性シールド、誘導性シールドおよび／または所望の金属密度を与えることができる。

更なる代替的実施形態では、多くの、他の特定のメッシュのトポロジ（例えば、寸法、形状）が、利用されてよい。例えば、他の代替的実施形態では、メッシュの穴の幾何学的形状は、円形であったり、卵形であったり、あるいは不規則な形状であったりしてもよい。加えて、メッシュの広がり全体にわたる金属のパーセンテージ（即ち開口面積に対する金属面積の比）が前述された実施形態のそれと異なることがある。

実施形態が、かなり細部まで前述されてきたが、前記に開示されたことで、当業者には多くの変形形態や修正形態が明らかになるであろうことは十分理解される。添付の特許請求の範囲が、そのような変形形態や修正形態全てを含む。

種々の例示的な層を含む集積回路ダイの一部分の概略断面斜視図である。 メッシュ・シールドを含む集積回路ダイの一部分の概略断面斜視図である。 図２に示された金属メッシュの一実施形態の一部分の概略平面図である。 A:一実施形態の一対の金属メッシュを含む一対の整合された金属・絶縁体・金属キャパシタの概略断面図である。Ｂ：図４Ａの金属・絶縁体・金属キャパシタのそれぞれの概略平面図である。 図２の集積回路ダイの別の実施形態の更なる細部を示す概略断面図である。 メッシュ構造の代替の実施形態の概略図である。 メッシュ構造の別の代替的実施形態の概略図である。 メッシュ構造の更なる代替的実施形態の概略図である。 メッシュ構造の他の代替的実施形態の概略図である。

Claims (32)

1. 第１領域と、
   第２領域と、
   前記第１領域と前記第２領域の間に挿入された金属メッシュ層と
   を含む半導体集積回路。
2. 前記第１領域が、１つまたは複数の能動半導体デバイスを有するデバイス層を含む請求項１に記載の半導体集積回路。
3. 前記第２領域が、回路配線を含む金属化層を含む請求項２に記載の半導体集積回路。
4. 前記金属メッシュ層が、別の金属化層の少なくとも一部分の上に実装される請求項３に記載の半導体集積回路。
5. 前記金属メッシュ層の導電性が、前記半導体集積回路の適切な動作を達成するために前記第１領域と前記第２領域の間に十分な容量性シールドを与える請求項１に記載の半導体集積回路。
6. 前記金属メッシュ層の導電性が、前記半導体集積回路の適切な動作を達成するために前記第１領域と前記第２領域の間に十分な誘導性シールドを与える請求項１に記載の半導体集積回路。
7. 前記金属メッシュ層が、金属配線によって形成され、前記金属配線が第１方向に向けられたほぼ平行な第１組配線と、第２方向に向けられたほぼ平行な第２組配線とを含み、前記第１組配線の各配線が前記第２組配線の各配線と交わり、電気的に接続され、且つ前記第２方向が前記第１方向にほぼ垂直である請求項１に記載の半導体集積回路。
8. 前記金属メッシュが、前記第２方向内より前記第１方向内で小さなピッチを有する請求項７に記載の半導体集積回路。
9. 前記金属配線が、前記第１方向内と前記第２方向内にほぼ均一に間隔を置いて配置される請求項７に記載の半導体集積回路。
10. 前記第２領域が、層間誘電体材料によって分離された第１の対の導電プレートを有する第１キャパシタを含む請求項１に記載の半導体集積回路。
11. 前記第２領域が、更に前記層間誘電体材料によって分離された第２の対の導電プレートを有する第２キャパシタを含む請求項１０に記載の半導体集積回路。
12. 前記第１と第２キャパシタが、整合されたキャパシタンス値となるように同等に構成される請求項１１に記載の半導体集積回路。
13. 前記第１領域が、ミックスド・シグナル回路を構成するアナログ回路とデジタル回路含む請求項１に記載の半導体集積回路。
14. 第１領域と、
    第２領域と、
    前記第１領域と前記第２領域の間に置かれたシールドであって、ほぼ均一に間隔を置いて配置された開口のパターンを含む第１金属層によって形成されたシールドと
    を含む半導体集積回路。
15. 前記第１領域が、１つまたは複数の能動半導体デバイスを有するデバイス層を含む請求項１４に記載の半導体集積回路。
16. 前記第２領域が回路配線を含む第２金属層を含む請求項１５に記載の半導体集積回路。
17. 前記シールドが、前記第１金属層の少なくとも一部分に実装される請求項１６に記載の半導体集積回路。
18. 前記シールドの導電性が、前記半導体集積回路の適切な動作を達成するために前記第１領域と前記第２領域の間に十分な容量性シールドを与える請求項１４に記載の半導体集積回路。
19. 前記シールドの導電性が、前記半導体集積回路の適切な動作を達成するために前記第１領域と前記第２領域の間に十分な誘導性シールドを与える請求項１４に記載の半導体集積回路。
20. 前記第２領域が、層間誘電体材料によって分離された第１の対の導電プレートを有する第１キャパシタを含む請求項１４に記載の半導体集積回路。
21. 前記第２領域が、更に前記層間誘電体材料によって分離された第２の対の導電プレートを有する第２キャパシタを含む請求項２０に記載の半導体集積回路。
22. 前記第１と第２キャパシタが、整合されたキャパシタンス値となるように同等に構成される請求項２１に記載の半導体集積回路。
23. 第１信号ノードと、
    第２信号ノードと、
    前記第１と第２信号ノードの間の層の上に形成される金属メッシュ構造と
    を含む集積回路。
24. 前記金属メッシュ構造が、第１金属層の少なくとも一部分に実装される請求項２３に記載の集積回路。
25. 前記金属メッシュ構造の導電性が、前記集積回路の適切な動作を達成するために前記第１ノードと前記第２ノードの間に十分な容量性シールドを与える請求項２３に記載の集積回路。
26. 前記金属メッシュ構造の導電性が、前記集積回路の適切な動作を達成するために前記第１ノードと前記第２ノードの間に十分な誘導性シールドを与える請求項２３に記載の集積回路。
27. 半導体集積回路の第１領域を設けるステップと、
    前記半導体集積回路の第２領域を設けるステップと、
    前記第１領域と第２領域の間に金属メッシュ層を形成するステップと
    を含む方法。
28. 前記第１領域が、１つまたは複数の能動半導体デバイスを有するデバイス層を含む請求項２７に記載の方法。
29. 前記第２領域が、回路配線を含む金属化層を含む請求項２７に記載の方法。
30. 更に、別の金属化層の少なくとも一部分の上に前記金属メッシュ層を形成することを含む請求項２９に記載の方法。
31. 前記金属メッシュ層の導電性が、前記半導体集積回路の適切な動作を達成するために前記第１領域と前記第２領域の間に十分な容量性シールドを与える請求項２７に記載の方法。
32. 前記金属メッシュ層の導電性が、前記半導体集積回路の適切な動作を達成するために前記第１領域と前記第２領域の間に十分な誘導性シールドを与える請求項２７に記載の方法。

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