JP2003152085A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＭＩＭ容量へのノイズの結合を防止し得る半
導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１０と、半導体基板の上方に
形成され、下部電極３４と、下部電極上に形成された容
量絶縁膜３６と、容量絶縁膜上に形成された上部電極３
８とを有する容量素子４０と、少なくとも容量素子の上
方又は下方に形成されたシールド層１４、５８と、容量
素子とシールド層との間に形成され、下部電極又は上部
電極に電気的に接続された引き出し配線層２２、５０と
を有し、シールド層及び引き出し配線層に、それぞれ複
数の孔１６、６０が形成されている。
導体装置及びその製造方法を提供する。 【解決手段】 半導体基板１０と、半導体基板の上方に
形成され、下部電極３４と、下部電極上に形成された容
量絶縁膜３６と、容量絶縁膜上に形成された上部電極３
８とを有する容量素子４０と、少なくとも容量素子の上
方又は下方に形成されたシールド層１４、５８と、容量
素子とシールド層との間に形成され、下部電極又は上部
電極に電気的に接続された引き出し配線層２２、５０と
を有し、シールド層及び引き出し配線層に、それぞれ複
数の孔１６、６０が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にＭＩＭ（Metal-Insulator-Meta
l）容量を有する半導体装置及びその製造方法に関す
る。
の製造方法に係り、特にＭＩＭ（Metal-Insulator-Meta
l）容量を有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】アナログ回路を有するＬＳＩ等において
は、容量素子が重要な構成要素である。
は、容量素子が重要な構成要素である。
【０００３】従来は、ポリシリコン層や不純物拡散層等
を電極として用いて容量素子が構成されていたが、近時
では、ＭＩＭ容量という容量素子が注目されている。
を電極として用いて容量素子が構成されていたが、近時
では、ＭＩＭ容量という容量素子が注目されている。
【０００４】ＭＩＭ容量は、金属より成る一対の電極の
間に容量絶縁膜を挟んで構成された容量素子である。Ｍ
ＩＭ容量は、容量精度の向上や、周波数特性の向上を図
ることが可能であるため、大きな注目を集めている。
間に容量絶縁膜を挟んで構成された容量素子である。Ｍ
ＩＭ容量は、容量精度の向上や、周波数特性の向上を図
ることが可能であるため、大きな注目を集めている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た容量素子は、いずれも外来ノイズの影響を受けやすか
った。このため、容量素子に対してノイズの影響を受け
にくくする技術が待望されていた。
た容量素子は、いずれも外来ノイズの影響を受けやすか
った。このため、容量素子に対してノイズの影響を受け
にくくする技術が待望されていた。
【０００６】本発明の目的は、ＭＩＭ容量へのノイズの
結合を防止し得る半導体装置及びその製造方法を提供す
ることにある。
結合を防止し得る半導体装置及びその製造方法を提供す
ることにある。
【０００７】
【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板の上方に形成され、下部電極と、前
記下部電極上に形成された容量絶縁膜と、前記容量絶縁
膜上に形成された上部電極とを有する容量素子と、少な
くとも前記容量素子の上方又は下方に形成されたシール
ド層と、前記容量素子と前記シールド層との間に形成さ
れ、前記下部電極又は前記上部電極に電気的に接続され
た引き出し配線層とを有し、前記シールド層及び前記引
き出し配線層に、それぞれ複数の孔が形成されているこ
とを特徴とする半導体装置により達成される。
と、前記半導体基板の上方に形成され、下部電極と、前
記下部電極上に形成された容量絶縁膜と、前記容量絶縁
膜上に形成された上部電極とを有する容量素子と、少な
くとも前記容量素子の上方又は下方に形成されたシール
ド層と、前記容量素子と前記シールド層との間に形成さ
れ、前記下部電極又は前記上部電極に電気的に接続され
た引き出し配線層とを有し、前記シールド層及び前記引
き出し配線層に、それぞれ複数の孔が形成されているこ
とを特徴とする半導体装置により達成される。
【０００８】また、上記目的は、半導体基板と、前記半
導体基板の上方に形成され、下部電極と、前記下部電極
上に形成された容量絶縁膜と、前記容量絶縁膜上に形成
された上部電極とを有する容量素子と、前記容量素子の
下方に形成された下部シールド層と、前記容量素子の上
方に形成された上部シールド層と、前記容量素子と前記
下部シールド層との間に形成され、前記下部電極に電気
的に接続された下部電極引き出し配線層と、前記容量素
子と前記上部シールド層との間に形成され、前記上部電
極に電気的に接続された上部電極引き出し配線層とを有
し、前記下部シールド層、前記上部シールド層、前記下
部電極引き出し配線層及び前記上部電極引き出し配線層
に、それぞれ複数の孔が形成されており、前記下部シー
ルド層と前記下部電極引き出し配線層との間の寄生容量
と、前記上部シールド層と前記上部電極引き出し配線層
との間の寄生容量とが、ほぼ等しくなるように、前記下
部シールド層と前記下部電極引き出し配線層とが対向す
る部分の面積と、前記上部シールド層と前記上部電極引
き出し配線層とが対向する部分の面積とが、それぞれ設
定されていることを特徴とする半導体装置により達成さ
れる。
導体基板の上方に形成され、下部電極と、前記下部電極
上に形成された容量絶縁膜と、前記容量絶縁膜上に形成
された上部電極とを有する容量素子と、前記容量素子の
下方に形成された下部シールド層と、前記容量素子の上
方に形成された上部シールド層と、前記容量素子と前記
下部シールド層との間に形成され、前記下部電極に電気
的に接続された下部電極引き出し配線層と、前記容量素
子と前記上部シールド層との間に形成され、前記上部電
極に電気的に接続された上部電極引き出し配線層とを有
し、前記下部シールド層、前記上部シールド層、前記下
部電極引き出し配線層及び前記上部電極引き出し配線層
に、それぞれ複数の孔が形成されており、前記下部シー
ルド層と前記下部電極引き出し配線層との間の寄生容量
と、前記上部シールド層と前記上部電極引き出し配線層
との間の寄生容量とが、ほぼ等しくなるように、前記下
部シールド層と前記下部電極引き出し配線層とが対向す
る部分の面積と、前記上部シールド層と前記上部電極引
き出し配線層とが対向する部分の面積とが、それぞれ設
定されていることを特徴とする半導体装置により達成さ
れる。
【０００９】また、上記目的は、半導体基板の上方に、
下部電極と、前記下部電極上に形成された容量絶縁膜
と、前記容量絶縁膜上に形成された上部電極とを有する
容量素子を形成する工程を有する半導体装置の製造方法
において、前記容量素子を形成する工程の前に、複数の
孔が形成された下部シールド層を形成する工程と、複数
の孔が形成された下部電極引き出し配線層を形成する工
程とを有し、前記容量素子を形成する工程の後に、複数
の孔が形成された上部電極引き出し配線層を形成する工
程と、複数の孔が形成された上部シールド層を形成する
工程とを有することを特徴とする半導体装置の製造方法
により達成される。
下部電極と、前記下部電極上に形成された容量絶縁膜
と、前記容量絶縁膜上に形成された上部電極とを有する
容量素子を形成する工程を有する半導体装置の製造方法
において、前記容量素子を形成する工程の前に、複数の
孔が形成された下部シールド層を形成する工程と、複数
の孔が形成された下部電極引き出し配線層を形成する工
程とを有し、前記容量素子を形成する工程の後に、複数
の孔が形成された上部電極引き出し配線層を形成する工
程と、複数の孔が形成された上部シールド層を形成する
工程とを有することを特徴とする半導体装置の製造方法
により達成される。
【００１０】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を図１乃至図
１９を用いて説明する。
施形態による半導体装置及びその製造方法を図１乃至図
１９を用いて説明する。
【００１１】（半導体装置）まず、本実施形態による半
導体装置について図１乃至図３を用いて説明する。図１
は、本実施形態による半導体装置を示す断面図である。
図２及び図３は、本実施形態による半導体装置を示す平
面図である。図１は、図２及び図３のＡ−Ａ′線断面図
である。
導体装置について図１乃至図３を用いて説明する。図１
は、本実施形態による半導体装置を示す断面図である。
図２及び図３は、本実施形態による半導体装置を示す平
面図である。図１は、図２及び図３のＡ−Ａ′線断面図
である。
【００１２】図１に示すように、例えばシリコンより成
る半導体基板１０上には、例えばＳｉＯ2より成る層間
絶縁膜１２が形成されている。
る半導体基板１０上には、例えばＳｉＯ2より成る層間
絶縁膜１２が形成されている。
【００１３】層間絶縁膜１２には、Ｃｕより成る下部シ
ールド層１４が埋め込まれている。下部シールド層１４
は、容量素子、即ちＭＩＭ容量４０にノイズが結合する
のを防止するためのものである。
ールド層１４が埋め込まれている。下部シールド層１４
は、容量素子、即ちＭＩＭ容量４０にノイズが結合する
のを防止するためのものである。
【００１４】下部シールド層１４には、図２（ａ）に示
すように、複数の孔１６が形成されている。下部シール
ド層１４は、メッシュ状のパターンになっている。下部
シールド層１４のメッシュ状のパターンのピッチは、例
えば１μｍに設定されている。
すように、複数の孔１６が形成されている。下部シール
ド層１４は、メッシュ状のパターンになっている。下部
シールド層１４のメッシュ状のパターンのピッチは、例
えば１μｍに設定されている。
【００１５】下部シールド層１４が埋め込まれた層間絶
縁膜１２上には、ＳｉＮより成るキャップ層１８が形成
されている。
縁膜１２上には、ＳｉＮより成るキャップ層１８が形成
されている。
【００１６】キャップ層１８上には、例えばＳｉＯ2よ
り成る層間絶縁膜２０が形成されている。
り成る層間絶縁膜２０が形成されている。
【００１７】層間絶縁膜２０には、Ｃｕより成る下部電
極引き出し配線層２２が埋め込まれている。
極引き出し配線層２２が埋め込まれている。
【００１８】下部電極引き出し配線層２２には、図２
（ａ）に示すように、複数の孔２４が形成されている。
下部電極引き出し配線層２２は、メッシュ状のパターン
になっている。下部電極引き出し配線層２２のパターン
のピッチは、下部シールド層１４のパターンのピッチと
等しく設定されている。
（ａ）に示すように、複数の孔２４が形成されている。
下部電極引き出し配線層２２は、メッシュ状のパターン
になっている。下部電極引き出し配線層２２のパターン
のピッチは、下部シールド層１４のパターンのピッチと
等しく設定されている。
【００１９】下部電極引き出し配線層２２のメッシュ状
のパターンと、下部シールド層１４のメッシュ状のパタ
ーンとは、図２（ａ）に示すように、互いに半ピッチ
（１／２ピッチ）ずれている。
のパターンと、下部シールド層１４のメッシュ状のパタ
ーンとは、図２（ａ）に示すように、互いに半ピッチ
（１／２ピッチ）ずれている。
【００２０】下部電極引き出し配線層２２が埋め込まれ
た層間絶縁膜２０上には、ＳｉＮより成るキャップ層２
４が形成されている。
た層間絶縁膜２０上には、ＳｉＮより成るキャップ層２
４が形成されている。
【００２１】キャップ層２４上には、例えばＳｉＯ2よ
り成る層間絶縁膜２６が形成されている。
り成る層間絶縁膜２６が形成されている。
【００２２】層間絶縁膜２６及びキャップ層２４には、
下部電極引き出し配線層２２に達するビア２８が埋め込
まれている。
下部電極引き出し配線層２２に達するビア２８が埋め込
まれている。
【００２３】また、層間絶縁膜２６には、下部電極裏打
ち配線層３０が埋め込まれている。下部電極裏打ち配線
層３０には、図２（ｂ）に示すように、複数の孔３２が
形成されている。下部電極裏打ち配線層３０は、メッシ
ュ状のパターンになっている。下部電極裏打ち配線層３
０のパターンのピッチは、下部シールド層１４や下部電
極引き出し配線層２２のパターンのピッチと等しく設定
されている。
ち配線層３０が埋め込まれている。下部電極裏打ち配線
層３０には、図２（ｂ）に示すように、複数の孔３２が
形成されている。下部電極裏打ち配線層３０は、メッシ
ュ状のパターンになっている。下部電極裏打ち配線層３
０のパターンのピッチは、下部シールド層１４や下部電
極引き出し配線層２２のパターンのピッチと等しく設定
されている。
【００２４】ビア２８及び下部電極裏打ち配線層３０
は、同一のＣｕ層により一体に形成されている。
は、同一のＣｕ層により一体に形成されている。
【００２５】下部電極裏打ち配線層３０上には、ＴｉＮ
より成る下部電極３４と、ＳｉＯ2より成る容量絶縁膜
３６と、ＴｉＮより成る上部電極３８とが形成されてい
る。これら下部電極３４、容量絶縁膜３６及び上部電極
３８により、ＭＩＭ容量４０が構成されている。
より成る下部電極３４と、ＳｉＯ2より成る容量絶縁膜
３６と、ＴｉＮより成る上部電極３８とが形成されてい
る。これら下部電極３４、容量絶縁膜３６及び上部電極
３８により、ＭＩＭ容量４０が構成されている。
【００２６】また、ＭＩＭ容量４０の周囲の領域の層間
絶縁膜２６上には、ＳｉＮより成るキャップ層４２が形
成されている。キャップ層４２上には、ＳｉＯ2より成
る絶縁膜４４が形成されている。絶縁膜４４は、キャッ
プ層４２をパターニングする際に、ハードマスクとして
機能するものである。絶縁膜４４の上面の高さは、ＭＩ
Ｍ容量４０の上面の高さとほぼ等しくなっている。ＭＩ
Ｍ容量４０の周囲に、ＭＩＭ容量４０の上面とほぼ等し
い高さを有する絶縁膜４４が形成されているのは、ＭＩ
Ｍ容量４０及び絶縁膜４４上に、表面の高さが全体とし
て均一な層間絶縁膜４６を形成するためである。
絶縁膜２６上には、ＳｉＮより成るキャップ層４２が形
成されている。キャップ層４２上には、ＳｉＯ2より成
る絶縁膜４４が形成されている。絶縁膜４４は、キャッ
プ層４２をパターニングする際に、ハードマスクとして
機能するものである。絶縁膜４４の上面の高さは、ＭＩ
Ｍ容量４０の上面の高さとほぼ等しくなっている。ＭＩ
Ｍ容量４０の周囲に、ＭＩＭ容量４０の上面とほぼ等し
い高さを有する絶縁膜４４が形成されているのは、ＭＩ
Ｍ容量４０及び絶縁膜４４上に、表面の高さが全体とし
て均一な層間絶縁膜４６を形成するためである。
【００２７】ＭＩＭ容量４０、キャップ層４２、及び絶
縁膜４４が形成された層間絶縁膜２６上には、層間絶縁
膜４６が形成されている。
縁膜４４が形成された層間絶縁膜２６上には、層間絶縁
膜４６が形成されている。
【００２８】層間絶縁膜４６には、ＭＩＭ容量４０の上
部電極３８に達するビア４８が埋め込まれている。
部電極３８に達するビア４８が埋め込まれている。
【００２９】また、層間絶縁膜４６には、上部電極引き
出し配線層５０が埋め込まれている。上部電極引き出し
配線層５０には、図３に示すように複数の孔５２が形成
されている。上部電極引き出し配線層５０は、メッシュ
状のパターンになっている。上部電極引き出し配線層５
０のパターンのピッチは、例えば１μｍに設定されてい
る。
出し配線層５０が埋め込まれている。上部電極引き出し
配線層５０には、図３に示すように複数の孔５２が形成
されている。上部電極引き出し配線層５０は、メッシュ
状のパターンになっている。上部電極引き出し配線層５
０のパターンのピッチは、例えば１μｍに設定されてい
る。
【００３０】ビア４８及び上部電極引き出し配線層５０
は、同一のＣｕ層により一体に形成されている。
は、同一のＣｕ層により一体に形成されている。
【００３１】上部電極引き出し配線層５０が埋め込まれ
た層間絶縁膜４６上には、ＳｉＮより成るキャップ層５
４が形成されている。
た層間絶縁膜４６上には、ＳｉＮより成るキャップ層５
４が形成されている。
【００３２】キャップ層５４上には、例えばＳｉＯ2よ
り成る層間絶縁膜５６が形成されている。
り成る層間絶縁膜５６が形成されている。
【００３３】層間絶縁膜５６には、Ｃｕより成る上部シ
ールド層５８が埋め込まれている。上部シールド層５８
には、図３に示すように、複数の孔６０が形成されてい
る。上部シールド層５８は、メッシュ状のパターンにな
っている。上部シールド層５８のパターンのピッチは、
上部電極引き出し配線層５０のパターンのピッチと等し
く設定されている。また、上部シールド層５８のパター
ンと、上部電極引き出し配線層５０のパターンとは、互
いに半ピッチずれている。
ールド層５８が埋め込まれている。上部シールド層５８
には、図３に示すように、複数の孔６０が形成されてい
る。上部シールド層５８は、メッシュ状のパターンにな
っている。上部シールド層５８のパターンのピッチは、
上部電極引き出し配線層５０のパターンのピッチと等し
く設定されている。また、上部シールド層５８のパター
ンと、上部電極引き出し配線層５０のパターンとは、互
いに半ピッチずれている。
【００３４】上部シールド層５８が埋め込まれた層間絶
縁膜５６上には、ＳｉＮより成るキャップ層６２が形成
されている。
縁膜５６上には、ＳｉＮより成るキャップ層６２が形成
されている。
【００３５】こうして、本実施形態による半導体装置が
構成されている。
構成されている。
【００３６】下部シールド層１４、下部電極引き出し配
線層２２、下部電極裏打ち配線層３０、上部電極引き出
し配線層５０、及び上部シールド層５８のメッシュ状の
パターンの幅やピッチは、以下のような点を考慮して設
定することが望ましい。
線層２２、下部電極裏打ち配線層３０、上部電極引き出
し配線層５０、及び上部シールド層５８のメッシュ状の
パターンの幅やピッチは、以下のような点を考慮して設
定することが望ましい。
【００３７】まず、所定の設計ルールを満たすことが望
ましい。具体的には、パターンの最小幅、最大幅、最小
面積、最大面積、面積占有率等の設計ルールを満たすこ
とが望ましい。
ましい。具体的には、パターンの最小幅、最大幅、最小
面積、最大面積、面積占有率等の設計ルールを満たすこ
とが望ましい。
【００３８】また、下部シールド層１４や上部シールド
層５８については、十分なシールド効果が得られるよう
にパターンの幅やパターンのピッチを設定することが望
ましい。近年の半導体装置の動作周波数は１００ＭＨｚ
程度が一般的であり、ハイエンドのプロセッサでは動作
周波数が１ＧＨｚ程度のものも存在する。将来的には、
動作周波数が１０ＧＨｚ程度まで向上することも考えら
れる。動作周波数を１０ＧＨｚとすると、動作周波数の
１０倍の高調波成分は１００ＧＨｚとなり、動作周波数
の１００倍の高調波成分は１ＴＨｚとなる。また、ＲＦ
アプリケーションの使用周波数は、数百ＭＨｚ〜数十Ｇ
Ｈｚ程度である。そうすると、半導体装置の動作周波数
やＲＦアプリケーションの使用周波数の高調波成分は、
高くても１ＴＨｚ程度と考えられる。ここで、１ＴＨｚ
の高調波成分を波長に換算すると、１００μｍ以上であ
る。メッシュ状のパターンのピッチを１μｍに設定した
場合、メッシュ状のパターンのピッチは、上述した高周
波成分の波長の１／１００程度である。よって、シール
ド層のメッシュ状のパターンのピッチを例えば１μｍ以
下に設定すれば、シールド層をベタ状に形成した場合と
同様のシールド効果が得られると考えられる。
層５８については、十分なシールド効果が得られるよう
にパターンの幅やパターンのピッチを設定することが望
ましい。近年の半導体装置の動作周波数は１００ＭＨｚ
程度が一般的であり、ハイエンドのプロセッサでは動作
周波数が１ＧＨｚ程度のものも存在する。将来的には、
動作周波数が１０ＧＨｚ程度まで向上することも考えら
れる。動作周波数を１０ＧＨｚとすると、動作周波数の
１０倍の高調波成分は１００ＧＨｚとなり、動作周波数
の１００倍の高調波成分は１ＴＨｚとなる。また、ＲＦ
アプリケーションの使用周波数は、数百ＭＨｚ〜数十Ｇ
Ｈｚ程度である。そうすると、半導体装置の動作周波数
やＲＦアプリケーションの使用周波数の高調波成分は、
高くても１ＴＨｚ程度と考えられる。ここで、１ＴＨｚ
の高調波成分を波長に換算すると、１００μｍ以上であ
る。メッシュ状のパターンのピッチを１μｍに設定した
場合、メッシュ状のパターンのピッチは、上述した高周
波成分の波長の１／１００程度である。よって、シール
ド層のメッシュ状のパターンのピッチを例えば１μｍ以
下に設定すれば、シールド層をベタ状に形成した場合と
同様のシールド効果が得られると考えられる。
【００３９】本実施形態による半導体装置は、ＭＩＭ容
量の上方や下方にシールド層が形成されていることに主
な特徴の一つがある。
量の上方や下方にシールド層が形成されていることに主
な特徴の一つがある。
【００４０】従来の半導体装置では、ＭＩＭ容量にノイ
ズが結合してしまうことがあったが、本実施形態によれ
ば、ＭＩＭ容量の上方や下方にシールド層が形成されて
いるため、ＭＩＭ容量にノイズが結合するのを防止する
ことができる。
ズが結合してしまうことがあったが、本実施形態によれ
ば、ＭＩＭ容量の上方や下方にシールド層が形成されて
いるため、ＭＩＭ容量にノイズが結合するのを防止する
ことができる。
【００４１】また、本実施形態による半導体装置は、シ
ールド層や引き出し配線層等のパターンがメッシュ状に
なっていることにも主な特徴の一つがある。
ールド層や引き出し配線層等のパターンがメッシュ状に
なっていることにも主な特徴の一つがある。
【００４２】近年では、配線の面積占有率を所定の設計
ルールの範囲内、例えば３０％〜８０％の範囲内に収め
ることが要求されている。殊に、Ｃｕ配線等の場合に
は、アルミ配線等の場合より配線の面積占有率に関する
設計ルールが厳しく、例えば２０μｍ□の微小領域内で
も配線の面積占有率を所定の範囲内に収めることが要求
されている。シールド層や引き出し配線層のパターンを
ベタ状に形成した場合には、配線の面積占有率が局所的
に１００％になってしまう。このため、単にシールド層
や引き出し配線層をベタ状に形成した場合には、所定の
設計ルールを満たすことができない。
ルールの範囲内、例えば３０％〜８０％の範囲内に収め
ることが要求されている。殊に、Ｃｕ配線等の場合に
は、アルミ配線等の場合より配線の面積占有率に関する
設計ルールが厳しく、例えば２０μｍ□の微小領域内で
も配線の面積占有率を所定の範囲内に収めることが要求
されている。シールド層や引き出し配線層のパターンを
ベタ状に形成した場合には、配線の面積占有率が局所的
に１００％になってしまう。このため、単にシールド層
や引き出し配線層をベタ状に形成した場合には、所定の
設計ルールを満たすことができない。
【００４３】これに対し、本実施形態では、下部シール
ド層１４、下部電極引き出し配線層２２、下部電極裏打
ち配線層３０、上部電極引き出し配線層５０、及び上部
シールド層５８のパターンがいずれもメッシュ状に形成
されている。このため、本実施形態によれば、所定の設
計ルールを満たしつつ、ＭＩＭ容量にノイズが結合する
のを防止することができる。
ド層１４、下部電極引き出し配線層２２、下部電極裏打
ち配線層３０、上部電極引き出し配線層５０、及び上部
シールド層５８のパターンがいずれもメッシュ状に形成
されている。このため、本実施形態によれば、所定の設
計ルールを満たしつつ、ＭＩＭ容量にノイズが結合する
のを防止することができる。
【００４４】また、本実施形態による半導体装置は、下
部シールド層１４のメッシュ状のパターンと下部電極引
き出し配線層２２のメッシュ状のパターンとの位置関係
が、互いに半ピッチずれていること、また、上部電極引
き出し配線層５０のメッシュ状のパターンと上部シール
ド層５８のメッシュ状のパターンとの位置関係も互いに
半ピッチずれていることにも、主な特徴の一つがある。
部シールド層１４のメッシュ状のパターンと下部電極引
き出し配線層２２のメッシュ状のパターンとの位置関係
が、互いに半ピッチずれていること、また、上部電極引
き出し配線層５０のメッシュ状のパターンと上部シール
ド層５８のメッシュ状のパターンとの位置関係も互いに
半ピッチずれていることにも、主な特徴の一つがある。
【００４５】シールド層のメッシュ状のパターンと引き
出し配線層のメッシュ状のパターンとの相対的な位置関
係が一致している場合には、シールド層と引き出し配線
層との対向面積が大きくなり、シールド層と引き出し配
線層との間に、ある程度の大きさの寄生容量が存在し、
電気的特性に悪影響を及ぼす。
出し配線層のメッシュ状のパターンとの相対的な位置関
係が一致している場合には、シールド層と引き出し配線
層との対向面積が大きくなり、シールド層と引き出し配
線層との間に、ある程度の大きさの寄生容量が存在し、
電気的特性に悪影響を及ぼす。
【００４６】これに対し、本実施形態によれば、下部シ
ールド層１４のメッシュ状のパターンと下部電極引き出
し配線層２２のメッシュ状のパターンとの相対的な位置
関係が、互いに半ピッチずれているため、下部シールド
層１４と下部電極引き出し配線層２２との対向面積が小
さくなり、下部シールド層１４と下部電極引き出し配線
層２２との間の寄生容量を極めて小さくすることができ
る。また、本実施形態によれば、上部電極引き出し配線
層５０のメッシュ状のパターンと上部シールド層５８の
メッシュ状のパターンとの相対的な位置関係が、互いに
半ピッチずれているため、上部電極引き出し配線層５０
と上部シールド層５８との対向面積が小さくなり、上部
電極引き出し配線層５０と上部シールド層５８との間の
寄生容量を極めて小さくすることができる。このため、
本実施形態によれば、寄生容量を小さく抑えつつ、ノイ
ズがＭＩＭ容量４０に結合するのを防止することができ
る。
ールド層１４のメッシュ状のパターンと下部電極引き出
し配線層２２のメッシュ状のパターンとの相対的な位置
関係が、互いに半ピッチずれているため、下部シールド
層１４と下部電極引き出し配線層２２との対向面積が小
さくなり、下部シールド層１４と下部電極引き出し配線
層２２との間の寄生容量を極めて小さくすることができ
る。また、本実施形態によれば、上部電極引き出し配線
層５０のメッシュ状のパターンと上部シールド層５８の
メッシュ状のパターンとの相対的な位置関係が、互いに
半ピッチずれているため、上部電極引き出し配線層５０
と上部シールド層５８との対向面積が小さくなり、上部
電極引き出し配線層５０と上部シールド層５８との間の
寄生容量を極めて小さくすることができる。このため、
本実施形態によれば、寄生容量を小さく抑えつつ、ノイ
ズがＭＩＭ容量４０に結合するのを防止することができ
る。
【００４７】（半導体装置の製造方法）次に、本実施形
態による半導体装置の製造方法を図４乃至図１９を用い
て説明する。図４乃至図１９は、本実施形態による半導
体装置の製造方法を示す工程断面図である。図４（ａ）
は平面図であり、図４（ｂ）及び図４（ｃ）は断面図で
ある。図４（ｂ）は、図４（ａ）のＡ−Ａ′線断面図で
ある。図５（ａ）は断面図であり、図５（ｂ）は平面図
であり、図５（ｃ）は断面図である。図５（ａ）は、図
５（ｂ）のＡ−Ａ′線断面図である。図６（ａ）は平面
図であり、図６（ｂ）及び図６（ｃ）は断面図である。
図７（ａ）は断面図であり、図７（ｂ）は平面図であ
る。図７（ａ）は、図７（ｂ）のＡ−Ａ′線断面図であ
る。図８（ａ）は平面図であり、図８（ｂ）及び図８
（ｃ）は断面図である。図８（ａ）は、図８（ｂ）のＡ
−Ａ′線断面図である。図９（ａ）は平面図であり、図
９（ｂ）及び図９（ｃ）は断面図である。図９（ｂ）
は、図９（ａ）のＡ−Ａ′線断面図である。図１０
（ａ）及び図１０（ｂ）は断面図であり、図１０（ｃ）
は平面図である。図１０（ｂ）は、図１０（ｃ）のＡ−
Ａ′線断面図である。図１１（ａ）は平面図であり、図
１１（ｂ）は断面図である。図１２（ａ）乃至図１３
（ｂ）は断面図である。図１４（ａ）は断面図であり、
図１４（ｂ）は平面図である。図１４（ａ）は平面図で
あり、図１４（ｂ）は断面図である。図１５（ａ）は平
面図であり、図１５（ｂ）は断面図である。図１５
（ｂ）は、図１５（ａ）のＡ−Ａ′線断面図である。図
１６（ａ）及び図１６（ｂ）は、断面図である。図１７
（ａ）及び図１７（ｂ）は平面図である。図１８（ａ）
乃至図１９は断面図である。図１８（ａ）は、図１７
（ｂ）のＡ−Ａ′線断面図である。
態による半導体装置の製造方法を図４乃至図１９を用い
て説明する。図４乃至図１９は、本実施形態による半導
体装置の製造方法を示す工程断面図である。図４（ａ）
は平面図であり、図４（ｂ）及び図４（ｃ）は断面図で
ある。図４（ｂ）は、図４（ａ）のＡ−Ａ′線断面図で
ある。図５（ａ）は断面図であり、図５（ｂ）は平面図
であり、図５（ｃ）は断面図である。図５（ａ）は、図
５（ｂ）のＡ−Ａ′線断面図である。図６（ａ）は平面
図であり、図６（ｂ）及び図６（ｃ）は断面図である。
図７（ａ）は断面図であり、図７（ｂ）は平面図であ
る。図７（ａ）は、図７（ｂ）のＡ−Ａ′線断面図であ
る。図８（ａ）は平面図であり、図８（ｂ）及び図８
（ｃ）は断面図である。図８（ａ）は、図８（ｂ）のＡ
−Ａ′線断面図である。図９（ａ）は平面図であり、図
９（ｂ）及び図９（ｃ）は断面図である。図９（ｂ）
は、図９（ａ）のＡ−Ａ′線断面図である。図１０
（ａ）及び図１０（ｂ）は断面図であり、図１０（ｃ）
は平面図である。図１０（ｂ）は、図１０（ｃ）のＡ−
Ａ′線断面図である。図１１（ａ）は平面図であり、図
１１（ｂ）は断面図である。図１２（ａ）乃至図１３
（ｂ）は断面図である。図１４（ａ）は断面図であり、
図１４（ｂ）は平面図である。図１４（ａ）は平面図で
あり、図１４（ｂ）は断面図である。図１５（ａ）は平
面図であり、図１５（ｂ）は断面図である。図１５
（ｂ）は、図１５（ａ）のＡ−Ａ′線断面図である。図
１６（ａ）及び図１６（ｂ）は、断面図である。図１７
（ａ）及び図１７（ｂ）は平面図である。図１８（ａ）
乃至図１９は断面図である。図１８（ａ）は、図１７
（ｂ）のＡ−Ａ′線断面図である。
【００４８】まず、例えばシリコンより成る半導体基板
１０上に、プラズマＣＶＤ法により、例えば膜厚６００
ｎｍのＳｉＯ2より成る層間絶縁膜１２を形成する（図
４（ａ）及び図４（ｂ）参照）。
１０上に、プラズマＣＶＤ法により、例えば膜厚６００
ｎｍのＳｉＯ2より成る層間絶縁膜１２を形成する（図
４（ａ）及び図４（ｂ）参照）。
【００４９】次に、全面に、スピンコート法により、レ
ジスト膜６４を形成する。
ジスト膜６４を形成する。
【００５０】次に、フォトリソグラフィ技術を用い、レ
ジスト膜６４をパターニングする。これにより、レジス
ト膜６４にメッシュ状のパターンが形成される。
ジスト膜６４をパターニングする。これにより、レジス
ト膜６４にメッシュ状のパターンが形成される。
【００５１】次に、レジスト膜６４をマスクとして、層
間絶縁膜１２をエッチングする。これにより、層間絶縁
膜１２に、下部シールド層１４を埋め込むためのメッシ
ュ状の溝６６が形成される。
間絶縁膜１２をエッチングする。これにより、層間絶縁
膜１２に、下部シールド層１４を埋め込むためのメッシ
ュ状の溝６６が形成される。
【００５２】次に、図４（ｃ）に示すように、全面に、
めっき法により、例えば厚さ６００ｎｍのＣｕ層６８を
形成する。Ｃｕ層６８は、下部シールド層１４を形成す
るためのものである。
めっき法により、例えば厚さ６００ｎｍのＣｕ層６８を
形成する。Ｃｕ層６８は、下部シールド層１４を形成す
るためのものである。
【００５３】次に、図５（ａ）に示すように、ＣＭＰ法
により、層間絶縁膜１２の表面が露出するまで、Ｃｕ層
を研磨する。これにより、層間絶縁膜１２に形成された
メッシュ状の溝６６内に、Ｃｕより成る下部シールド層
１４が埋め込まれる。
により、層間絶縁膜１２の表面が露出するまで、Ｃｕ層
を研磨する。これにより、層間絶縁膜１２に形成された
メッシュ状の溝６６内に、Ｃｕより成る下部シールド層
１４が埋め込まれる。
【００５４】こうして、図５（ｂ）に示すように、メッ
シュ状のシールド層１４が形成される。
シュ状のシールド層１４が形成される。
【００５５】次に、図５（ｃ）に示すように、全面に、
プラズマＣＶＤ法により、例えば厚さ５０ｎｍのＳｉＮ
より成るキャップ層１８を形成する。
プラズマＣＶＤ法により、例えば厚さ５０ｎｍのＳｉＮ
より成るキャップ層１８を形成する。
【００５６】次に、全面に、例えばＳｉＯ2より成る層
間絶縁膜２０を形成する（図６（ａ）及び図６（ｂ）参
照）。
間絶縁膜２０を形成する（図６（ａ）及び図６（ｂ）参
照）。
【００５７】次に、全面に、スピンコート法により、レ
ジスト膜６８を形成する。
ジスト膜６８を形成する。
【００５８】次に、フォトリソグラフィ技術を用い、レ
ジスト膜６８をパターニングする。これにより、レジス
ト膜６８に、メッシュ状のパターンが形成される。
ジスト膜６８をパターニングする。これにより、レジス
ト膜６８に、メッシュ状のパターンが形成される。
【００５９】次に、レジスト膜６８をマスクとして、層
間絶縁膜２０をエッチングする。これにより、層間絶縁
膜２０に、下部電極引き出し配線層２２を埋め込むため
のメッシュ状の溝７０が形成される。
間絶縁膜２０をエッチングする。これにより、層間絶縁
膜２０に、下部電極引き出し配線層２２を埋め込むため
のメッシュ状の溝７０が形成される。
【００６０】次に、図６（ｃ）に示すように、全面に、
めっき法により、厚さ６００ｎｍのＣｕ層７２を形成す
る。Ｃｕ層７２は、下部電極引き出し配線層２２を形成
するためのものである。
めっき法により、厚さ６００ｎｍのＣｕ層７２を形成す
る。Ｃｕ層７２は、下部電極引き出し配線層２２を形成
するためのものである。
【００６１】次に、ＣＭＰ法により、層間絶縁膜２０の
表面が露出するまで、Ｃｕ層７２を研磨する。これによ
り、層間絶縁膜２０に形成されたメッシュ状の溝７０内
に、Ｃｕより成る下部電極引き出し配線層２２が埋め込
まれる（図７（ａ）参照）。
表面が露出するまで、Ｃｕ層７２を研磨する。これによ
り、層間絶縁膜２０に形成されたメッシュ状の溝７０内
に、Ｃｕより成る下部電極引き出し配線層２２が埋め込
まれる（図７（ａ）参照）。
【００６２】こうして、図７（ｂ）に示すように、メッ
シュ状のシールド層２２が形成される。
シュ状のシールド層２２が形成される。
【００６３】次に、全面に、例えば厚さ５０ｎｍのＳｉ
Ｎより成るキャップ層２４を形成する。
Ｎより成るキャップ層２４を形成する。
【００６４】次に、全面に、例えばＳｉＯ2より成る層
間絶縁膜２６を形成する（図８（ａ）及び図８（ｂ）参
照）。
間絶縁膜２６を形成する（図８（ａ）及び図８（ｂ）参
照）。
【００６５】次に、全面に、スピンコート法により、レ
ジスト膜７４を形成する。
ジスト膜７４を形成する。
【００６６】次に、フォトリソグラフィ技術を用い、レ
ジスト膜をパターニングする。これにより、レジスト膜
７４に、層間絶縁膜２６に達する開口部７６が形成され
る。
ジスト膜をパターニングする。これにより、レジスト膜
７４に、層間絶縁膜２６に達する開口部７６が形成され
る。
【００６７】次に、レジスト膜７４をマスクとして、層
間絶縁膜２６をエッチングする。これにより、層間絶縁
膜２６に、キャップ層２４に達するコンタクトホール７
８が形成される（図８（ｃ）参照）。
間絶縁膜２６をエッチングする。これにより、層間絶縁
膜２６に、キャップ層２４に達するコンタクトホール７
８が形成される（図８（ｃ）参照）。
【００６８】次に、全面に、スピンコート法により、レ
ジスト膜８０を形成する（図９（ａ）及び図９（ｂ）参
照）。
ジスト膜８０を形成する（図９（ａ）及び図９（ｂ）参
照）。
【００６９】次に、フォトリソグラフィ技術を用い、レ
ジスト膜８０をパターニングする。これにより、レジス
ト膜８０に、メッシュ状のパターンが形成される。
ジスト膜８０をパターニングする。これにより、レジス
ト膜８０に、メッシュ状のパターンが形成される。
【００７０】次に、レジスト膜８０をマスクとして、層
間絶縁膜２６をエッチングする。これにより、層間絶縁
膜２６に、ビア２８及び下部電極裏打ち配線層３０を埋
め込むためのメッシュ状の溝８２が形成される。
間絶縁膜２６をエッチングする。これにより、層間絶縁
膜２６に、ビア２８及び下部電極裏打ち配線層３０を埋
め込むためのメッシュ状の溝８２が形成される。
【００７１】次に、図９（ｃ）に示すように、コンタク
トホール７８内に露出しているキャップ層２４をエッチ
ングする。こうして、下部電極引き出し配線層２２に達
するコンタクトホール７８が形成される。
トホール７８内に露出しているキャップ層２４をエッチ
ングする。こうして、下部電極引き出し配線層２２に達
するコンタクトホール７８が形成される。
【００７２】次に、図１０（ａ）に示すように、全面
に、めっき法により、厚さ６００ｎｍのＣｕ層８４を形
成する。Ｃｕ層８４は、下部電極裏打ち配線層３０及び
ビア２８を形成するためのものである。
に、めっき法により、厚さ６００ｎｍのＣｕ層８４を形
成する。Ｃｕ層８４は、下部電極裏打ち配線層３０及び
ビア２８を形成するためのものである。
【００７３】次に、ＣＭＰ法により、層間絶縁膜２６の
表面が露出するまで、Ｃｕ層８４を研磨する。こうし
て、層間絶縁膜２６に形成された溝８２内にＣｕより成
るメッシュ状の下部電極裏打ち配線層３０が埋め込まれ
るとともに、コンタクトホール７８内にＣｕより成るビ
ア２８が埋め込まれる（図１０（ｂ）、図１０（ｃ）参
照）。
表面が露出するまで、Ｃｕ層８４を研磨する。こうし
て、層間絶縁膜２６に形成された溝８２内にＣｕより成
るメッシュ状の下部電極裏打ち配線層３０が埋め込まれ
るとともに、コンタクトホール７８内にＣｕより成るビ
ア２８が埋め込まれる（図１０（ｂ）、図１０（ｃ）参
照）。
【００７４】次に、全面に、プラズマＣＶＤ法により、
厚さ５０ｎｍのＳｉＮより成るキャップ層４２を形成す
る（図１１（ａ）及び図１１（ｂ）参照）。
厚さ５０ｎｍのＳｉＮより成るキャップ層４２を形成す
る（図１１（ａ）及び図１１（ｂ）参照）。
【００７５】次に、全面に、プラズマＣＶＤ法により、
膜厚１５０ｎｍのＳｉＯ2より成る絶縁膜４４を形成す
る。絶縁膜４４は、キャップ層４２をエッチングする際
に、ハードマスクとして機能するものである。
膜厚１５０ｎｍのＳｉＯ2より成る絶縁膜４４を形成す
る。絶縁膜４４は、キャップ層４２をエッチングする際
に、ハードマスクとして機能するものである。
【００７６】次に、全面に、スピンコート法により、レ
ジスト膜８６を形成する。この後、フォトリソグラフィ
技術を用い、レジスト膜８６に開口部８８を形成する。
ジスト膜８６を形成する。この後、フォトリソグラフィ
技術を用い、レジスト膜８６に開口部８８を形成する。
【００７７】次に、レジスト膜８６をマスクとして、絶
縁膜４４をエッチングする。
縁膜４４をエッチングする。
【００７８】次に、絶縁膜４４をマスクとして、キャッ
プ層４２をエッチングする。
プ層４２をエッチングする。
【００７９】次に、図１２（ａ）に示すように、全面
に、スパッタ法により、膜厚７０ｎｍのＴｉＮ膜３３を
形成する。ＴｉＮ膜３３は、下部電極３４を形成するた
めのものである。
に、スパッタ法により、膜厚７０ｎｍのＴｉＮ膜３３を
形成する。ＴｉＮ膜３３は、下部電極３４を形成するた
めのものである。
【００８０】次に、全面に、プラズマＣＶＤ法により、
膜厚３０ｎｍのＳｉＯ2膜３５を形成する。ＳｉＯ2膜３
５は、容量絶縁膜３６を形成するためのものである。
膜厚３０ｎｍのＳｉＯ2膜３５を形成する。ＳｉＯ2膜３
５は、容量絶縁膜３６を形成するためのものである。
【００８１】次に、全面に、スパッタ法により、膜厚１
００ｎｍのＴｉＮ膜３７を形成する。ＴｉＮ膜３７は、
上部電極３８を形成するためのものである。
００ｎｍのＴｉＮ膜３７を形成する。ＴｉＮ膜３７は、
上部電極３８を形成するためのものである。
【００８２】こうして、ＴｉＮ膜３３、ＳｉＯ2膜３５
及びＴｉＮ膜３７より成る積層膜３９が形成される。
及びＴｉＮ膜３７より成る積層膜３９が形成される。
【００８３】次に、全面に、スピンコート法により、レ
ジスト膜９０を形成する。この後、フォトリソグラフィ
技術を用い、レジスト膜９０をパターニングする（図１
２（ｂ）参照）。レジスト膜９０は、積層膜３９をＭＩ
Ｍ容量４０の形状にパターニングするためのものであ
る。
ジスト膜９０を形成する。この後、フォトリソグラフィ
技術を用い、レジスト膜９０をパターニングする（図１
２（ｂ）参照）。レジスト膜９０は、積層膜３９をＭＩ
Ｍ容量４０の形状にパターニングするためのものであ
る。
【００８４】次に、レジスト膜９０をマスクとして積層
膜３９をエッチングする。絶縁膜４４は、表面の高さを
均一化するスペーサとして機能する。こうして、積層膜
３９より成るＭＩＭ容量４０が形成される（図１３
（ａ）参照）。
膜３９をエッチングする。絶縁膜４４は、表面の高さを
均一化するスペーサとして機能する。こうして、積層膜
３９より成るＭＩＭ容量４０が形成される（図１３
（ａ）参照）。
【００８５】次に、図１３（ｂ）に示すように、全面
に、例えば高密度プラズマＣＶＤ法により、膜厚２００
０ｎｍのＳｉＯ2より成る層間絶縁膜４６を形成する。
ＭＩＭ容量４０の上面の高さと絶縁膜４４の上面の高さ
とがほぼ等しいため、層間絶縁膜４６の表面の高さは全
体としてほぼ均一になる。
に、例えば高密度プラズマＣＶＤ法により、膜厚２００
０ｎｍのＳｉＯ2より成る層間絶縁膜４６を形成する。
ＭＩＭ容量４０の上面の高さと絶縁膜４４の上面の高さ
とがほぼ等しいため、層間絶縁膜４６の表面の高さは全
体としてほぼ均一になる。
【００８６】なお、ＭＩＭ容量４０が形成されている領
域と絶縁膜４４が形成されている領域との間の部分で
は、図１３（ｂ）に示すように、層間絶縁膜４６の表面
に凹み９２が生じるが、層間絶縁膜４６の表面の高さが
全体としてほぼ均一になるため、後工程で層間絶縁膜４
６の表面をＣＭＰ法により均一に研磨することが可能で
ある。
域と絶縁膜４４が形成されている領域との間の部分で
は、図１３（ｂ）に示すように、層間絶縁膜４６の表面
に凹み９２が生じるが、層間絶縁膜４６の表面の高さが
全体としてほぼ均一になるため、後工程で層間絶縁膜４
６の表面をＣＭＰ法により均一に研磨することが可能で
ある。
【００８７】次に、ＣＭＰ法により、層間絶縁膜４６の
表面を研磨する。これにより、表面が平坦化された層間
絶縁膜４６が得られる（図１４（ａ）及び図１４（ｂ）
参照）。
表面を研磨する。これにより、表面が平坦化された層間
絶縁膜４６が得られる（図１４（ａ）及び図１４（ｂ）
参照）。
【００８８】次に、全面に、スピンコート法により、レ
ジスト膜９４を形成する（図１５（ａ）及び図１５
（ｂ）参照）。
ジスト膜９４を形成する（図１５（ａ）及び図１５
（ｂ）参照）。
【００８９】次に、フォトリソグラフィ技術を用い、レ
ジスト膜９４をパターニングする。これにより、レジス
ト膜９４に、コンタクトホール９８を形成するための開
口部９６が形成される。
ジスト膜９４をパターニングする。これにより、レジス
ト膜９４に、コンタクトホール９８を形成するための開
口部９６が形成される。
【００９０】次に、レジスト膜９４をマスクとして、層
間絶縁膜４６をエッチングする。これにより、層間絶縁
膜４６に、ＭＩＭ容量４０の上部電極３８に達するコン
タクトホール９８が形成される（図１６（ａ）参照）。
間絶縁膜４６をエッチングする。これにより、層間絶縁
膜４６に、ＭＩＭ容量４０の上部電極３８に達するコン
タクトホール９８が形成される（図１６（ａ）参照）。
【００９１】次に、フォトリソグラフィ技術を用い、層
間絶縁膜４６に、メッシュ状の溝１００を形成する（図
１６（ｂ）参照）。メッシュ状の溝１００は、層間絶縁
膜４６に、上部電極引き出し配線層５０を埋め込むため
のものである。
間絶縁膜４６に、メッシュ状の溝１００を形成する（図
１６（ｂ）参照）。メッシュ状の溝１００は、層間絶縁
膜４６に、上部電極引き出し配線層５０を埋め込むため
のものである。
【００９２】次に、全面に、めっき法により、例えば厚
さ６００ｎｍのＣｕ層を形成する。Ｃｕ層は、コンタク
トホール９８内にビア４８を埋め込むとともに、メッシ
ュ状の溝１００内に上部電極引き出し配線層５０を埋め
込むためのものである。
さ６００ｎｍのＣｕ層を形成する。Ｃｕ層は、コンタク
トホール９８内にビア４８を埋め込むとともに、メッシ
ュ状の溝１００内に上部電極引き出し配線層５０を埋め
込むためのものである。
【００９３】次に、ＣＭＰ法により、層間絶縁膜４６の
表面が露出するまでＣｕ層の表面を研磨する。こうし
て、コンタクトホール９８内にＣｕより成るビア４８が
埋め込まれるとともに、メッシュ状の溝１００内に上部
電極引き出し配線層５０が埋め込まれる。こうして、メ
ッシュ状の上部電極引き出し配線層５０が形成される
（図１７（ａ）参照）。
表面が露出するまでＣｕ層の表面を研磨する。こうし
て、コンタクトホール９８内にＣｕより成るビア４８が
埋め込まれるとともに、メッシュ状の溝１００内に上部
電極引き出し配線層５０が埋め込まれる。こうして、メ
ッシュ状の上部電極引き出し配線層５０が形成される
（図１７（ａ）参照）。
【００９４】次に、全面に、プラズマＣＶＤ法により、
厚さ５０ｎｍのＳｉＮより成るキャップ層５４を形成す
る。
厚さ５０ｎｍのＳｉＮより成るキャップ層５４を形成す
る。
【００９５】次に、全面に、プラズマＣＶＤ法により、
膜厚６００ｎｍのＳｉＯ2より成る層間絶縁膜５６を形
成する（図１７（ｂ）及び図１８（ａ）参照）。
膜厚６００ｎｍのＳｉＯ2より成る層間絶縁膜５６を形
成する（図１７（ｂ）及び図１８（ａ）参照）。
【００９６】次に、全面に、スピンコート法により、レ
ジスト膜１０２を形成する。
ジスト膜１０２を形成する。
【００９７】次に、リソグラフィ技術を用い、レジスト
膜１０２をパターニングする。これにより、レジスト膜
１０２に、メッシュ状の溝１０４を形成するためのパタ
ーンが形成される。
膜１０２をパターニングする。これにより、レジスト膜
１０２に、メッシュ状の溝１０４を形成するためのパタ
ーンが形成される。
【００９８】次に、レジスト膜１０２をマスクとして、
層間絶縁膜５６をエッチングする。これにより、層間絶
縁膜５６に、上部シールド層５８を埋め込むためのメッ
シュ状の溝１０４が形成される。
層間絶縁膜５６をエッチングする。これにより、層間絶
縁膜５６に、上部シールド層５８を埋め込むためのメッ
シュ状の溝１０４が形成される。
【００９９】次に、図１８（ｂ）に示すように、全面
に、めっき法により、厚さ６００ｎｍのＣｕ層１０６を
形成する。
に、めっき法により、厚さ６００ｎｍのＣｕ層１０６を
形成する。
【０１００】次に、ＣＭＰ法により、層間絶縁膜５６の
表面が露出するまでＣｕ層１０６を研磨する。これによ
り、メッシュ状の溝１０４内にＣｕより成る上部シール
ド層５８が埋め込まれる（図１９参照）。
表面が露出するまでＣｕ層１０６を研磨する。これによ
り、メッシュ状の溝１０４内にＣｕより成る上部シール
ド層５８が埋め込まれる（図１９参照）。
【０１０１】次に、全面に、厚さ１５０ｎｍのＳｉＮよ
り成るキャップ層６２を形成する。
り成るキャップ層６２を形成する。
【０１０２】こうして、本実施形態による半導体装置が
製造される。
製造される。
【０１０３】本実施形態による半導体装置の製造方法
は、ＭＩＭ容量４０が形成される領域の周囲に、ＭＩＭ
容量４０の上面の高さとほぼ等しい高さを有する絶縁膜
４４を形成し、ＭＩＭ容量４０を形成した後に、絶縁膜
４４を除去することなく、層間絶縁膜４６を形成するこ
とに主な特徴がある。
は、ＭＩＭ容量４０が形成される領域の周囲に、ＭＩＭ
容量４０の上面の高さとほぼ等しい高さを有する絶縁膜
４４を形成し、ＭＩＭ容量４０を形成した後に、絶縁膜
４４を除去することなく、層間絶縁膜４６を形成するこ
とに主な特徴がある。
【０１０４】配線層等の材料としてＣｕ等を用いる場合
には、ダマシン法を用いて層間絶縁膜に配線層等を埋め
込むが、ダマシン法を用いて層間絶縁膜に配線層等を埋
め込むためには、層間絶縁膜の表面が平坦であることが
必要である。ＭＩＭ容量の上方に単に層間絶縁膜を形成
した場合、ＭＩＭ容量の上方で層間絶縁膜の表面が盛り
上がってしまい、層間絶縁膜の表面に段差が生じてしま
う。この場合に層間絶縁膜の表面に生じる段差は、ＣＭ
Ｐ法により平坦化し得る限界を超えるものである。この
ため、ＭＩＭ容量の上方に単に層間絶縁膜を形成した場
合には、ダマシン法を用いて層間絶縁膜に配線層等を埋
め込むことは困難であった。
には、ダマシン法を用いて層間絶縁膜に配線層等を埋め
込むが、ダマシン法を用いて層間絶縁膜に配線層等を埋
め込むためには、層間絶縁膜の表面が平坦であることが
必要である。ＭＩＭ容量の上方に単に層間絶縁膜を形成
した場合、ＭＩＭ容量の上方で層間絶縁膜の表面が盛り
上がってしまい、層間絶縁膜の表面に段差が生じてしま
う。この場合に層間絶縁膜の表面に生じる段差は、ＣＭ
Ｐ法により平坦化し得る限界を超えるものである。この
ため、ＭＩＭ容量の上方に単に層間絶縁膜を形成した場
合には、ダマシン法を用いて層間絶縁膜に配線層等を埋
め込むことは困難であった。
【０１０５】なお、配線層等の材料としてエッチングが
容易な材料を用いる場合には、ダマシン法を用いる必要
がないため、表面に段差が生じた層間絶縁膜上に配線層
等を形成することは可能である。しかし、表面に段差が
生じた層間絶縁膜上に配線層等を形成した場合には、配
線層等に断線が生じる虞があり、高い信頼性を得ること
ができない。また、表面に段差が生じていると、フォト
リソグラフィにおける焦点深度を確保することが困難で
あるため、微細なパターンを形成することは困難であ
る。このため、従来は、ＭＩＭ容量を形成しうる層は、
最上層付近に限定されていた。
容易な材料を用いる場合には、ダマシン法を用いる必要
がないため、表面に段差が生じた層間絶縁膜上に配線層
等を形成することは可能である。しかし、表面に段差が
生じた層間絶縁膜上に配線層等を形成した場合には、配
線層等に断線が生じる虞があり、高い信頼性を得ること
ができない。また、表面に段差が生じていると、フォト
リソグラフィにおける焦点深度を確保することが困難で
あるため、微細なパターンを形成することは困難であ
る。このため、従来は、ＭＩＭ容量を形成しうる層は、
最上層付近に限定されていた。
【０１０６】これに対し、本実施形態によれば、ＭＩＭ
容量４０の周囲に、ＭＩＭ容量４０の上面とほぼ等しい
高さを有する絶縁膜４４を形成するため、層間絶縁膜４
６の表面がＭＩＭ容量４０の上方で盛り上がってしまう
のを防止することができ、層間絶縁膜４６の表面の高さ
を全体としてほぼ均一にすることができる。このため、
本実施形態によれば、層間絶縁膜４６の表面をＣＭＰ法
により平坦化することが可能となり、ダマシン法により
上部電極引き出し配線層５０等を層間絶縁膜４６等に埋
め込むことが可能となる。従って、本実施形態によれ
ば、上部電極引き出し配線層５０等の材料としてＣｕ等
を用いることが可能となる。
容量４０の周囲に、ＭＩＭ容量４０の上面とほぼ等しい
高さを有する絶縁膜４４を形成するため、層間絶縁膜４
６の表面がＭＩＭ容量４０の上方で盛り上がってしまう
のを防止することができ、層間絶縁膜４６の表面の高さ
を全体としてほぼ均一にすることができる。このため、
本実施形態によれば、層間絶縁膜４６の表面をＣＭＰ法
により平坦化することが可能となり、ダマシン法により
上部電極引き出し配線層５０等を層間絶縁膜４６等に埋
め込むことが可能となる。従って、本実施形態によれ
ば、上部電極引き出し配線層５０等の材料としてＣｕ等
を用いることが可能となる。
【０１０７】また、本実施形態によれば、表面の平坦な
層間絶縁膜４６に上部電極引き出し配線層５０を埋め込
むことができるので、上部電極引き出し配線層５０に断
線等が生じるのを防止することができ、高い信頼性を得
ることが可能となる。
層間絶縁膜４６に上部電極引き出し配線層５０を埋め込
むことができるので、上部電極引き出し配線層５０に断
線等が生じるのを防止することができ、高い信頼性を得
ることが可能となる。
【０１０８】また、本実施形態によれば、ＭＩＭ容量４
０上に層間絶縁膜４６等を平坦に形成することが可能と
なるため、ＭＩＭ容量４０より上層に微細パターンを形
成することが可能となり、最上層付近に限定されること
なくＭＩＭ容量４０を形成することが可能となる。
０上に層間絶縁膜４６等を平坦に形成することが可能と
なるため、ＭＩＭ容量４０より上層に微細パターンを形
成することが可能となり、最上層付近に限定されること
なくＭＩＭ容量４０を形成することが可能となる。
【０１０９】また、本実施形態によれば、最上層付近に
限定されることなくＭＩＭ容量４０を形成することがで
きるため、ＭＩＭ容量４０や上部電極引き出し配線層５
０の上方に上部シールド層５８等を形成することも可能
となる。
限定されることなくＭＩＭ容量４０を形成することがで
きるため、ＭＩＭ容量４０や上部電極引き出し配線層５
０の上方に上部シールド層５８等を形成することも可能
となる。
【０１１０】また、本実施形態によれば、絶縁膜４４
は、キャップ層４２をパターニングするためのハードマ
スクを兼ねるものである。従って、本実施形態によれ
ば、工程の増加を招くことなく、表面の高さがほぼ均一
な層間絶縁膜４６を形成することが可能となる。
は、キャップ層４２をパターニングするためのハードマ
スクを兼ねるものである。従って、本実施形態によれ
ば、工程の増加を招くことなく、表面の高さがほぼ均一
な層間絶縁膜４６を形成することが可能となる。
【０１１１】（変形例（その１））次に、本実施形態の
変形例（その１）による半導体装置を図２０を用いて説
明する。図２０は、本変形例による半導体装置を示す断
面図である。
変形例（その１）による半導体装置を図２０を用いて説
明する。図２０は、本変形例による半導体装置を示す断
面図である。
【０１１２】本変形例による半導体装置は、ＭＩＭ容量
４０ａの上部電極３８ａの厚さが２００ｎｍと厚く設定
されていることに主な特徴がある。
４０ａの上部電極３８ａの厚さが２００ｎｍと厚く設定
されていることに主な特徴がある。
【０１１３】図２０に示すように、層間絶縁膜２６に配
線層１０８が埋め込まれている場合、上層の配線層（図
示せず）と配線層１０８とを電気的に接続するため、配
線層１０８に達するコンタクトホール１１０を形成する
ことが必要となる。
線層１０８が埋め込まれている場合、上層の配線層（図
示せず）と配線層１０８とを電気的に接続するため、配
線層１０８に達するコンタクトホール１１０を形成する
ことが必要となる。
【０１１４】配線層１０８に達するコンタクトホール１
１０は、キャップ層４２をエッチングストッパとして層
間絶縁膜４６及び絶縁膜４４をエッチングし、更に、露
出したキャップ層４２をエッチングすることにより形成
される。
１０は、キャップ層４２をエッチングストッパとして層
間絶縁膜４６及び絶縁膜４４をエッチングし、更に、露
出したキャップ層４２をエッチングすることにより形成
される。
【０１１５】しかし、ＭＩＭ容量４０ａの上部電極３８
ａに達するコンタクトホール９８の深さに比べて、配線
層１０８に達するコンタクトホール１１０の深さの方が
深いため、コンタクトホール１１０を形成する過程で、
コンタクトホール９８内に露出したＭＩＭ容量４０ａの
上部電極３８ａの表面がエッチングされる場合があり得
る。この場合、ＭＩＭ容量４０ａの上部電極３８ａの厚
さが薄いと、コンタクトホール９８がＭＩＭ容量４０ａ
の上部電極３８ａを突き抜けて、容量絶縁膜３６にまで
達してしまうこととなる。
ａに達するコンタクトホール９８の深さに比べて、配線
層１０８に達するコンタクトホール１１０の深さの方が
深いため、コンタクトホール１１０を形成する過程で、
コンタクトホール９８内に露出したＭＩＭ容量４０ａの
上部電極３８ａの表面がエッチングされる場合があり得
る。この場合、ＭＩＭ容量４０ａの上部電極３８ａの厚
さが薄いと、コンタクトホール９８がＭＩＭ容量４０ａ
の上部電極３８ａを突き抜けて、容量絶縁膜３６にまで
達してしまうこととなる。
【０１１６】そこで、本変形例では、ＭＩＭ容量４０ａ
の上部電極３８ａの厚さを厚く設定することにより、コ
ンタクトホール１１０を形成する過程でコンタクトホー
ル９８がＭＩＭ容量４０ａの上部電極３８を突き抜けて
容量絶縁膜３６に達してしまうのを防止している。
の上部電極３８ａの厚さを厚く設定することにより、コ
ンタクトホール１１０を形成する過程でコンタクトホー
ル９８がＭＩＭ容量４０ａの上部電極３８を突き抜けて
容量絶縁膜３６に達してしまうのを防止している。
【０１１７】なお、上部電極３８ａを厚く形成するのに
伴い、絶縁膜４４についても厚く形成し、絶縁膜４４の
高さとＭＩＭ容量４０ａの高さとを等しく設定すること
が望ましい。
伴い、絶縁膜４４についても厚く形成し、絶縁膜４４の
高さとＭＩＭ容量４０ａの高さとを等しく設定すること
が望ましい。
【０１１８】このように本変形例によれば、ＭＩＭ容量
４０ａの上部電極３８ａが厚く形成されているため、配
線層１０８に達する深いコンタクトホール１１０を形成
する場合であっても、コンタクトホール９８がＭＩＭ容
量４０ａの上部電極３８を突き抜けて容量絶縁膜３６に
達してしまうのを防止することができる。
４０ａの上部電極３８ａが厚く形成されているため、配
線層１０８に達する深いコンタクトホール１１０を形成
する場合であっても、コンタクトホール９８がＭＩＭ容
量４０ａの上部電極３８を突き抜けて容量絶縁膜３６に
達してしまうのを防止することができる。
【０１１９】（変形例（その２））次に、本実施形態の
変形例（その２）による半導体装置を図２１を用いて説
明する。図２１は、本変形例による半導体装置を示す断
面図である。
変形例（その２）による半導体装置を図２１を用いて説
明する。図２１は、本変形例による半導体装置を示す断
面図である。
【０１２０】本変形例による半導体装置は、ＭＩＭ容量
４０ｂ上に、エッチングストッパ膜１１２が形成されて
いることに主な特徴がある。
４０ｂ上に、エッチングストッパ膜１１２が形成されて
いることに主な特徴がある。
【０１２１】図２１に示すように、本変形例では、ＭＩ
Ｍ容量４０ｂ上にＳｉＮより成る膜厚５０ｎｍのエッチ
ングストッパ膜１１２が形成されている。
Ｍ容量４０ｂ上にＳｉＮより成る膜厚５０ｎｍのエッチ
ングストッパ膜１１２が形成されている。
【０１２２】図２０に示す半導体装置では、ＭＩＭ容量
４０ａの上部電極３８ａを厚く形成することにより、コ
ンタクトホール９８がＭＩＭ容量４０ｂの上部電極３８
ａを突き抜けて容量絶縁膜３６に達してしまうのを防止
していたが、本変形例では、ＭＩＭ容量４０ｂの上部電
極３８ｂ上にエッチングストッパ膜１１２を形成するこ
とにより、コンタクトホール９８がＭＩＭ容量４０ｂの
上部電極３８ｂを突き抜けて容量絶縁膜３６に達してし
まうのを防止している。
４０ａの上部電極３８ａを厚く形成することにより、コ
ンタクトホール９８がＭＩＭ容量４０ｂの上部電極３８
ａを突き抜けて容量絶縁膜３６に達してしまうのを防止
していたが、本変形例では、ＭＩＭ容量４０ｂの上部電
極３８ｂ上にエッチングストッパ膜１１２を形成するこ
とにより、コンタクトホール９８がＭＩＭ容量４０ｂの
上部電極３８ｂを突き抜けて容量絶縁膜３６に達してし
まうのを防止している。
【０１２３】このように、ＭＩＭ容量４０ｂ上にエッチ
ングストッパ膜１１２を形成することによっても、コン
タクトホール９８がＭＩＭ容量４０ｂの上部電極３８ｂ
を突き抜けて容量絶縁膜３６に達してしまうのを防止す
ることができる。
ングストッパ膜１１２を形成することによっても、コン
タクトホール９８がＭＩＭ容量４０ｂの上部電極３８ｂ
を突き抜けて容量絶縁膜３６に達してしまうのを防止す
ることができる。
【０１２４】［第２実施形態］本発明の第２実施形態に
よる半導体装置を図２２を用いて説明する。図２２は、
本実施形態による半導体装置のパターンのレイアウトを
示す平面図である。図１乃至図２１に示す第１実施形態
による半導体装置及びその製造方法と同一の構成要素に
は、同一の符号を付して説明を省略または簡潔にする。
よる半導体装置を図２２を用いて説明する。図２２は、
本実施形態による半導体装置のパターンのレイアウトを
示す平面図である。図１乃至図２１に示す第１実施形態
による半導体装置及びその製造方法と同一の構成要素に
は、同一の符号を付して説明を省略または簡潔にする。
【０１２５】本実施形態による半導体装置は、ＭＩＭ容
量、引き出し配線層、シールド層等が形成される領域
が、内部の基本ブロック１１４と、周辺部の基本ブロッ
ク１１６と、コーナー部の基本ブロック１１８とに区分
されており、これらの基本ブロック１１４、１１６、１
１８を適宜組み合わせることによりＭＩＭ容量、引き出
し配線層及びシールド層等が構成されていることに主な
特徴がある。
量、引き出し配線層、シールド層等が形成される領域
が、内部の基本ブロック１１４と、周辺部の基本ブロッ
ク１１６と、コーナー部の基本ブロック１１８とに区分
されており、これらの基本ブロック１１４、１１６、１
１８を適宜組み合わせることによりＭＩＭ容量、引き出
し配線層及びシールド層等が構成されていることに主な
特徴がある。
【０１２６】内部の基本ブロック１１４は、ＭＩＭ容量
４０の内側の部分を構成する基本ブロックである。内部
の基本ブロック１１４のパターンは、ＭＩＭ容量４０の
内側の部分を構成する基本パターン４０P1と、上部電極
引き出し配線層５０の内側の部分を構成する基本パター
ン５０P1と、上部シールド層５８の内側の部分を構成す
る基本パターン５８P1と、下部電極裏打ち配線層３０の
内側の部分を構成する基本パターン（図示せず）と、下
部電極引き出し配線層２２の内側の部分を構成する基本
パターン（図示せず）と、下部シールド層１４の内側の
部分を構成する基本パターン（図示せず）とにより構成
されている。なお、下部電極裏打ち配線層３０の内側の
部分を構成する基本パターンの形状及び下部電極引き出
し配線層２２の内側の部分を構成する基本パターンの形
状は、上部電極引き出し配線層５０の内側の部分を構成
する基本パターン５０P1の形状と等しく設定されてい
る。また、下部シールド層１４の内側の部分を構成する
基本パターンの形状は、上部シールド層５８の内側の部
分を構成する基本パターン５８P1の形状と等しく設定さ
れている。
４０の内側の部分を構成する基本ブロックである。内部
の基本ブロック１１４のパターンは、ＭＩＭ容量４０の
内側の部分を構成する基本パターン４０P1と、上部電極
引き出し配線層５０の内側の部分を構成する基本パター
ン５０P1と、上部シールド層５８の内側の部分を構成す
る基本パターン５８P1と、下部電極裏打ち配線層３０の
内側の部分を構成する基本パターン（図示せず）と、下
部電極引き出し配線層２２の内側の部分を構成する基本
パターン（図示せず）と、下部シールド層１４の内側の
部分を構成する基本パターン（図示せず）とにより構成
されている。なお、下部電極裏打ち配線層３０の内側の
部分を構成する基本パターンの形状及び下部電極引き出
し配線層２２の内側の部分を構成する基本パターンの形
状は、上部電極引き出し配線層５０の内側の部分を構成
する基本パターン５０P1の形状と等しく設定されてい
る。また、下部シールド層１４の内側の部分を構成する
基本パターンの形状は、上部シールド層５８の内側の部
分を構成する基本パターン５８P1の形状と等しく設定さ
れている。
【０１２７】周辺部の基本ブロック１１６は、ＭＩＭ容
量４０の周縁を含む部分を構成する基本ブロックであ
る。周辺部の基本ブロック１１６のパターンは、ＭＩＭ
容量４０の周縁部を含む部分を構成する基本パターン４
０P2と、上部電極引き出し配線層５０の周縁を含む部分
を構成する基本パターン５０P2と、上部シールド層５８
の周縁を含む部分を構成する基本パターン５８P2と、下
部電極裏打ち配線層３０の周縁を含む部分を構成する基
本パターン（図示せず）と、下部電極引き出し配線層２
２の周縁を含む部分を構成する基本パターン（図示せ
ず）と、下部シールド層１４の周縁を含む部分を構成す
る基本パターン（図示せず）とにより構成されている。
下部電極裏打ち配線層３０の周縁を含む部分を構成する
基本パターンの形状、及び下部電極引き出し配線層２２
の周縁を含む部分を構成する基本パターンの形状は、上
部電極引き出し配線層５０の周縁を含む部分を構成する
基本パターン５０P2の形状と等しく設定されている。ま
た、下部シールド層１４の周縁を含む部分を構成する基
本パターンの形状は、上部シールド層５８の周縁を含む
部分のパターンを構成する基本パターン５８P2の形状と
等しく設定されている。
量４０の周縁を含む部分を構成する基本ブロックであ
る。周辺部の基本ブロック１１６のパターンは、ＭＩＭ
容量４０の周縁部を含む部分を構成する基本パターン４
０P2と、上部電極引き出し配線層５０の周縁を含む部分
を構成する基本パターン５０P2と、上部シールド層５８
の周縁を含む部分を構成する基本パターン５８P2と、下
部電極裏打ち配線層３０の周縁を含む部分を構成する基
本パターン（図示せず）と、下部電極引き出し配線層２
２の周縁を含む部分を構成する基本パターン（図示せ
ず）と、下部シールド層１４の周縁を含む部分を構成す
る基本パターン（図示せず）とにより構成されている。
下部電極裏打ち配線層３０の周縁を含む部分を構成する
基本パターンの形状、及び下部電極引き出し配線層２２
の周縁を含む部分を構成する基本パターンの形状は、上
部電極引き出し配線層５０の周縁を含む部分を構成する
基本パターン５０P2の形状と等しく設定されている。ま
た、下部シールド層１４の周縁を含む部分を構成する基
本パターンの形状は、上部シールド層５８の周縁を含む
部分のパターンを構成する基本パターン５８P2の形状と
等しく設定されている。
【０１２８】コーナー部の基本ブロック１１８は、ＭＩ
Ｍ容量４０の角を含む部分を構成する基本ブロックであ
る。コーナー部の基本ブロック１１８のパターンは、Ｍ
ＩＭ容量４０の角を含む部分を構成する基本パターン４
０P3と、上部電極引き出し配線層５０の角を含む部分を
構成する基本パターン５０P3と、上部シールド層５８の
角を含む部分を構成する基本パターン５８P3と、下部電
極裏打ち配線層３０の角を含む部分を構成する基本パタ
ーン（図示せず）と、下部電極引き出し配線層２２の角
を含む部分を構成する基本パターン（図示せず）と、下
部シールド層１４の角を含む部分を構成する基本パター
ン（図示せず）とにより構成されている。下部電極裏打
ち配線層３０の角を含む部分を構成する基本パターンの
形状、及び下部電極引き出し配線層２２の角を含む部分
を構成する基本パターンの形状は、上部電極引き出し配
線層５０の角を含む部分を構成する基本パターン５０P3
の形状と等しく設定されている。また、下部電極引き出
し配線層２２の角を含む部分を構成する基本パターンの
形状は、上部シールド層５８の角を含む部分を構成する
基本パターン５８P3の形状と等しく設定されている。
Ｍ容量４０の角を含む部分を構成する基本ブロックであ
る。コーナー部の基本ブロック１１８のパターンは、Ｍ
ＩＭ容量４０の角を含む部分を構成する基本パターン４
０P3と、上部電極引き出し配線層５０の角を含む部分を
構成する基本パターン５０P3と、上部シールド層５８の
角を含む部分を構成する基本パターン５８P3と、下部電
極裏打ち配線層３０の角を含む部分を構成する基本パタ
ーン（図示せず）と、下部電極引き出し配線層２２の角
を含む部分を構成する基本パターン（図示せず）と、下
部シールド層１４の角を含む部分を構成する基本パター
ン（図示せず）とにより構成されている。下部電極裏打
ち配線層３０の角を含む部分を構成する基本パターンの
形状、及び下部電極引き出し配線層２２の角を含む部分
を構成する基本パターンの形状は、上部電極引き出し配
線層５０の角を含む部分を構成する基本パターン５０P3
の形状と等しく設定されている。また、下部電極引き出
し配線層２２の角を含む部分を構成する基本パターンの
形状は、上部シールド層５８の角を含む部分を構成する
基本パターン５８P3の形状と等しく設定されている。
【０１２９】内部の基本ブロック１１４、周辺部の基本
ブロック１１６、及びコーナー部の基本ブロック１１８
の繰り返しピッチは、例えば１μｍに設定されている。
ここで、繰り返しピッチとは、これらの基本ブロック１
１４、１１６、１１８のパターンを繰り返して配置する
際のピッチのことである。
ブロック１１６、及びコーナー部の基本ブロック１１８
の繰り返しピッチは、例えば１μｍに設定されている。
ここで、繰り返しピッチとは、これらの基本ブロック１
１４、１１６、１１８のパターンを繰り返して配置する
際のピッチのことである。
【０１３０】内部の基本ブロック１１４の基本パターン
は、ＭＩＭ容量４０の内側の領域に、例えば横４列、縦
３列で配置されている。
は、ＭＩＭ容量４０の内側の領域に、例えば横４列、縦
３列で配置されている。
【０１３１】また、周辺部の基本ブロック１１６の基本
パターンは、ＭＩＭ容量４０の周縁を含む領域に、例え
ば合計で１４個配置されている。
パターンは、ＭＩＭ容量４０の周縁を含む領域に、例え
ば合計で１４個配置されている。
【０１３２】また、コーナー部の基本ブロック１１８の
基本パターンは、ＭＩＭ容量４０の角を含む領域に、合
計で４個配置されている。
基本パターンは、ＭＩＭ容量４０の角を含む領域に、合
計で４個配置されている。
【０１３３】このようにして基本ブロック１１４、１１
６、１１８のパターンを組み合わせると、例えば横５μ
ｍ、縦４μｍのＭＩＭ容量４０のパターンが構成され
る。なお、ここでは、基本ブロック１１４、１１６、１
１８のパターンの重ねしろは０μｍに設定されている。
６、１１８のパターンを組み合わせると、例えば横５μ
ｍ、縦４μｍのＭＩＭ容量４０のパターンが構成され
る。なお、ここでは、基本ブロック１１４、１１６、１
１８のパターンの重ねしろは０μｍに設定されている。
【０１３４】内部の基本ブロック１１４を１つ配置した
場合に得られるＭＩＭ容量４０の容量値をＣ1とし、周
辺部の基本ブロック１１６を１つ配置した場合に得られ
るＭＩＭ容量４０の容量値をＣ2とし、コーナー部の基
本ブロック１１８を１つ配置した場合に得られるＭＩＭ
容量４０の容量値をＣ3とし、内部の基本ブロック１１
４の配置数をｎ1、周辺部の基本ブロックの配置数を
ｎ2、コーナー部の基本ブロックの配置数をｎ3とする
と、これらの基本ブロック１１４、１１６、１１８を配
置して得られるＭＩＭ容量４０の容量値Ｃは、 Ｃ ＝ Ｃ1×ｎ1 ＋ Ｃ2×ｎ2 ＋Ｃ3×ｎ3 で表される。
場合に得られるＭＩＭ容量４０の容量値をＣ1とし、周
辺部の基本ブロック１１６を１つ配置した場合に得られ
るＭＩＭ容量４０の容量値をＣ2とし、コーナー部の基
本ブロック１１８を１つ配置した場合に得られるＭＩＭ
容量４０の容量値をＣ3とし、内部の基本ブロック１１
４の配置数をｎ1、周辺部の基本ブロックの配置数を
ｎ2、コーナー部の基本ブロックの配置数をｎ3とする
と、これらの基本ブロック１１４、１１６、１１８を配
置して得られるＭＩＭ容量４０の容量値Ｃは、 Ｃ ＝ Ｃ1×ｎ1 ＋ Ｃ2×ｎ2 ＋Ｃ3×ｎ3 で表される。
【０１３５】図２２から分かるように、周辺部の基本ブ
ロック１１６におけるＭＩＭ容量４０を構成する部分の
基本パターン４０P2の面積は、内部の基本ブロック１１
４におけるＭＩＭ容量４０を構成する部分の基本パター
ン４０P1の面積の１／２である。そうすると、周辺部の
基本ブロック１１６を１つ配置した場合に得られるＭＩ
Ｍ容量４０の容量値Ｃ2は、 Ｃ2 ＝ Ｃ1／２ で表される。
ロック１１６におけるＭＩＭ容量４０を構成する部分の
基本パターン４０P2の面積は、内部の基本ブロック１１
４におけるＭＩＭ容量４０を構成する部分の基本パター
ン４０P1の面積の１／２である。そうすると、周辺部の
基本ブロック１１６を１つ配置した場合に得られるＭＩ
Ｍ容量４０の容量値Ｃ2は、 Ｃ2 ＝ Ｃ1／２ で表される。
【０１３６】また、図２２から分かるように、コーナー
部の基本ブロック１１８におけるＭＩＭ容量４０の部分
を構成する基本パターン４０P3の面積は、内部の基本ブ
ロック１１４におけるＭＩＭ容量４０を構成する基本パ
ターン４０P1の面積の１／４である。そうすると、コー
ナー部の基本ブロック１１８を１つ配置した場合に得ら
れるＭＩＭ容量４０の容量値Ｃ3は、 Ｃ3 ＝ Ｃ1／４ で表される。
部の基本ブロック１１８におけるＭＩＭ容量４０の部分
を構成する基本パターン４０P3の面積は、内部の基本ブ
ロック１１４におけるＭＩＭ容量４０を構成する基本パ
ターン４０P1の面積の１／４である。そうすると、コー
ナー部の基本ブロック１１８を１つ配置した場合に得ら
れるＭＩＭ容量４０の容量値Ｃ3は、 Ｃ3 ＝ Ｃ1／４ で表される。
【０１３７】また、上述したように、本実施形態では、
内部の基本ブロック１１４の配置数ｎ1は１２であり、
周辺部の基本ブロック１１６の配置数ｎ2は１４であ
り、コーナー部の基本ブロック１１８の配置数ｎ3は４
個としている。
内部の基本ブロック１１４の配置数ｎ1は１２であり、
周辺部の基本ブロック１１６の配置数ｎ2は１４であ
り、コーナー部の基本ブロック１１８の配置数ｎ3は４
個としている。
【０１３８】そうすると、ＭＩＭ容量４０の容量値Ｃ
は、 Ｃ ＝ Ｃ1×ｎ1 ＋ Ｃ2×ｎ2 ＋Ｃ3×ｎ3 ＝ Ｃ1×１２ ＋ （Ｃ1／２）×１４ ＋（Ｃ1／４）×４ ＝ Ｃ1×２０ となる。
は、 Ｃ ＝ Ｃ1×ｎ1 ＋ Ｃ2×ｎ2 ＋Ｃ3×ｎ3 ＝ Ｃ1×１２ ＋ （Ｃ1／２）×１４ ＋（Ｃ1／４）×４ ＝ Ｃ1×２０ となる。
【０１３９】ここで、容量値Ｃ1が例えば１ｐＦである
場合には、ＭＩＭ容量４０の容量値Ｃは、上記の式によ
り例えば２０ｐＦと算出することができる。
場合には、ＭＩＭ容量４０の容量値Ｃは、上記の式によ
り例えば２０ｐＦと算出することができる。
【０１４０】このように、本実施形態によれば、各基本
ブロック１１４、１１６、１１８の配置により得られる
容量値Ｃ1、Ｃ2、Ｃ3と、各基本ブロック１１４、１１
６、１１８の配置数ｎ1、ｎ2、ｎ3とにより、ＭＩＭ容
量４０の容量値Ｃを容易に算出することができる。
ブロック１１４、１１６、１１８の配置により得られる
容量値Ｃ1、Ｃ2、Ｃ3と、各基本ブロック１１４、１１
６、１１８の配置数ｎ1、ｎ2、ｎ3とにより、ＭＩＭ容
量４０の容量値Ｃを容易に算出することができる。
【０１４１】なお、基本パターンの幅は、最大配線幅、
最小配線幅、最小配線間隔、配線の面積占有率等の設計
ルールを満足するように設定することが望ましい。例え
ば、最大配線幅の制限が２μｍ、最小配線幅の制限が
０．３μｍ、最小配線間隔の制限が０．３μｍ、配線の
面積占有率の制限が２０μｍ□領域内で３０〜８０％で
ある場合には、基本ブロックを配置する周期を１μｍ、
配線幅を０．４μｍ、繰り返しピッチを１μｍとすれ
ば、最大配線幅の制限、最小配線幅の制限、最小配線間
隔の制限等を十分満足し得る。この場合、内部の基本ブ
ロック１１４において、引き出し配線層やシールド層の
パターンの面積占有率を、１μｍ□の領域内で例えば６
４％程度とすることができる。
最小配線幅、最小配線間隔、配線の面積占有率等の設計
ルールを満足するように設定することが望ましい。例え
ば、最大配線幅の制限が２μｍ、最小配線幅の制限が
０．３μｍ、最小配線間隔の制限が０．３μｍ、配線の
面積占有率の制限が２０μｍ□領域内で３０〜８０％で
ある場合には、基本ブロックを配置する周期を１μｍ、
配線幅を０．４μｍ、繰り返しピッチを１μｍとすれ
ば、最大配線幅の制限、最小配線幅の制限、最小配線間
隔の制限等を十分満足し得る。この場合、内部の基本ブ
ロック１１４において、引き出し配線層やシールド層の
パターンの面積占有率を、１μｍ□の領域内で例えば６
４％程度とすることができる。
【０１４２】また、図２２から分かるように、周辺部の
基本ブロック１１６やコーナー部の基本ブロック１１８
では、内部の基本ブロック１１４と比較して、配線の面
積占有率が小さくなるが、１μｍ□程度の微小領域内に
おける面積占有率は、必ずしも厳密に満たす必要はない
ため、特段の問題はない。１μｍ□の微小領域内におけ
る面積占有率を厳密に満たすことが必要な場合には、周
辺部の基本ブロック１１６やコーナー部の基本ブロック
１１８にダミーパターンを配置するようにしてもよい。
基本ブロック１１６やコーナー部の基本ブロック１１８
では、内部の基本ブロック１１４と比較して、配線の面
積占有率が小さくなるが、１μｍ□程度の微小領域内に
おける面積占有率は、必ずしも厳密に満たす必要はない
ため、特段の問題はない。１μｍ□の微小領域内におけ
る面積占有率を厳密に満たすことが必要な場合には、周
辺部の基本ブロック１１６やコーナー部の基本ブロック
１１８にダミーパターンを配置するようにしてもよい。
【０１４３】このように、本実施形態によれば、複数の
基本ブロックを適宜配置することによりＭＩＭ容量、引
き出し配線層、及びシールド層等のパターンを構成する
ことができるため、ＣＡＤ等を用いてＭＩＭ容量、引き
出し配線層、及びシールド層等のパターンを容易に構成
することができる。
基本ブロックを適宜配置することによりＭＩＭ容量、引
き出し配線層、及びシールド層等のパターンを構成する
ことができるため、ＣＡＤ等を用いてＭＩＭ容量、引き
出し配線層、及びシールド層等のパターンを容易に構成
することができる。
【０１４４】また、本実施形態によれば、各基本ブロッ
クの配置により得られる容量値Ｃ1、Ｃ2、Ｃ3と各基本
ブロックの配置数ｎ1、ｎ2、ｎ3とから、容易にＭＩＭ
容量の容量値Ｃを算出することができるため、設計の容
易化を図ることができる。
クの配置により得られる容量値Ｃ1、Ｃ2、Ｃ3と各基本
ブロックの配置数ｎ1、ｎ2、ｎ3とから、容易にＭＩＭ
容量の容量値Ｃを算出することができるため、設計の容
易化を図ることができる。
【０１４５】（変形例）次に、本実施形態による半導体
装置の製造方法の変形例を図２３を用いて説明する。図
２３は、本変形例による半導体装置のパターンのレイア
ウトを示す平面図である。
装置の製造方法の変形例を図２３を用いて説明する。図
２３は、本変形例による半導体装置のパターンのレイア
ウトを示す平面図である。
【０１４６】図２３に示すように、本変形例による半導
体装置は、ＭＩＭ容量の大きさに対して、シールド層が
一回り大きく形成されていることに主な特徴がある。
体装置は、ＭＩＭ容量の大きさに対して、シールド層が
一回り大きく形成されていることに主な特徴がある。
【０１４７】本変形例による半導体装置は、ＭＩＭ容量
４０等が形成される領域が、内部の基本ブロック１１
４、内側周辺部の基本ブロック１２０、内側コーナー部
の基本ブロック１２２、外側周辺部の基本ブロック１２
４、外側コーナー部の基本ブロック１２６とに区分され
ており、これら基本ブロック１１４、１２０、１２２、
１２４、１２６を適宜組み合わせることによりＭＩＭ容
量４０等が構成されていることに主な特徴がある。
４０等が形成される領域が、内部の基本ブロック１１
４、内側周辺部の基本ブロック１２０、内側コーナー部
の基本ブロック１２２、外側周辺部の基本ブロック１２
４、外側コーナー部の基本ブロック１２６とに区分され
ており、これら基本ブロック１１４、１２０、１２２、
１２４、１２６を適宜組み合わせることによりＭＩＭ容
量４０等が構成されていることに主な特徴がある。
【０１４８】内部の基本ブロック１１４については、図
２２を用いて上述した内部の基本ブロック１１４と同様
であるため、ここでは説明を省略する。
２２を用いて上述した内部の基本ブロック１１４と同様
であるため、ここでは説明を省略する。
【０１４９】内側周辺部の基本ブロック１２０は、ＭＩ
Ｍ容量４０の周縁を含む部分を構成する基本ブロックで
ある。内側周辺部の基本ブロック１２０のパターンは、
ＭＩＭ容量４０の周縁部を含む部分を構成する基本パタ
ーン４０P4と、上部電極引き出し配線層５０ａの内側の
部分を構成する基本パターン５０P4と、上部シールド層
５８ａの周縁を含む部分を構成する基本パターン５８P4
と、下部電極裏打ち配線層（図示せず）の内側の部分を
構成する基本パターン（図示せず）と、下部電極引き出
し配線層（図示せず）の内側の部分を構成する基本パタ
ーン（図示せず）と、下部シールド層（図示せず）の内
側の部分を構成する基本パターン（図示せず）とにより
構成されている。なお、下部電極裏打ち配線層の内側の
部分を構成する基本パターンの形状、及び下部電極引き
出し配線層の内側の部分を構成する基本パターンの形状
は、上部電極引き出し配線層５０ａの内側の部分を構成
する基本パターン５０P4の形状と等しく設定されてい
る。また、下部シールド層の内側の部分を構成する基本
パターンの形状は、上部シールド層５８ａの周縁を含む
部分を構成する基本パターン５８P4の形状と等しく設定
されている。
Ｍ容量４０の周縁を含む部分を構成する基本ブロックで
ある。内側周辺部の基本ブロック１２０のパターンは、
ＭＩＭ容量４０の周縁部を含む部分を構成する基本パタ
ーン４０P4と、上部電極引き出し配線層５０ａの内側の
部分を構成する基本パターン５０P4と、上部シールド層
５８ａの周縁を含む部分を構成する基本パターン５８P4
と、下部電極裏打ち配線層（図示せず）の内側の部分を
構成する基本パターン（図示せず）と、下部電極引き出
し配線層（図示せず）の内側の部分を構成する基本パタ
ーン（図示せず）と、下部シールド層（図示せず）の内
側の部分を構成する基本パターン（図示せず）とにより
構成されている。なお、下部電極裏打ち配線層の内側の
部分を構成する基本パターンの形状、及び下部電極引き
出し配線層の内側の部分を構成する基本パターンの形状
は、上部電極引き出し配線層５０ａの内側の部分を構成
する基本パターン５０P4の形状と等しく設定されてい
る。また、下部シールド層の内側の部分を構成する基本
パターンの形状は、上部シールド層５８ａの周縁を含む
部分を構成する基本パターン５８P4の形状と等しく設定
されている。
【０１５０】内部コーナー部の基本ブロック１２２は、
ＭＩＭ容量４０の角を含む部分を構成する基本ブロック
である。コーナー部の基本ブロック１２２のパターン
は、ＭＩＭ容量４０の角を含む部分を構成する基本パタ
ーン４０P5と、上部電極引き出し配線層５０ａの内側の
部分を構成する基本パターン５０P5と、上部シールド層
５８ａの内側の部分を構成する基本パターン５８P5と、
下部電極裏打ち配線層（図示せず）の内側の部分を構成
する基本パターン（図示せず）と、下部電極引き出し配
線層（図示せず）の内側の部分を構成する基本パターン
（図示せず）と、下部シールド層（図示せず）の内側の
部分を構成する基本パターン（図示せず）とにより構成
されている。なお、下部電極裏打ち配線層の内側の部分
を構成する基本パターンの形状、及び、下部電極引き出
し配線層の内側の部分を構成する基本パターンの形状
は、上部電極引き出し配線層５０ａの内側の部分を構成
する基本パターン５０P5の形状と等しく設定されてい
る。また、下部シールド層の内側の部分を構成する基本
パターンの形状は、シールド層５８ａの内側の部分を構
成する基本パターン５８P5の形状と等しく設定されてい
る。
ＭＩＭ容量４０の角を含む部分を構成する基本ブロック
である。コーナー部の基本ブロック１２２のパターン
は、ＭＩＭ容量４０の角を含む部分を構成する基本パタ
ーン４０P5と、上部電極引き出し配線層５０ａの内側の
部分を構成する基本パターン５０P5と、上部シールド層
５８ａの内側の部分を構成する基本パターン５８P5と、
下部電極裏打ち配線層（図示せず）の内側の部分を構成
する基本パターン（図示せず）と、下部電極引き出し配
線層（図示せず）の内側の部分を構成する基本パターン
（図示せず）と、下部シールド層（図示せず）の内側の
部分を構成する基本パターン（図示せず）とにより構成
されている。なお、下部電極裏打ち配線層の内側の部分
を構成する基本パターンの形状、及び、下部電極引き出
し配線層の内側の部分を構成する基本パターンの形状
は、上部電極引き出し配線層５０ａの内側の部分を構成
する基本パターン５０P5の形状と等しく設定されてい
る。また、下部シールド層の内側の部分を構成する基本
パターンの形状は、シールド層５８ａの内側の部分を構
成する基本パターン５８P5の形状と等しく設定されてい
る。
【０１５１】外側周辺部の基本ブロック１２４は、上部
電極引き出し配線層５０ａの周縁を含む部分を構成する
基本ブロックである。外側周辺部の基本ブロック１２４
のパターンは、上部電極引き出し配線層５０ａの周縁を
含む部分のパターンを構成する基本パターン５０P6と、
上部シールド層５８ａの周縁を含む部分のパターンを構
成する基本パターン５８P6と、下部電極裏打ち配線層
（図示せず）の周縁を含む部分のパターンを構成する基
本パターン（図示せず）と、下部電極引き出し配線層
（図示せず）の周縁を含む部分のパターンを構成する基
本パターン（図示せず）と、下部シールド層（図示せ
ず）の周縁を含む部分のパターンを構成する基本パター
ン（図示せず）とにより構成されている。なお、下部電
極裏打ち配線層の周縁を含む部分のパターンを構成する
基本パターンの形状、及び下部電極引き出し配線層の周
縁を含む部分のパターンを構成する基本パターンの形状
は、上部電極引き出し配線層５０ａの周縁を含む部分の
パターンを構成する基本パターン５０P6の形状と等しく
設定されている。また、下部シールド層の周縁を含む部
分のパターンを構成する基本パターンの形状は、上部シ
ールド層５８ａの周縁を含む部分のパターンを構成する
基本パターン５８P6の形状と等しく設定されている。
電極引き出し配線層５０ａの周縁を含む部分を構成する
基本ブロックである。外側周辺部の基本ブロック１２４
のパターンは、上部電極引き出し配線層５０ａの周縁を
含む部分のパターンを構成する基本パターン５０P6と、
上部シールド層５８ａの周縁を含む部分のパターンを構
成する基本パターン５８P6と、下部電極裏打ち配線層
（図示せず）の周縁を含む部分のパターンを構成する基
本パターン（図示せず）と、下部電極引き出し配線層
（図示せず）の周縁を含む部分のパターンを構成する基
本パターン（図示せず）と、下部シールド層（図示せ
ず）の周縁を含む部分のパターンを構成する基本パター
ン（図示せず）とにより構成されている。なお、下部電
極裏打ち配線層の周縁を含む部分のパターンを構成する
基本パターンの形状、及び下部電極引き出し配線層の周
縁を含む部分のパターンを構成する基本パターンの形状
は、上部電極引き出し配線層５０ａの周縁を含む部分の
パターンを構成する基本パターン５０P6の形状と等しく
設定されている。また、下部シールド層の周縁を含む部
分のパターンを構成する基本パターンの形状は、上部シ
ールド層５８ａの周縁を含む部分のパターンを構成する
基本パターン５８P6の形状と等しく設定されている。
【０１５２】外側コーナー部の基本ブロック１２６は、
上部電極引き出し配線層５０ａの角を含む部分を構成す
る基本ブロックである。外部コーナー部の基本ブロック
１２４のパターンは、上部電極引き出し配線層５０ａの
角を含む部分を構成する基本パターン５０P7と、上部シ
ールド層５８ａの角を含む部分を構成する基本パターン
５８P7と、下部電極裏打ち配線層（図示せず）の角を含
む部分を構成する基本パターン（図示せず）と、下部電
極引き出し配線層２２の角を含む部分を構成する基本パ
ターン（図示せず）と、下部シールド層（図示せず）の
角を含む部分を構成する基本パターン（図示せず）とに
より構成されている。なお、下部電極裏打ち配線層の角
を含む部分を構成する基本パターンの形状、及び下部電
極引き出し配線層の角を含む部分を構成する基本パター
ンの形状は、上部電極引き出し配線層５０ａの角を含む
部分を構成する基本パターン５０P7の形状と等しく設定
されている。また、下部シールド層の角を含む部分を構
成する基本パターンの形状は、上部シールド層５８ａの
角を含む部分を構成する基本パターン５８P7の形状と等
しく設定されている。
上部電極引き出し配線層５０ａの角を含む部分を構成す
る基本ブロックである。外部コーナー部の基本ブロック
１２４のパターンは、上部電極引き出し配線層５０ａの
角を含む部分を構成する基本パターン５０P7と、上部シ
ールド層５８ａの角を含む部分を構成する基本パターン
５８P7と、下部電極裏打ち配線層（図示せず）の角を含
む部分を構成する基本パターン（図示せず）と、下部電
極引き出し配線層２２の角を含む部分を構成する基本パ
ターン（図示せず）と、下部シールド層（図示せず）の
角を含む部分を構成する基本パターン（図示せず）とに
より構成されている。なお、下部電極裏打ち配線層の角
を含む部分を構成する基本パターンの形状、及び下部電
極引き出し配線層の角を含む部分を構成する基本パター
ンの形状は、上部電極引き出し配線層５０ａの角を含む
部分を構成する基本パターン５０P7の形状と等しく設定
されている。また、下部シールド層の角を含む部分を構
成する基本パターンの形状は、上部シールド層５８ａの
角を含む部分を構成する基本パターン５８P7の形状と等
しく設定されている。
【０１５３】このように、本変形例によれば、ＭＩＭ容
量４０の大きさに対してシールド層が一回り大きく形成
されているため、ＭＩＭ容量にノイズが結合するのを、
より防止することができる。
量４０の大きさに対してシールド層が一回り大きく形成
されているため、ＭＩＭ容量にノイズが結合するのを、
より防止することができる。
【０１５４】［第３実施形態］本発明の第３実施形態に
よる半導体装置を図２４及び図２５を用いて説明する。
図２４は、本実施形態による半導体装置を示す断面図で
ある。図２５は、本実施形態による半導体装置を示す平
面図である。図２５（ａ）は、上部シールド層、上部電
極引き出し配線層及びＭＩＭ容量を示す平面図である。
図２５（ｂ）は、下部シールド層、下部電極引き出し配
線層及びＭＩＭ容量を示す平面図である。図１乃至図２
３に示す第１又は第２実施形態による半導体装置及びそ
の製造方法と同一の構成要素には、同一の符号を付して
説明を省略または簡潔にする。
よる半導体装置を図２４及び図２５を用いて説明する。
図２４は、本実施形態による半導体装置を示す断面図で
ある。図２５は、本実施形態による半導体装置を示す平
面図である。図２５（ａ）は、上部シールド層、上部電
極引き出し配線層及びＭＩＭ容量を示す平面図である。
図２５（ｂ）は、下部シールド層、下部電極引き出し配
線層及びＭＩＭ容量を示す平面図である。図１乃至図２
３に示す第１又は第２実施形態による半導体装置及びそ
の製造方法と同一の構成要素には、同一の符号を付して
説明を省略または簡潔にする。
【０１５５】本実施形態による半導体装置は、下部電極
引き出し配線層２２と下部シールド層１４ａとの間隔
が、上部電極引き出し配線層５０と上部シールド層５８
ｂとの間隔と異なる場合に、下部シールド層１４ａのパ
ターンと上部シールド層５８ｂのパターンとを異なる幅
に設定することにより、下部電極引き出し配線層２２と
下部シールド層１４ａとの間の寄生容量と、上部電極引
き出し配線層５０と上部シールド層５８ｂとの間の寄生
容量とをほぼ等しく設定することに主な特徴がある。
引き出し配線層２２と下部シールド層１４ａとの間隔
が、上部電極引き出し配線層５０と上部シールド層５８
ｂとの間隔と異なる場合に、下部シールド層１４ａのパ
ターンと上部シールド層５８ｂのパターンとを異なる幅
に設定することにより、下部電極引き出し配線層２２と
下部シールド層１４ａとの間の寄生容量と、上部電極引
き出し配線層５０と上部シールド層５８ｂとの間の寄生
容量とをほぼ等しく設定することに主な特徴がある。
【０１５６】図２５に示すように、下部シールド層１４
ａのメッシュ状のパターンの幅ｗSLは、例えば０．３μ
ｍに設定されている。
ａのメッシュ状のパターンの幅ｗSLは、例えば０．３μ
ｍに設定されている。
【０１５７】下部電極引き出し配線層２２のメッシュ状
のパターンの幅ｗOLは、例えば０．４μｍに設定されて
いる。
のパターンの幅ｗOLは、例えば０．４μｍに設定されて
いる。
【０１５８】下部電極裏打ち配線層３０のメッシュ状の
パターンの幅は、下部電極引き出し配線層２２のメッシ
ュ状のパターンの幅と等しく設定されている。
パターンの幅は、下部電極引き出し配線層２２のメッシ
ュ状のパターンの幅と等しく設定されている。
【０１５９】層間絶縁膜２０ａの厚さｄLは、例えば４
００ｎｍとなっている。
００ｎｍとなっている。
【０１６０】層間絶縁膜５６ａの厚さｄUは、例えば８
００ｎｍとなっている。
００ｎｍとなっている。
【０１６１】層間絶縁膜２０ａの材料と層間絶縁膜５６
ａの材料は、同一の材料が用いられており、層間絶縁膜
２０ａの誘電率εと層間絶縁膜５６ａの誘電率εとは互
いに等しくなっている。
ａの材料は、同一の材料が用いられており、層間絶縁膜
２０ａの誘電率εと層間絶縁膜５６ａの誘電率εとは互
いに等しくなっている。
【０１６２】上部電極引き出し配線層５０のメッシュ状
のパターンの幅ｗOUは、例えば０．４μｍに設定されて
いる。
のパターンの幅ｗOUは、例えば０．４μｍに設定されて
いる。
【０１６３】上部シールド層５８のメッシュ状のパター
ンの幅ｗSUは、例えば０．６μｍに設定されている。
ンの幅ｗSUは、例えば０．６μｍに設定されている。
【０１６４】ここで、下部シールド層１４、下部電極引
き出し配線層２２、上部電極引き出し配線層５０及び上
部シールド層５８のメッシュ状のパターンの幅の設計手
法について説明する。
き出し配線層２２、上部電極引き出し配線層５０及び上
部シールド層５８のメッシュ状のパターンの幅の設計手
法について説明する。
【０１６５】下部電極引き出し配線層２２と下部シール
ド層１４ａとの間の対向面積をＳLとし、上部電極引き
出し配線層５０と上部シールド層５８ｂとの間の対向面
積をＳUとする。また、下部電極引き出し配線層２２と
下部シールド層１４ａとの間の寄生容量をＣLとし、上
部電極引き出し配線層５０と上部シールド層５８ｂとの
間の寄生容量をＣUとする。
ド層１４ａとの間の対向面積をＳLとし、上部電極引き
出し配線層５０と上部シールド層５８ｂとの間の対向面
積をＳUとする。また、下部電極引き出し配線層２２と
下部シールド層１４ａとの間の寄生容量をＣLとし、上
部電極引き出し配線層５０と上部シールド層５８ｂとの
間の寄生容量をＣUとする。
【０１６６】下部電極引き出し配線層２２と下部シール
ド層１４ａとの間の寄生容量ＣLは、 ＣL＝ε×（ＳL／ｄL） により表される。
ド層１４ａとの間の寄生容量ＣLは、 ＣL＝ε×（ＳL／ｄL） により表される。
【０１６７】また、上部電極引き出し配線層５０と上部
シールド層５８ｂとの間の寄生容量ＣUは、 ＣU＝ε×（ＳU／ｄU） により表される。
シールド層５８ｂとの間の寄生容量ＣUは、 ＣU＝ε×（ＳU／ｄU） により表される。
【０１６８】ここで、ｄL／ｄU＝ａとおくと、ＣL＝ＣU
となるためには、ＳL／ＳU＝ａとなることが必要であ
る。
となるためには、ＳL／ＳU＝ａとなることが必要であ
る。
【０１６９】下部電極引き出し配線層２２のメッシュ状
のパターンと下部シールド層１４ａのメッシュ状のパタ
ーンとが対向する部分の数をｎとすると、対向面積ＳL
は、 ＳL＝ｎ×（ｗOL×ｗSL） により表される。
のパターンと下部シールド層１４ａのメッシュ状のパタ
ーンとが対向する部分の数をｎとすると、対向面積ＳL
は、 ＳL＝ｎ×（ｗOL×ｗSL） により表される。
【０１７０】また、上部電極引き出し配線層５０のメッ
シュ状のパターンと上部シールド層５８ｂのメッシュ状
のパターンとが対向する部分の数をｎとすると、対向面
積Ｓ Uは、 ＳU＝ｎ×（ｗOU×ｗSU） により表される。
シュ状のパターンと上部シールド層５８ｂのメッシュ状
のパターンとが対向する部分の数をｎとすると、対向面
積Ｓ Uは、 ＳU＝ｎ×（ｗOU×ｗSU） により表される。
【０１７１】よって、下部シールド層１４ａ、下部電極
引き出し配線層２２、上部電極引き出し配線層５０、及
び上部シールド層５８ｂのメッシュ状のパターンの幅
は、 ＳL／ＳU＝（ｗOL×ｗSL）／（ｗOU×ｗSU）＝ａ となるように、それぞれ設定すればよい。
引き出し配線層２２、上部電極引き出し配線層５０、及
び上部シールド層５８ｂのメッシュ状のパターンの幅
は、 ＳL／ＳU＝（ｗOL×ｗSL）／（ｗOU×ｗSU）＝ａ となるように、それぞれ設定すればよい。
【０１７２】メッシュ状のパターンについては、上述し
たような設計ルールを満足するように設定することを要
するが、上述したように、下部シールド層１４ａのメッ
シュ状のパターンの幅ｗSLを０．３μｍとし、下部電極
引き出し配線層２２のメッシュ状のパターンの幅ｗOLを
０．４μｍとし、上部電極引き出し配線層５０のメッシ
ュ状のパターンの幅ｗOUを０．４μｍとし、上部シール
ド層５８ｂのメッシュ状のパターンの幅ｗSUを０．６μ
ｍとすれば、上述した設計ルールを満足するため特段の
問題はない。
たような設計ルールを満足するように設定することを要
するが、上述したように、下部シールド層１４ａのメッ
シュ状のパターンの幅ｗSLを０．３μｍとし、下部電極
引き出し配線層２２のメッシュ状のパターンの幅ｗOLを
０．４μｍとし、上部電極引き出し配線層５０のメッシ
ュ状のパターンの幅ｗOUを０．４μｍとし、上部シール
ド層５８ｂのメッシュ状のパターンの幅ｗSUを０．６μ
ｍとすれば、上述した設計ルールを満足するため特段の
問題はない。
【０１７３】このように、本実施形態によれば、下部シ
ールド層１４ａと下部電極引き出し配線層２２との間隔
ｄLと、上部電極引き出し配線層５０と上部シールド層
５８ｂとの間隔ｄUが異なる場合であっても、下部シー
ルド層１４ａの幅ｗSLと上部シールド層５８ａの幅ｗSU
とを異ならせることにより、下部シールド層１４ａと下
部電極引き出し配線層２２との間の寄生容量ＣLと、上
部電極引き出し配線層５０と上部シールド層５８ａとの
間の寄生容量ＣUとをほぼ等しく設定することができ
る。本実施形態によれば、下部シールド層１４ａと下部
電極引き出し配線層２２との間の寄生容量ＣLと、上部
電極引き出し配線層５０と上部シールド層５８ｂとの間
の寄生容量ＣUとをほぼ等しくすることができるため、
電気的特性の対称性を向上することができる。
ールド層１４ａと下部電極引き出し配線層２２との間隔
ｄLと、上部電極引き出し配線層５０と上部シールド層
５８ｂとの間隔ｄUが異なる場合であっても、下部シー
ルド層１４ａの幅ｗSLと上部シールド層５８ａの幅ｗSU
とを異ならせることにより、下部シールド層１４ａと下
部電極引き出し配線層２２との間の寄生容量ＣLと、上
部電極引き出し配線層５０と上部シールド層５８ａとの
間の寄生容量ＣUとをほぼ等しく設定することができ
る。本実施形態によれば、下部シールド層１４ａと下部
電極引き出し配線層２２との間の寄生容量ＣLと、上部
電極引き出し配線層５０と上部シールド層５８ｂとの間
の寄生容量ＣUとをほぼ等しくすることができるため、
電気的特性の対称性を向上することができる。
【０１７４】（変形例）次に、本実施形態の変形例によ
る半導体装置を図２６及び図２７を用いて説明する。図
２６は、本変形例による半導体装置を示す断面図であ
る。図２７は、本変形例による半導体装置を示す平面図
である。図２７（ａ）は、上部シールド層、上部電極引
き出し配線層及びＭＩＭ容量を示す平面図である。図２
７（ｂ）は、下部シールド層、下部電極引き出し配線層
及びＭＩＭ容量を示す平面図である。
る半導体装置を図２６及び図２７を用いて説明する。図
２６は、本変形例による半導体装置を示す断面図であ
る。図２７は、本変形例による半導体装置を示す平面図
である。図２７（ａ）は、上部シールド層、上部電極引
き出し配線層及びＭＩＭ容量を示す平面図である。図２
７（ｂ）は、下部シールド層、下部電極引き出し配線層
及びＭＩＭ容量を示す平面図である。
【０１７５】本変形例による半導体装置は、下部シール
ド層１４ｂのメッシュ状のパターンの幅ｗSLを狭く設定
しているのみならず、下部電極引き出し配線層２２ａの
メッシュ状のパターンの幅ｗOLをも狭く設定し、また、
上部シールド層５８ｃのメッシュ状のパターンの幅ｗSU
を広く設定しているのみならず、上部電極引き出し配線
層５０ａのメッシュ状のパターンの幅ｗOUをも広く設定
していることに主な特徴がある。
ド層１４ｂのメッシュ状のパターンの幅ｗSLを狭く設定
しているのみならず、下部電極引き出し配線層２２ａの
メッシュ状のパターンの幅ｗOLをも狭く設定し、また、
上部シールド層５８ｃのメッシュ状のパターンの幅ｗSU
を広く設定しているのみならず、上部電極引き出し配線
層５０ａのメッシュ状のパターンの幅ｗOUをも広く設定
していることに主な特徴がある。
【０１７６】図２６及び図２７に示すように、下部シー
ルド層１４ａのメッシュ状のパターンの幅ｗSLは、例え
ば０．３μｍに設定されている。
ルド層１４ａのメッシュ状のパターンの幅ｗSLは、例え
ば０．３μｍに設定されている。
【０１７７】下部電極引き出し配線層２２ａのメッシュ
状のパターンの幅ｗOLも、下部シールド層１４ａのメッ
シュ状のパターンの幅ｗSLと同様に、例えば０．３μｍ
に設定されている。
状のパターンの幅ｗOLも、下部シールド層１４ａのメッ
シュ状のパターンの幅ｗSLと同様に、例えば０．３μｍ
に設定されている。
【０１７８】層間絶縁膜２０ａの厚さｄLは、例えば４
００ｎｍとなっている。
００ｎｍとなっている。
【０１７９】層間絶縁膜５６ａの厚さｄUは、例えば８
００ｎｍとなっている。
００ｎｍとなっている。
【０１８０】層間絶縁膜２０ａの材料と層間絶縁膜５６
ａの材料は、同一の材料が用いられている。層間絶縁膜
２０ａの誘電率と層間絶縁膜５６ａの誘電率とは、互い
に等しくなっている。
ａの材料は、同一の材料が用いられている。層間絶縁膜
２０ａの誘電率と層間絶縁膜５６ａの誘電率とは、互い
に等しくなっている。
【０１８１】上部電極引き出し配線層５０ａのメッシュ
状のパターンの幅ｗOUは、例えば０．４２μｍに設定さ
れている。
状のパターンの幅ｗOUは、例えば０．４２μｍに設定さ
れている。
【０１８２】上部シールド層５８ｃのメッシュ状のパタ
ーンの幅ｗSUも、上部電極引き出し配線層５０ａのメッ
シュ状のパターンの幅ｗOUと同様に、例えば０．４２μ
ｍに設定されている。
ーンの幅ｗSUも、上部電極引き出し配線層５０ａのメッ
シュ状のパターンの幅ｗOUと同様に、例えば０．４２μ
ｍに設定されている。
【０１８３】下部シールド層１４ａ、下部電極引き出し
配線層２２ａ、上部電極引き出し配線層５０ａ、上部シ
ールド層５８ｃのメッシュ状のパターンの幅ｗSL、
ｗOL、ｗ OU、ｗOSは、それぞれ上述した設計手法により
設定すればよい。
配線層２２ａ、上部電極引き出し配線層５０ａ、上部シ
ールド層５８ｃのメッシュ状のパターンの幅ｗSL、
ｗOL、ｗ OU、ｗOSは、それぞれ上述した設計手法により
設定すればよい。
【０１８４】下部シールド層１４ａのパターンの幅ｗSL
及び下部電極引き出し配線層２２ａのパターンの幅ｗOL
を例えば０．３μｍとし、上部電極引き出し配線層５０
ａのパターンの幅ｗOUと上部シールド層５８ｃのパター
ンの幅ｗSUを例えば０．４２μｍとしても、上記のよう
な設計ルールを満足するため、特段の問題はない。
及び下部電極引き出し配線層２２ａのパターンの幅ｗOL
を例えば０．３μｍとし、上部電極引き出し配線層５０
ａのパターンの幅ｗOUと上部シールド層５８ｃのパター
ンの幅ｗSUを例えば０．４２μｍとしても、上記のよう
な設計ルールを満足するため、特段の問題はない。
【０１８５】このように、下部シールド層１４ｂのメッ
シュ状のパターンの幅ｗSLを狭く設定しているのみなら
ず、下部電極引き出し配線層２２ａのメッシュ状のパタ
ーンの幅ｗOLをも狭く設定し、また、上部シールド層５
８ｃのメッシュ状のパターンの幅ｗSUを広く設定してい
るのみならず、上部電極引き出し配線層５０ａのメッシ
ュ状のパターンの幅ｗOUをも広く設定しても、下部シー
ルド層１４ｂと下部シールド層２２ａとの間の寄生容量
ＣLと、上部電極引き出し配線層５０ａと上部シールド
層５８ｃとの間の寄生容量ＣUとをほぼ等しく設定する
ことができる。従って、本変形例によっても、下部シー
ルド層１４ａと下部電極引き出し配線層２２ａとの間の
寄生容量ＣLと、上部電極引き出し配線層５０ａと上部
シールド層５８ｃとの間の寄生容量ＣUとをほぼ等しく
することができ、電気的特性の対称性を向上することが
できる。
シュ状のパターンの幅ｗSLを狭く設定しているのみなら
ず、下部電極引き出し配線層２２ａのメッシュ状のパタ
ーンの幅ｗOLをも狭く設定し、また、上部シールド層５
８ｃのメッシュ状のパターンの幅ｗSUを広く設定してい
るのみならず、上部電極引き出し配線層５０ａのメッシ
ュ状のパターンの幅ｗOUをも広く設定しても、下部シー
ルド層１４ｂと下部シールド層２２ａとの間の寄生容量
ＣLと、上部電極引き出し配線層５０ａと上部シールド
層５８ｃとの間の寄生容量ＣUとをほぼ等しく設定する
ことができる。従って、本変形例によっても、下部シー
ルド層１４ａと下部電極引き出し配線層２２ａとの間の
寄生容量ＣLと、上部電極引き出し配線層５０ａと上部
シールド層５８ｃとの間の寄生容量ＣUとをほぼ等しく
することができ、電気的特性の対称性を向上することが
できる。
【０１８６】［第４実施形態］本発明の第４実施形態に
よる半導体装置を図２８を用いて説明する。図２８は、
本実施形態による半導体装置を示す断面図及び平面図で
ある。図２８（ｂ）は、本実施形態による半導体装置を
示す平面図である。図２８（ａ）は、図２８（ｂ）のＢ
−Ｂ′線断面図である。図１乃至図２７に示す第１乃至
第３実施形態による半導体装置及びその製造方法と同一
の構成要素には、同一の符号を付して説明を省略または
簡潔にする。
よる半導体装置を図２８を用いて説明する。図２８は、
本実施形態による半導体装置を示す断面図及び平面図で
ある。図２８（ｂ）は、本実施形態による半導体装置を
示す平面図である。図２８（ａ）は、図２８（ｂ）のＢ
−Ｂ′線断面図である。図１乃至図２７に示す第１乃至
第３実施形態による半導体装置及びその製造方法と同一
の構成要素には、同一の符号を付して説明を省略または
簡潔にする。
【０１８７】本実施形態による半導体装置は、絶縁膜４
４の側壁部分に残存した積層膜３９が、下部シールド層
１４や上部シールド層５８に電気的に接続されているこ
とに主な特徴がある。
４の側壁部分に残存した積層膜３９が、下部シールド層
１４や上部シールド層５８に電気的に接続されているこ
とに主な特徴がある。
【０１８８】図２８に示すように、層間絶縁膜２０及び
キャップ層１８には、下部シールド層１４に電気的に接
続されたビア１２８及び導電層１３０が埋め込まれてい
る。ビア１２８及び導電層１３０は、下部電極引き出し
配線層２２と同一のＣｕ層により構成されている。
キャップ層１８には、下部シールド層１４に電気的に接
続されたビア１２８及び導電層１３０が埋め込まれてい
る。ビア１２８及び導電層１３０は、下部電極引き出し
配線層２２と同一のＣｕ層により構成されている。
【０１８９】層間絶縁膜２６及びキャップ層２４には、
導電層１３０に電気的に接続されたビア１３２及び導電
層１３４が埋め込まれている。ビア１３２及び導電層１
３４は、同一のＣｕ層により構成されている。
導電層１３０に電気的に接続されたビア１３２及び導電
層１３４が埋め込まれている。ビア１３２及び導電層１
３４は、同一のＣｕ層により構成されている。
【０１９０】絶縁膜４４の側壁部分には、積層膜３９が
残存している。絶縁膜４４の側壁部分に残存した積層膜
３９は、図２８（ｂ）に示すようにリング状になってい
る。
残存している。絶縁膜４４の側壁部分に残存した積層膜
３９は、図２８（ｂ）に示すようにリング状になってい
る。
【０１９１】積層膜３９を構成するＴｉＮ膜３３は、導
電層１３４に電気的に接続されている。
電層１３４に電気的に接続されている。
【０１９２】層間絶縁膜４６には、導電層１３４に電気
的に接続されたビア１３６及び導電層１３８が埋め込ま
れている。ビア１３６及び導電層１３８は、同一のＣｕ
層により構成されている。ビア１３６は、積層膜３９を
構成するＴｉＮ膜３７に電気的に接続されている。
的に接続されたビア１３６及び導電層１３８が埋め込ま
れている。ビア１３６及び導電層１３８は、同一のＣｕ
層により構成されている。ビア１３６は、積層膜３９を
構成するＴｉＮ膜３７に電気的に接続されている。
【０１９３】層間絶縁膜５６に埋め込まれた上部シール
ド層５８は、層間絶縁膜５６及びキャップ層５４に埋め
込まれたビア１４０を介して導電層１３８に電気的に接
続されている。
ド層５８は、層間絶縁膜５６及びキャップ層５４に埋め
込まれたビア１４０を介して導電層１３８に電気的に接
続されている。
【０１９４】下部シールド層１４及び上部シールド層５
８は、例えばグランド（図示せず）等の固定電位に接続
される。
８は、例えばグランド（図示せず）等の固定電位に接続
される。
【０１９５】このように本実施形態による半導体装置
は、絶縁膜４４の側壁部分に残存した積層膜３９が、下
部シールド層１４や上部シールド層５８に電気的に接続
されていることに主な特徴がある。
は、絶縁膜４４の側壁部分に残存した積層膜３９が、下
部シールド層１４や上部シールド層５８に電気的に接続
されていることに主な特徴がある。
【０１９６】絶縁膜４４の側壁部分に積層膜３９が残存
している場合、積層膜３９はＭＩＭ容量４０に対する寄
生容量となり得る。このため、絶縁膜４４の側壁部分に
残存した積層膜３９が固定電位に接続されることなくフ
ローティング状態になっていると、ＭＩＭ容量４０の静
電容量が変動しまうこともあり得る。
している場合、積層膜３９はＭＩＭ容量４０に対する寄
生容量となり得る。このため、絶縁膜４４の側壁部分に
残存した積層膜３９が固定電位に接続されることなくフ
ローティング状態になっていると、ＭＩＭ容量４０の静
電容量が変動しまうこともあり得る。
【０１９７】これに対し、本実施形態では、絶縁膜４４
の側壁部分に残存した積層膜３９が、ビア１２８、１３
２、１３６、１４０、導電層１３０、１３４、１３８、
下部シールド層１４、上部シールド層５８等を介して固
定電位に接続されるため、ＭＩＭ容量４０の静電容量が
変動するのを防止することができる。
の側壁部分に残存した積層膜３９が、ビア１２８、１３
２、１３６、１４０、導電層１３０、１３４、１３８、
下部シールド層１４、上部シールド層５８等を介して固
定電位に接続されるため、ＭＩＭ容量４０の静電容量が
変動するのを防止することができる。
【０１９８】［第５実施形態］本発明の第５実施形態に
よる半導体装置を図２９を用いて説明する。図２９は、
本実施形態による半導体装置を示す断面図である。図１
乃至図２８に示す第１乃至第４実施形態による半導体装
置及びその製造方法と同一の構成要素には、同一の符号
を付して説明を省略または簡潔にする。
よる半導体装置を図２９を用いて説明する。図２９は、
本実施形態による半導体装置を示す断面図である。図１
乃至図２８に示す第１乃至第４実施形態による半導体装
置及びその製造方法と同一の構成要素には、同一の符号
を付して説明を省略または簡潔にする。
【０１９９】本実施形態による半導体装置は、ＭＩＭ容
量４０の下方の半導体基板１０に、配線や半導体素子が
形成されていることに主な特徴がある。
量４０の下方の半導体基板１０に、配線や半導体素子が
形成されていることに主な特徴がある。
【０２００】図２９に示すように、シリコンより成る半
導体基板１０には、素子領域１４２を画定する素子分離
領域１４４が形成されている。
導体基板１０には、素子領域１４２を画定する素子分離
領域１４４が形成されている。
【０２０１】素子分離領域１４４により画定された素子
領域１４２には、ｐチャネルＭＯＳトランジスタ１４６
とｎチャネルＭＯＳトランジスタ１４８とを有するＣＭ
ＯＳ回路１５０が形成されている。
領域１４２には、ｐチャネルＭＯＳトランジスタ１４６
とｎチャネルＭＯＳトランジスタ１４８とを有するＣＭ
ＯＳ回路１５０が形成されている。
【０２０２】ｐチャネルＭＯＳトランジスタ１４６は、
側面にサイドウォール絶縁膜１５２が形成されたｐ形の
ゲート電極１５４と、ゲート電極１５４の両側に形成さ
れたｐ形のソース／ドレイン領域１５６ａ、１５６ｂと
を有している。
側面にサイドウォール絶縁膜１５２が形成されたｐ形の
ゲート電極１５４と、ゲート電極１５４の両側に形成さ
れたｐ形のソース／ドレイン領域１５６ａ、１５６ｂと
を有している。
【０２０３】ｎチャネルＭＯＳトランジスタ１４８は、
側面にサイドウォール絶縁膜１５２が形成されたｎ形の
ゲート電極１５８と、ゲート電極１５８の両側に形成さ
れたｎ形のソース／ドレイン領域１６０ａ、１６０ｂと
を有している。
側面にサイドウォール絶縁膜１５２が形成されたｎ形の
ゲート電極１５８と、ゲート電極１５８の両側に形成さ
れたｎ形のソース／ドレイン領域１６０ａ、１６０ｂと
を有している。
【０２０４】ｐチャネルＭＯＳトランジスタ１４６及び
ｎチャネルＭＯＳトランジスタ１４８が形成された半導
体基板１０上には、ＳｉＯ2より成る層間絶縁膜１６２
が形成されている。
ｎチャネルＭＯＳトランジスタ１４８が形成された半導
体基板１０上には、ＳｉＯ2より成る層間絶縁膜１６２
が形成されている。
【０２０５】層間絶縁膜１６２には、ビア１６４ａ、１
６４ｂ及び配線層１６６ａ、１６６ｂが埋め込まれてい
る。ビア１６４ａ、１６４ｂ及び配線層１６６ａ、１６
６ｂは、同一のＣｕ層により構成されている。
６４ｂ及び配線層１６６ａ、１６６ｂが埋め込まれてい
る。ビア１６４ａ、１６４ｂ及び配線層１６６ａ、１６
６ｂは、同一のＣｕ層により構成されている。
【０２０６】ビア１６４ａ及び配線層１６６ａは、ｐチ
ャネルＭＯＳトランジスタ１４６のソース／ドレイン領
域１５６ａに電気的に接続されている。
ャネルＭＯＳトランジスタ１４６のソース／ドレイン領
域１５６ａに電気的に接続されている。
【０２０７】ビア１６４ｂ及び配線層１６６ｂは、ｎチ
ャネルＭＯＳトランジスタ１４８のソース／ドレイン領
域１６０ｂに電気的に接続されている。
ャネルＭＯＳトランジスタ１４８のソース／ドレイン領
域１６０ｂに電気的に接続されている。
【０２０８】ビア１６４ａ、１６４ｂ及び配線層１６０
ａ、１６０ｂが埋め込まれた層間絶縁膜１６２上には、
ＳｉＯ2より成る層間絶縁膜１６８が形成されている。
ａ、１６０ｂが埋め込まれた層間絶縁膜１６２上には、
ＳｉＯ2より成る層間絶縁膜１６８が形成されている。
【０２０９】層間絶縁膜１６８には、ビア１７０及び配
線層１７２が埋め込まれている。ビア１７０及び配線層
１７２は、同一のＣｕ層により構成されている。ビア１
７０及び配線層１７２は、配線層１６６ａに電気的に接
続されている。
線層１７２が埋め込まれている。ビア１７０及び配線層
１７２は、同一のＣｕ層により構成されている。ビア１
７０及び配線層１７２は、配線層１６６ａに電気的に接
続されている。
【０２１０】ビア１７０及び配線層１７２が埋め込まれ
た層間絶縁膜１６８上には、ＳｉＯ 2より成る層間絶縁
膜１７４が形成されている。
た層間絶縁膜１６８上には、ＳｉＯ 2より成る層間絶縁
膜１７４が形成されている。
【０２１１】層間絶縁膜１７４には、ビア１７６及び配
線層１７８が埋め込まれている。ビア１７６及び配線層
１７８は、同一のＣｕ層により構成されている。ビア１
７６及び配線層１７８は、配線層１７２に電気的に接続
されている。
線層１７８が埋め込まれている。ビア１７６及び配線層
１７８は、同一のＣｕ層により構成されている。ビア１
７６及び配線層１７８は、配線層１７２に電気的に接続
されている。
【０２１２】ビア１７６及び配線層１７８が埋め込まれ
た層間絶縁膜１７４上には、層間絶縁膜１２が形成され
ている。
た層間絶縁膜１７４上には、層間絶縁膜１２が形成され
ている。
【０２１３】キャップ層６２上には、ＳｉＯ2より成る
層間絶縁膜１８０が形成されている。
層間絶縁膜１８０が形成されている。
【０２１４】層間絶縁膜１８０には、Ｃｕよりなる配線
層１８２が埋め込まれている。
層１８２が埋め込まれている。
【０２１５】配線層１８２が埋め込まれた層間絶縁膜１
８０上には、キャップ層１８４が形成されている。
８０上には、キャップ層１８４が形成されている。
【０２１６】このように本実施形態による半導体装置
は、ＭＩＭ容量４０の下方に配線層や半導体素子等が形
成されており、また、ＭＩＭ容量の上方に配線層等が形
成されていることに主な特徴がある。
は、ＭＩＭ容量４０の下方に配線層や半導体素子等が形
成されており、また、ＭＩＭ容量の上方に配線層等が形
成されていることに主な特徴がある。
【０２１７】ＭＩＭ容量の下方や上方に単に配線層や半
導体素子等を形成した場合には、ＭＩＭ容量にノイズが
結合してしまうこととなる。このため、従来は、ＭＩＭ
容量の下方や上方に配線層や半導体素子を設けることが
できなかった。このため、従来は、ＭＩＭ容量を形成し
た場合には、ＭＩＭ容量を形成するスペースを、配線層
や半導体素子を形成する領域と異なる領域に確保しなけ
ればならなかった。
導体素子等を形成した場合には、ＭＩＭ容量にノイズが
結合してしまうこととなる。このため、従来は、ＭＩＭ
容量の下方や上方に配線層や半導体素子を設けることが
できなかった。このため、従来は、ＭＩＭ容量を形成し
た場合には、ＭＩＭ容量を形成するスペースを、配線層
や半導体素子を形成する領域と異なる領域に確保しなけ
ればならなかった。
【０２１８】これに対し、本実施形態によれば、ＭＩＭ
容量４０の下方に下部シールド層１４が形成されている
ため、ＭＩＭ容量４０を下部シールド層１４によりシー
ルドすることができる。従って、本実施形態によれば、
ＭＩＭ容量４０の下方に、トランジスタ等の半導体素子
や配線層等を配置することができる。
容量４０の下方に下部シールド層１４が形成されている
ため、ＭＩＭ容量４０を下部シールド層１４によりシー
ルドすることができる。従って、本実施形態によれば、
ＭＩＭ容量４０の下方に、トランジスタ等の半導体素子
や配線層等を配置することができる。
【０２１９】また、本実施形態によれば、ＭＩＭ容量の
上方に上部シールド層５８が形成されているため、ＭＩ
Ｍ容量４０を上部シールド層５８によりシールドするこ
とができる。従って、本実施形態によれば、ＭＩＭ容量
４０の上方に配線層１８２等を配置することができる。
上方に上部シールド層５８が形成されているため、ＭＩ
Ｍ容量４０を上部シールド層５８によりシールドするこ
とができる。従って、本実施形態によれば、ＭＩＭ容量
４０の上方に配線層１８２等を配置することができる。
【０２２０】このように、本実施形態によれば、ＭＩＭ
容量の上方や下方に配線層や半導体素子等を配置するこ
とができるため、省スペース化を図ることができ、チッ
プ面積を小さくすることができる。従って、本実施形態
によれば、ＭＩＭ容量を有する半導体装置を安価に提供
することが可能となる。
容量の上方や下方に配線層や半導体素子等を配置するこ
とができるため、省スペース化を図ることができ、チッ
プ面積を小さくすることができる。従って、本実施形態
によれば、ＭＩＭ容量を有する半導体装置を安価に提供
することが可能となる。
【０２２１】［第６実施形態］本発明の第６実施形態に
よる半導体装置を図３０を用いて説明する。図３０は、
本実施形態による半導体装置を示す断面図である。図１
乃至図２９に示す第１乃至第５実施形態による半導体装
置及びその製造方法と同一の構成要素には、同一の符号
を付して説明を省略または簡潔にする。
よる半導体装置を図３０を用いて説明する。図３０は、
本実施形態による半導体装置を示す断面図である。図１
乃至図２９に示す第１乃至第５実施形態による半導体装
置及びその製造方法と同一の構成要素には、同一の符号
を付して説明を省略または簡潔にする。
【０２２２】本実施形態による半導体装置は、メッシュ
状の下部シールド層１４ｃが、半導体基板１０に埋め込
まれていることに主な特徴がある。
状の下部シールド層１４ｃが、半導体基板１０に埋め込
まれていることに主な特徴がある。
【０２２３】図３０に示すように、半導体基板１０に
は、ＳｉＯ2より成る四角柱状の絶縁層１４４ａが複数
埋め込まれている。絶縁層１４４ａは、例えばＳＴＩ
（Shallow Trench Isolation）法により形成されてい
る。絶縁層１４４ａは、素子分離領域１４４を形成する
のと同時に同一工程で形成することができる。
は、ＳｉＯ2より成る四角柱状の絶縁層１４４ａが複数
埋め込まれている。絶縁層１４４ａは、例えばＳＴＩ
（Shallow Trench Isolation）法により形成されてい
る。絶縁層１４４ａは、素子分離領域１４４を形成する
のと同時に同一工程で形成することができる。
【０２２４】半導体基板１０には、メッシュ状の下部シ
ールド層１４ｃが埋め込まれている。下部シールド層１
４ｃは、絶縁層１４４ａに自己整合で半導体基板１０に
不純物を導入することにより形成されている。下部シー
ルド層１４ｃは、ソース／ドレイン領域１６０ａ、１６
０ｂを形成するのと同時に同一工程で形成することがで
きる。
ールド層１４ｃが埋め込まれている。下部シールド層１
４ｃは、絶縁層１４４ａに自己整合で半導体基板１０に
不純物を導入することにより形成されている。下部シー
ルド層１４ｃは、ソース／ドレイン領域１６０ａ、１６
０ｂを形成するのと同時に同一工程で形成することがで
きる。
【０２２５】下部シールド層１４ｃが形成された半導体
基板１０上には、層間絶縁膜１６２が形成されている。
基板１０上には、層間絶縁膜１６２が形成されている。
【０２２６】層間絶縁膜１６２には、下部電極引き出し
配線層２２が埋め込まれている。また、層間絶縁膜１６
２には、ビア１８６及び配線層１８８が埋め込まれてい
る。配線層１８８及びビア１８６は、ソース／ドレイン
領域１６０ｂに電気的に接続されている。
配線層２２が埋め込まれている。また、層間絶縁膜１６
２には、ビア１８６及び配線層１８８が埋め込まれてい
る。配線層１８８及びビア１８６は、ソース／ドレイン
領域１６０ｂに電気的に接続されている。
【０２２７】こうして、本実施形態による半導体装置が
構成されている。
構成されている。
【０２２８】このように、下部シールド層１４ｃを半導
体基板１０に埋め込むようにしてもよい。
体基板１０に埋め込むようにしてもよい。
【０２２９】［変形実施形態］本発明は上記実施形態に
限らず種々の変形が可能である。
限らず種々の変形が可能である。
【０２３０】例えば、上記実施形態では、ＭＩＭ容量の
上方及び下方の両方にそれぞれシールド層を設けたが、
シールド層は必ずしもＭＩＭ容量の上方及び下方の両方
に設けなくてもよく、必要に応じてＭＩＭ容量の上方又
は下方のいずれか一方にのみ設けるようにしてもよい。
上方及び下方の両方にそれぞれシールド層を設けたが、
シールド層は必ずしもＭＩＭ容量の上方及び下方の両方
に設けなくてもよく、必要に応じてＭＩＭ容量の上方又
は下方のいずれか一方にのみ設けるようにしてもよい。
【０２３１】また、上記実施形態では、下部電極裏打ち
配線層を形成したが、必ずしも下部電極裏打ち配線層を
形成しなくてもよい。例えば、下部電極裏打ち配線層を
形成することなく、下部電極引き出し配線層上にＭＩＭ
容量を形成してもよい。
配線層を形成したが、必ずしも下部電極裏打ち配線層を
形成しなくてもよい。例えば、下部電極裏打ち配線層を
形成することなく、下部電極引き出し配線層上にＭＩＭ
容量を形成してもよい。
【０２３２】また、上記実施形態では、ビアの材料とし
てＣｕを用いたが、ビアの材料はＣｕに限定されるもの
ではなく、例えばＷ（タングステン）等あらゆる材料を
用いることができる。
てＣｕを用いたが、ビアの材料はＣｕに限定されるもの
ではなく、例えばＷ（タングステン）等あらゆる材料を
用いることができる。
【０２３３】また、上記実施形態では、配線の材料とし
てＣｕを用いたが、配線の材料はＣｕに限定されるもの
ではなく、例えばＡｌ等あらゆる材料を用いることがで
きる。
てＣｕを用いたが、配線の材料はＣｕに限定されるもの
ではなく、例えばＡｌ等あらゆる材料を用いることがで
きる。
【０２３４】また、上記実施形態では、シールド層のメ
ッシュ状のパターンのピッチと引き出し配線層のメッシ
ュ状のパターンのピッチとを等しく設定したが、シール
ド層のメッシュ状のパターンのピッチと引き出し配線層
のメッシュ状のパターンのピッチとを必ずしも等しく設
定しなくてもよい。例えば、シールド層のメッシュ状の
パターンのピッチと引き出し配線層のメッシュ状のパタ
ーンのピッチとの比が、ほぼ整数になるようにピッチを
設定してもよい。
ッシュ状のパターンのピッチと引き出し配線層のメッシ
ュ状のパターンのピッチとを等しく設定したが、シール
ド層のメッシュ状のパターンのピッチと引き出し配線層
のメッシュ状のパターンのピッチとを必ずしも等しく設
定しなくてもよい。例えば、シールド層のメッシュ状の
パターンのピッチと引き出し配線層のメッシュ状のパタ
ーンのピッチとの比が、ほぼ整数になるようにピッチを
設定してもよい。
【０２３５】また、上記実施形態では、シールド層や引
き出し配線層等をメッシュ状に形成したが、メッシュ状
のみならず、例えばストライプ状に形成してもよい。但
し、メッシュ状のシールド層の方が、ストライプ状のシ
ールド層と比べて、シールド効果の方向依存性がない点
で優れている。また、メッシュ状のシールド層の方が、
ストライプ状のシールド層と比べて、ＣＡＤによる自動
設計において自由度が高い。
き出し配線層等をメッシュ状に形成したが、メッシュ状
のみならず、例えばストライプ状に形成してもよい。但
し、メッシュ状のシールド層の方が、ストライプ状のシ
ールド層と比べて、シールド効果の方向依存性がない点
で優れている。また、メッシュ状のシールド層の方が、
ストライプ状のシールド層と比べて、ＣＡＤによる自動
設計において自由度が高い。
【０２３６】また、上記実施形態では、シールド層や引
き出し配線層等をメッシュ状に形成したが、シールド層
や引き出し配線層に例えば複数の孔を形成してもよい。
シールド層や引き出し配線層に複数の孔を形成した場合
であっても、上述した設計ルールを満たしつつ、上記実
施形態と同様のシールド効果を奏することが可能であ
る。
き出し配線層等をメッシュ状に形成したが、シールド層
や引き出し配線層に例えば複数の孔を形成してもよい。
シールド層や引き出し配線層に複数の孔を形成した場合
であっても、上述した設計ルールを満たしつつ、上記実
施形態と同様のシールド効果を奏することが可能であ
る。
【０２３７】また、上記実施形態では、下部シールド層
１４のメッシュ状のパターンと下部電極引き出し配線層
２２のメッシュ状のパターンとの相対的な位置関係を、
互いに半ピッチずらし、上部電極引き出し配線層５０の
メッシュ状のパターンと上部シールド層５８のメッシュ
状のパターンとの相対的な位置関係を、互いに半ピッチ
ずらしたが、必ずしも半ピッチずらさなくてもよい。メ
ッシュ状のパターンの相対的な位置関係を適宜ずらせ
ば、寄生容量を適宜小さくすることが可能である。
１４のメッシュ状のパターンと下部電極引き出し配線層
２２のメッシュ状のパターンとの相対的な位置関係を、
互いに半ピッチずらし、上部電極引き出し配線層５０の
メッシュ状のパターンと上部シールド層５８のメッシュ
状のパターンとの相対的な位置関係を、互いに半ピッチ
ずらしたが、必ずしも半ピッチずらさなくてもよい。メ
ッシュ状のパターンの相対的な位置関係を適宜ずらせ
ば、寄生容量を適宜小さくすることが可能である。
【０２３８】また、第３実施形態では、上部電極引き出
し配線層と上部シールド層との間隔ｄUと、下部電極引
き出し配線層と下部シールド層との間隔ｄLとが異なる
場合を例に説明したが、上部電極引き出し配線層と上部
シールド層との間の層間絶縁膜５６ａの誘電率と、下部
電極引き出し配線層と下部シールド層との間の層間絶縁
膜２０ａの誘電率とが異なる場合にも適用することがで
きる。
し配線層と上部シールド層との間隔ｄUと、下部電極引
き出し配線層と下部シールド層との間隔ｄLとが異なる
場合を例に説明したが、上部電極引き出し配線層と上部
シールド層との間の層間絶縁膜５６ａの誘電率と、下部
電極引き出し配線層と下部シールド層との間の層間絶縁
膜２０ａの誘電率とが異なる場合にも適用することがで
きる。
【０２３９】また、第４実施形態では、絶縁膜４４の側
壁部分に残存した積層膜３９を下部シールド層１４や上
部シールド層５８に電気的に接続する場合を例に説明し
たが、絶縁膜４４の側壁部分に残存した積層膜３９は、
必ずしも、下部シールド層１４や上部シールド層５８に
電気的に接続する必要はなく、あらゆる固定電位に接続
することができる。例えば、絶縁膜４４の側壁部分に残
存した積層膜３９を、電源線や接地線等の固定電位に接
続するようにしてもよい。
壁部分に残存した積層膜３９を下部シールド層１４や上
部シールド層５８に電気的に接続する場合を例に説明し
たが、絶縁膜４４の側壁部分に残存した積層膜３９は、
必ずしも、下部シールド層１４や上部シールド層５８に
電気的に接続する必要はなく、あらゆる固定電位に接続
することができる。例えば、絶縁膜４４の側壁部分に残
存した積層膜３９を、電源線や接地線等の固定電位に接
続するようにしてもよい。
【０２４０】（付記１） 半導体基板と、前記半導体基
板の上方に形成され、下部電極と、前記下部電極上に形
成された容量絶縁膜と、前記容量絶縁膜上に形成された
上部電極とを有する容量素子と、少なくとも前記容量素
子の上方又は下方に形成されたシールド層と、前記容量
素子と前記シールド層との間に形成され、前記下部電極
又は前記上部電極に電気的に接続された引き出し配線層
とを有し、前記シールド層及び前記引き出し配線層に、
それぞれ複数の孔が形成されていることを特徴とする半
導体装置。
板の上方に形成され、下部電極と、前記下部電極上に形
成された容量絶縁膜と、前記容量絶縁膜上に形成された
上部電極とを有する容量素子と、少なくとも前記容量素
子の上方又は下方に形成されたシールド層と、前記容量
素子と前記シールド層との間に形成され、前記下部電極
又は前記上部電極に電気的に接続された引き出し配線層
とを有し、前記シールド層及び前記引き出し配線層に、
それぞれ複数の孔が形成されていることを特徴とする半
導体装置。
【０２４１】（付記２） 付記１記載の半導体装置にお
いて、前記シールド層及び前記引き出し配線層が、メッ
シュ状のパターンになっていることを特徴とする半導体
装置。
いて、前記シールド層及び前記引き出し配線層が、メッ
シュ状のパターンになっていることを特徴とする半導体
装置。
【０２４２】（付記３） 付記１記載の半導体装置にお
いて、前記シールド層及び前記引き出し配線層が、スト
ライプ状のパターンになっていることを特徴とする半導
体装置。
いて、前記シールド層及び前記引き出し配線層が、スト
ライプ状のパターンになっていることを特徴とする半導
体装置。
【０２４３】（付記４） 付記２又は３記載の半導体装
置において、前記シールド層のパターンのピッチと、前
記引き出し配線層のパターンのピッチとの比が、ほぼ整
数になっていることを特徴とする半導体装置。
置において、前記シールド層のパターンのピッチと、前
記引き出し配線層のパターンのピッチとの比が、ほぼ整
数になっていることを特徴とする半導体装置。
【０２４４】（付記５） 付記２乃至４のいずれかに記
載の半導体装置において、前記シールド層のパターンと
前記引き出し配線層のパターンとが、互いにずれている
ことを特徴とする半導体装置。
載の半導体装置において、前記シールド層のパターンと
前記引き出し配線層のパターンとが、互いにずれている
ことを特徴とする半導体装置。
【０２４５】（付記６） 付記１乃至５のいずれかに記
載の半導体装置において、前記シールド層は、前記容量
素子が形成されている範囲より広い範囲に形成されてい
ることを特徴とする半導体装置。
載の半導体装置において、前記シールド層は、前記容量
素子が形成されている範囲より広い範囲に形成されてい
ることを特徴とする半導体装置。
【０２４６】（付記７） 付記１乃至６のいずれかに記
載の半導体装置において、前記容量素子の下方の前記半
導体基板に、前記シールド層を隔てて形成された半導体
素子を更に有することを特徴とする半導体装置。
載の半導体装置において、前記容量素子の下方の前記半
導体基板に、前記シールド層を隔てて形成された半導体
素子を更に有することを特徴とする半導体装置。
【０２４７】（付記８） 付記１乃至７のいずれかに記
載の半導体装置において、前記容量素子の少なくとも上
方又は下方に、前記シールド層を隔てて形成された配線
層を更に有することを特徴とする半導体装置。
載の半導体装置において、前記容量素子の少なくとも上
方又は下方に、前記シールド層を隔てて形成された配線
層を更に有することを特徴とする半導体装置。
【０２４８】（付記９） 付記１乃至８のいずれかに記
載の半導体装置において、前記シールド層が、前記半導
体基板に埋め込まれていることを特徴とする半導体装
置。
載の半導体装置において、前記シールド層が、前記半導
体基板に埋め込まれていることを特徴とする半導体装
置。
【０２４９】（付記１０） 付記１乃至９のいずれかに
記載の半導体装置において、前記容量素子の周囲に、前
記容量素子の上面の高さとほぼ等しい高さを有する絶縁
膜が形成されていることを特徴とする半導体装置。
記載の半導体装置において、前記容量素子の周囲に、前
記容量素子の上面の高さとほぼ等しい高さを有する絶縁
膜が形成されていることを特徴とする半導体装置。
【０２５０】（付記１１） 付記１０記載の半導体装置
において、前記絶縁膜の側壁部分に残存した導電膜が、
固定電位に接続されることを特徴とする半導体装置。
において、前記絶縁膜の側壁部分に残存した導電膜が、
固定電位に接続されることを特徴とする半導体装置。
【０２５１】（付記１２） 付記１０記載の半導体装置
において、前記導電膜は、前記シールド層に電気的に接
続されていることを特徴とする半導体装置。
において、前記導電膜は、前記シールド層に電気的に接
続されていることを特徴とする半導体装置。
【０２５２】（付記１３） 付記１乃至１２のいずれか
に記載の半導体装置において、前記上部電極の厚さが、
前記下部電極の厚さより厚いことを特徴とする半導体装
置。
に記載の半導体装置において、前記上部電極の厚さが、
前記下部電極の厚さより厚いことを特徴とする半導体装
置。
【０２５３】（付記１４） 付記１乃至１３のいずれか
に記載の半導体装置において、前記上部電極上に、エッ
チングストッパ膜が形成されていることを特徴とする半
導体装置。
に記載の半導体装置において、前記上部電極上に、エッ
チングストッパ膜が形成されていることを特徴とする半
導体装置。
【０２５４】（付記１５） 付記１乃至１４のいずれか
に記載の半導体装置において、前記容量素子のパターン
は、前記容量素子の内側の部分を構成する第１の基本パ
ターンと、前記容量素子の周縁を含む部分を構成する第
２の基本パターンと、前記容量素子の角を含む部分を構
成する第３の基本パターンとが、それぞれ複数組み合わ
さって構成されていることを特徴とする半導体装置。
に記載の半導体装置において、前記容量素子のパターン
は、前記容量素子の内側の部分を構成する第１の基本パ
ターンと、前記容量素子の周縁を含む部分を構成する第
２の基本パターンと、前記容量素子の角を含む部分を構
成する第３の基本パターンとが、それぞれ複数組み合わ
さって構成されていることを特徴とする半導体装置。
【０２５５】（付記１６） 付記１５記載の半導体装置
において、前記引き出し配線層のパターンは、前記第１
乃至前記第３の基本パターンにそれぞれ対応するように
形成された複数の基本パターンが組み合わさって構成さ
れていることを特徴とする半導体装置。
において、前記引き出し配線層のパターンは、前記第１
乃至前記第３の基本パターンにそれぞれ対応するように
形成された複数の基本パターンが組み合わさって構成さ
れていることを特徴とする半導体装置。
【０２５６】（付記１７） 付記１５又は１６記載の半
導体装置において、前記シールド層のパターンは、前記
第１乃至前記第３の基本パターンにそれぞれ対応するよ
うに形成された複数の基本パターンが組み合わさって構
成されていることを特徴とする半導体装置。
導体装置において、前記シールド層のパターンは、前記
第１乃至前記第３の基本パターンにそれぞれ対応するよ
うに形成された複数の基本パターンが組み合わさって構
成されていることを特徴とする半導体装置。
【０２５７】（付記１８） 付記１乃至１７のいずれか
に記載の半導体装置において、前記シールド層及び前記
引き出し配線層が、前記容量素子の上方及び下方にそれ
ぞれ形成されていることを特徴とする半導体装置。
に記載の半導体装置において、前記シールド層及び前記
引き出し配線層が、前記容量素子の上方及び下方にそれ
ぞれ形成されていることを特徴とする半導体装置。
【０２５８】（付記１９） 半導体基板と、前記半導体
基板の上方に形成され、下部電極と、前記下部電極上に
形成された容量絶縁膜と、前記容量絶縁膜上に形成され
た上部電極とを有する容量素子と、前記容量素子の下方
に形成された下部シールド層と、前記容量素子の上方に
形成された上部シールド層と、前記容量素子と前記下部
シールド層との間に形成され、前記下部電極に電気的に
接続された下部電極引き出し配線層と、前記容量素子と
前記上部シールド層との間に形成され、前記上部電極に
電気的に接続された上部電極引き出し配線層とを有し、
前記下部シールド層、前記上部シールド層、前記下部電
極引き出し配線層及び前記上部電極引き出し配線層に、
それぞれ複数の孔が形成されており、前記下部シールド
層と前記下部電極引き出し配線層との間の寄生容量と、
前記上部シールド層と前記上部電極引き出し配線層との
間の寄生容量とが、ほぼ等しくなるように、前記下部シ
ールド層と前記下部電極引き出し配線層とが対向する部
分の面積と、前記上部シールド層と前記上部電極引き出
し配線層とが対向する部分の面積とが、それぞれ設定さ
れていることを特徴とする半導体装置。
基板の上方に形成され、下部電極と、前記下部電極上に
形成された容量絶縁膜と、前記容量絶縁膜上に形成され
た上部電極とを有する容量素子と、前記容量素子の下方
に形成された下部シールド層と、前記容量素子の上方に
形成された上部シールド層と、前記容量素子と前記下部
シールド層との間に形成され、前記下部電極に電気的に
接続された下部電極引き出し配線層と、前記容量素子と
前記上部シールド層との間に形成され、前記上部電極に
電気的に接続された上部電極引き出し配線層とを有し、
前記下部シールド層、前記上部シールド層、前記下部電
極引き出し配線層及び前記上部電極引き出し配線層に、
それぞれ複数の孔が形成されており、前記下部シールド
層と前記下部電極引き出し配線層との間の寄生容量と、
前記上部シールド層と前記上部電極引き出し配線層との
間の寄生容量とが、ほぼ等しくなるように、前記下部シ
ールド層と前記下部電極引き出し配線層とが対向する部
分の面積と、前記上部シールド層と前記上部電極引き出
し配線層とが対向する部分の面積とが、それぞれ設定さ
れていることを特徴とする半導体装置。
【０２５９】（付記２０） 付記１９記載の半導体装置
において、前記下部シールド層と前記下部電極引き出し
配線層との間隔と、前記上部シールド層と前記上部電極
引き出し配線層との間隔が、互いに異なっていることを
特徴とする半導体装置。
において、前記下部シールド層と前記下部電極引き出し
配線層との間隔と、前記上部シールド層と前記上部電極
引き出し配線層との間隔が、互いに異なっていることを
特徴とする半導体装置。
【０２６０】（付記２１） 付記１９又は２０記載の半
導体装置において、前記下部シールド層と前記下部引き
出し配線層との間に形成された第１の絶縁膜の誘電率
と、前記上部シールド層と前記上部引き出し配線層との
間に形成された第２の絶縁膜の誘電率とが、互いに異な
っていることを特徴とする半導体装置。
導体装置において、前記下部シールド層と前記下部引き
出し配線層との間に形成された第１の絶縁膜の誘電率
と、前記上部シールド層と前記上部引き出し配線層との
間に形成された第２の絶縁膜の誘電率とが、互いに異な
っていることを特徴とする半導体装置。
【０２６１】（付記２２） 半導体基板の上方に、下部
電極と、前記下部電極上に形成された容量絶縁膜と、前
記容量絶縁膜上に形成された上部電極とを有する容量素
子を形成する工程を有する半導体装置の製造方法におい
て、前記容量素子を形成する工程の前に、複数の孔が形
成された下部シールド層を形成する工程と、複数の孔が
形成された下部電極引き出し配線層を形成する工程とを
有することを特徴とする半導体装置の製造方法。
電極と、前記下部電極上に形成された容量絶縁膜と、前
記容量絶縁膜上に形成された上部電極とを有する容量素
子を形成する工程を有する半導体装置の製造方法におい
て、前記容量素子を形成する工程の前に、複数の孔が形
成された下部シールド層を形成する工程と、複数の孔が
形成された下部電極引き出し配線層を形成する工程とを
有することを特徴とする半導体装置の製造方法。
【０２６２】（付記２３） 半導体基板の上方に、下部
電極と、前記下部電極上に形成された容量絶縁膜と、前
記容量絶縁膜上に形成された上部電極とを有する容量素
子を形成する工程を有する半導体装置の製造方法におい
て、前記容量素子を形成する工程の後に、複数の孔が形
成された上部電極引き出し配線層を形成する工程と、複
数の孔が形成された上部シールド層を形成する工程とを
有することを特徴とする半導体装置の製造方法。
電極と、前記下部電極上に形成された容量絶縁膜と、前
記容量絶縁膜上に形成された上部電極とを有する容量素
子を形成する工程を有する半導体装置の製造方法におい
て、前記容量素子を形成する工程の後に、複数の孔が形
成された上部電極引き出し配線層を形成する工程と、複
数の孔が形成された上部シールド層を形成する工程とを
有することを特徴とする半導体装置の製造方法。
【０２６３】（付記２４） 半導体基板の上方に、下部
電極と、前記下部電極上に形成された容量絶縁膜と、前
記容量絶縁膜上に形成された上部電極とを有する容量素
子を形成する工程を有する半導体装置の製造方法におい
て、前記容量素子を形成する工程の前に、複数の孔が形
成された下部シールド層を形成する工程と、複数の孔が
形成された下部電極引き出し配線層を形成する工程とを
有し、前記容量素子を形成する工程の後に、複数の孔が
形成された上部電極引き出し配線層を形成する工程と、
複数の孔が形成された上部シールド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
電極と、前記下部電極上に形成された容量絶縁膜と、前
記容量絶縁膜上に形成された上部電極とを有する容量素
子を形成する工程を有する半導体装置の製造方法におい
て、前記容量素子を形成する工程の前に、複数の孔が形
成された下部シールド層を形成する工程と、複数の孔が
形成された下部電極引き出し配線層を形成する工程とを
有し、前記容量素子を形成する工程の後に、複数の孔が
形成された上部電極引き出し配線層を形成する工程と、
複数の孔が形成された上部シールド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２６４】（付記２５） 付記２２乃至２４のいずれ
かに記載の半導体装置の製造方法において、前記容量素
子を形成する工程の前に、前記容量素子が形成される領
域の周囲に、前記容量素子の上面とほぼ等しい高さを有
する第１の絶縁膜を形成する工程と、前記容量素子を形
成する工程の後に、前記容量素子上及び前記第１の絶縁
膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁
膜の表面を平坦化する工程とを更に有することを特徴と
する半導体装置の製造方法。
かに記載の半導体装置の製造方法において、前記容量素
子を形成する工程の前に、前記容量素子が形成される領
域の周囲に、前記容量素子の上面とほぼ等しい高さを有
する第１の絶縁膜を形成する工程と、前記容量素子を形
成する工程の後に、前記容量素子上及び前記第１の絶縁
膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁
膜の表面を平坦化する工程とを更に有することを特徴と
する半導体装置の製造方法。
【０２６５】
【発明の効果】以上の通り、本発明によれば、ＭＩＭ容
量の上方や下方にシールド層がシールド層が形成されて
いるため、ＭＩＭ容量にノイズが結合するのを防止する
ことができる。
量の上方や下方にシールド層がシールド層が形成されて
いるため、ＭＩＭ容量にノイズが結合するのを防止する
ことができる。
【０２６６】また、本発明によれば、下部シールド層、
下部電極引き出し配線層、下部電極裏打ち配線層、上部
電極引き出し配線層、及び上部シールド層のパターンが
いずれもメッシュ状に形成されているため、所定の設計
ルールを満たしつつ、ＭＩＭ容量にノイズが結合するの
を防止することができる。
下部電極引き出し配線層、下部電極裏打ち配線層、上部
電極引き出し配線層、及び上部シールド層のパターンが
いずれもメッシュ状に形成されているため、所定の設計
ルールを満たしつつ、ＭＩＭ容量にノイズが結合するの
を防止することができる。
【０２６７】また、本発明によれば、下部シールド層の
メッシュ状のパターンと下部電極引き出し配線層のメッ
シュ状のパターンとの相対的な位置関係が、互いにずれ
ているため、下部シールド層と下部電極引き出し配線層
との間の寄生容量を極めて小さくすることができる。ま
た、本発明によれば、上部電極引き出し配線層のメッシ
ュ状のパターンと上部シールド層のメッシュ状のパター
ンとの相対的な位置関係が、互いにずれているため、上
部電極引き出し配線層と上部シールド層との間の寄生容
量を極めて小さくすることができる。このため、本発明
によれば、寄生容量により電気的特性に悪影響が及ぶの
を防止することができる。
メッシュ状のパターンと下部電極引き出し配線層のメッ
シュ状のパターンとの相対的な位置関係が、互いにずれ
ているため、下部シールド層と下部電極引き出し配線層
との間の寄生容量を極めて小さくすることができる。ま
た、本発明によれば、上部電極引き出し配線層のメッシ
ュ状のパターンと上部シールド層のメッシュ状のパター
ンとの相対的な位置関係が、互いにずれているため、上
部電極引き出し配線層と上部シールド層との間の寄生容
量を極めて小さくすることができる。このため、本発明
によれば、寄生容量により電気的特性に悪影響が及ぶの
を防止することができる。
【０２６８】また、本発明によれば、ＭＩＭ容量の周囲
に、ＭＩＭ容量の上面とほぼ等しい高さを有する絶縁膜
を形成するため、層間絶縁膜の表面がＭＩＭ容量の上方
で盛り上がってしまうのを防止することができ、層間絶
縁膜の表面の高さを全体としてほぼ均一にすることがで
きる。このため、本発明によれば、層間絶縁膜の表面を
ＣＭＰ法により平坦化することが可能となり、ダマシン
法により上部電極引き出し配線層等を層間絶縁膜等に埋
め込むことが可能となる。従って、本発明によれば、上
部電極引き出し配線層等の材料としてＣｕ等を用いるこ
とが可能となる。
に、ＭＩＭ容量の上面とほぼ等しい高さを有する絶縁膜
を形成するため、層間絶縁膜の表面がＭＩＭ容量の上方
で盛り上がってしまうのを防止することができ、層間絶
縁膜の表面の高さを全体としてほぼ均一にすることがで
きる。このため、本発明によれば、層間絶縁膜の表面を
ＣＭＰ法により平坦化することが可能となり、ダマシン
法により上部電極引き出し配線層等を層間絶縁膜等に埋
め込むことが可能となる。従って、本発明によれば、上
部電極引き出し配線層等の材料としてＣｕ等を用いるこ
とが可能となる。
【０２６９】また、本発明によれば、表面の平坦な層間
絶縁膜に上部電極引き出し配線層を埋め込むことができ
るので、上部電極引き出し配線層に断線等が生じるのを
防止することができ、高い信頼性を得ることが可能とな
る。
絶縁膜に上部電極引き出し配線層を埋め込むことができ
るので、上部電極引き出し配線層に断線等が生じるのを
防止することができ、高い信頼性を得ることが可能とな
る。
【０２７０】また、本発明によれば、ＭＩＭ容量上に層
間絶縁膜等を形成することが可能となるため、最上層付
近に限定されることなくＭＩＭ容量を形成することが可
能となる。
間絶縁膜等を形成することが可能となるため、最上層付
近に限定されることなくＭＩＭ容量を形成することが可
能となる。
【０２７１】また、本発明によれば、最上層付近に限定
されることなくＭＩＭ容量を形成することができるた
め、ＭＩＭ容量や上部電極引き出し配線層の上方に上部
シールド層等を形成することも可能となる。
されることなくＭＩＭ容量を形成することができるた
め、ＭＩＭ容量や上部電極引き出し配線層の上方に上部
シールド層等を形成することも可能となる。
【０２７２】また、本発明によれば、ＭＩＭ容量の周囲
に形成されるＭＩＭ容量の上面とほぼ等しい高さを有す
る絶縁膜は、積層膜をパターニングしてＭＩＭ容量を形
成する際に下地がエッチングされるのを防止するハード
マスクを兼ねるものである。従って、本発明によれば、
工程の増加を招くことなく、表面の高さがほぼ均一な層
間絶縁膜を形成することが可能となる。
に形成されるＭＩＭ容量の上面とほぼ等しい高さを有す
る絶縁膜は、積層膜をパターニングしてＭＩＭ容量を形
成する際に下地がエッチングされるのを防止するハード
マスクを兼ねるものである。従って、本発明によれば、
工程の増加を招くことなく、表面の高さがほぼ均一な層
間絶縁膜を形成することが可能となる。
【０２７３】また、本発明によれば、ＭＩＭ容量の上部
電極が厚く形成されているため、配線層に達する深いコ
ンタクトホールを形成する場合であっても、コンタクト
ホールがＭＩＭ容量の上部電極を突き抜けて容量絶縁膜
に達してしまうのを防止することができる。
電極が厚く形成されているため、配線層に達する深いコ
ンタクトホールを形成する場合であっても、コンタクト
ホールがＭＩＭ容量の上部電極を突き抜けて容量絶縁膜
に達してしまうのを防止することができる。
【０２７４】また、本発明によれば、ＭＩＭ容量上にエ
ッチングストッパ膜が形成されているので、コンタクト
ホールがＭＩＭ容量の上部電極を突き抜けて容量絶縁膜
に達してしまうのを防止することができる。
ッチングストッパ膜が形成されているので、コンタクト
ホールがＭＩＭ容量の上部電極を突き抜けて容量絶縁膜
に達してしまうのを防止することができる。
【０２７５】また、本発明によれば、複数の基本ブロッ
クを適宜配置することによりＭＩＭ容量、引き出し配線
層、及びシールド層等のパターンを構成することができ
るため、ＣＡＤ等を用いてＭＩＭ容量、引き出し配線
層、及びシールド層等のパターンを容易に構成すること
ができる。
クを適宜配置することによりＭＩＭ容量、引き出し配線
層、及びシールド層等のパターンを構成することができ
るため、ＣＡＤ等を用いてＭＩＭ容量、引き出し配線
層、及びシールド層等のパターンを容易に構成すること
ができる。
【０２７６】また、本発明によれば、各基本ブロックの
配置により得られる容量値Ｃ1、Ｃ2、Ｃ3と、各基本ブ
ロックの配置数ｎ1、ｎ2、ｎ3とから、容易にＭＩＭ容
量の容量値Ｃを算出することができるため、設計の容易
化を図ることができる。
配置により得られる容量値Ｃ1、Ｃ2、Ｃ3と、各基本ブ
ロックの配置数ｎ1、ｎ2、ｎ3とから、容易にＭＩＭ容
量の容量値Ｃを算出することができるため、設計の容易
化を図ることができる。
【０２７７】また、本発明によれば、ＭＩＭ容量の大き
さに対してシールド層が一回り大きく形成することによ
り、ＭＩＭ容量にノイズが結合するのを、より防止する
ことができる。
さに対してシールド層が一回り大きく形成することによ
り、ＭＩＭ容量にノイズが結合するのを、より防止する
ことができる。
【０２７８】また、本発明によれば、下部シールド層と
下部電極引き出し配線層との間隔ｄ Lと、上部電極引き
出し配線層と上部シールド層との間隔ｄUが異なる場合
であっても、下部シールド層の幅ｗSLと上部シールド層
の幅ｗSUとを異ならせることにより、下部シールド層と
下部電極引き出し配線層との間の寄生容量ＣLと、上部
電極引き出し配線層と上部シールド層との間の寄生容量
ＣUとをほぼ等しく設定することができる。本発明によ
れば、下部シールド層と下部電極引き出し配線層との間
の寄生容量ＣLと、上部電極引き出し配線層と上部シー
ルド層との間の寄生容量ＣUとをほぼ等しくすることが
できるため、より効果的にノイズをシールドすることが
できる。
下部電極引き出し配線層との間隔ｄ Lと、上部電極引き
出し配線層と上部シールド層との間隔ｄUが異なる場合
であっても、下部シールド層の幅ｗSLと上部シールド層
の幅ｗSUとを異ならせることにより、下部シールド層と
下部電極引き出し配線層との間の寄生容量ＣLと、上部
電極引き出し配線層と上部シールド層との間の寄生容量
ＣUとをほぼ等しく設定することができる。本発明によ
れば、下部シールド層と下部電極引き出し配線層との間
の寄生容量ＣLと、上部電極引き出し配線層と上部シー
ルド層との間の寄生容量ＣUとをほぼ等しくすることが
できるため、より効果的にノイズをシールドすることが
できる。
【０２７９】また、本発明によれば、下部シールド層の
メッシュ状のパターンの幅ｗSLを狭く設定しているのみ
ならず、下部電極引き出し配線層のメッシュ状のパター
ンの幅ｗOLをも狭く設定し、また、上部シールド層のメ
ッシュ状のパターンの幅ｗSUを広く設定しているのみな
らず、上部電極引き出し配線層のメッシュ状のパターン
の幅ｗOUをも広く設定しても、下部シールド層と下部シ
ールド層との間の寄生容量ＣLと、上部電極引き出し配
線層と上部シールド層との間の寄生容量ＣUとをほぼ等
しく設定することができる。
メッシュ状のパターンの幅ｗSLを狭く設定しているのみ
ならず、下部電極引き出し配線層のメッシュ状のパター
ンの幅ｗOLをも狭く設定し、また、上部シールド層のメ
ッシュ状のパターンの幅ｗSUを広く設定しているのみな
らず、上部電極引き出し配線層のメッシュ状のパターン
の幅ｗOUをも広く設定しても、下部シールド層と下部シ
ールド層との間の寄生容量ＣLと、上部電極引き出し配
線層と上部シールド層との間の寄生容量ＣUとをほぼ等
しく設定することができる。
【０２８０】また、本発明によれば、絶縁膜の側壁部分
に残存した積層膜が、ビア、導電層、下部シールド層、
上部シールド層等を介して固定電位に接続されるため、
ＭＩＭ容量の静電容量が変動するのを防止することがで
きる。
に残存した積層膜が、ビア、導電層、下部シールド層、
上部シールド層等を介して固定電位に接続されるため、
ＭＩＭ容量の静電容量が変動するのを防止することがで
きる。
【０２８１】また、本発明によれば、ＭＩＭ容量の上方
や下方に配線層や半導体素子等を配置することができる
ため、省スペース化を図ることができ、チップ面積を小
さくすることができる。従って、本発明によれば、ＭＩ
Ｍ容量を有する半導体装置を安価に提供することが可能
となる。
や下方に配線層や半導体素子等を配置することができる
ため、省スペース化を図ることができ、チップ面積を小
さくすることができる。従って、本発明によれば、ＭＩ
Ｍ容量を有する半導体装置を安価に提供することが可能
となる。
【図１】本発明の第１実施形態による半導体装置を示す
断面図である。
断面図である。
【図２】本発明の第１実施形態による半導体装置を示す
平面図（その１）である。
平面図（その１）である。
【図３】本発明の第１実施形態による半導体装置を示す
平面図（その２）である。
平面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図７】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その４）である。
方法を示す工程断面図（その４）である。
【図８】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その５）である。
方法を示す工程断面図（その５）である。
【図９】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その６）である。
方法を示す工程断面図（その６）である。
【図１０】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その７）である。
造方法を示す工程断面図（その７）である。
【図１１】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その８）である。
造方法を示す工程断面図（その８）である。
【図１２】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その９）である。
造方法を示す工程断面図（その９）である。
【図１３】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その１０）である。
造方法を示す工程断面図（その１０）である。
【図１４】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その１１）である。
造方法を示す工程断面図（その１１）である。
【図１５】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その１２）である。
造方法を示す工程断面図（その１２）である。
【図１６】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その１３）である。
造方法を示す工程断面図（その１３）である。
【図１７】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その１４）である。
造方法を示す工程断面図（その１４）である。
【図１８】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その１５）である。
造方法を示す工程断面図（その１５）である。
【図１９】本発明の第１実施形態による半導体装置の製
造方法を示す工程断面図（その１６）である。
造方法を示す工程断面図（その１６）である。
【図２０】本発明の第１実施形態の変形例（その１）に
よる半導体装置を示す工程断面図である。
よる半導体装置を示す工程断面図である。
【図２１】本発明の第１実施形態の変形例（その２）に
よる半導体装置を示す工程断面図である。
よる半導体装置を示す工程断面図である。
【図２２】本発明の第２実施形態による半導体装置のパ
ターンのレイアウトを示す平面図である。
ターンのレイアウトを示す平面図である。
【図２３】本発明の第２実施形態の変形例による半導体
装置のパターンのレイアウトを示す平面図である。
装置のパターンのレイアウトを示す平面図である。
【図２４】本発明の第３実施形態による半導体装置を示
す断面図である。
す断面図である。
【図２５】本発明の第３実施形態による半導体装置を示
す平面図である。
す平面図である。
【図２６】本発明の第３実施形態の変形例による半導体
装置を示す断面図である。
装置を示す断面図である。
【図２７】本発明の第３実施形態の変形例による半導体
装置を示す平面図である。
装置を示す平面図である。
【図２８】本発明の第４実施形態による半導体装置を示
す断面図及び平面図である。
す断面図及び平面図である。
【図２９】本発明の第５実施形態による半導体装置を示
す断面図である。
す断面図である。
【図３０】本発明の第６実施形態による半導体装置を示
す断面図である。
す断面図である。
１０…半導体基板
１２…層間絶縁膜
１４、１４ａ、１４ｂ…下部シールド層
１６…孔
１８…キャップ層
２０、２０ａ…層間絶縁膜
２２、２２ａ…下部電極引き出し配線層
２４…キャップ層
２６…層間絶縁膜
２８…ビア
３０…下部電極裏打ち配線層
３２…孔
３３…ＴｉＮ膜
３４…下部電極
３５…ＳｉＯ2膜
３６…容量絶縁膜
３７…ＴｉＮ膜
３８、３８ａ、３８ｂ…上部電極
３９…積層膜
４０、４０ａ、４０ｂ…ＭＩＭ容量
４０P1〜４０P5…基本パターン
４２…キャップ層
４４…絶縁膜
４６…層間絶縁膜
４８…ビア
５０、５０ａ…上部電極引き出し配線層
５０P1〜５０P7…基本パターン
５２…孔
５４…キャップ層
５６、５６ａ…層間絶縁膜
５８、５８ａ〜５８ｃ…上部シールド層
５８P1〜５８P7…基本パターン
６０…孔
６２…キャップ層
６４…レジスト膜
６６…溝
６８…Ｃｕ層
７０…溝
７２…Ｃｕ層
７４…レジスト膜
７６…開口部
７８…コンタクトホール
８０…レジスト膜
８２…溝
８４…Ｃｕ層
８６…レジスト膜
８８…開口部
９０…レジスト膜
９２…凹み
９４…レジスト膜
９６…開口部
９８…コンタクトホール
１００…溝
１０２…レジスト膜
１０４…溝
１０６…Ｃｕ層
１０８…配線層
１１０…コンタクトホール
１１２…エッチングストッパ膜
１１４…基本ブロック
１１６…基本ブロック
１１８…基本ブロック
１２０…基本ブロック
１２２…基本ブロック
１２４…基本ブロック
１２６…基本ブロック
１２８…ビア
１３０…導電層
１３２…ビア
１３４…導電層
１３６…ビア
１３８…導電層
１４０…ビア
１４２…素子領域
１４４…素子分離領域
１４６…ｐチャネルＭＯＳトランジスタ
１４８…ｎチャネルＭＯＳトランジスタ
１５０…ＣＭＯＳ回路
１５２…サイドウォール絶縁膜
１５４…ゲート電極
１５６ａ、１５６ｂ…ソース／ドレイン領域
１５８…ゲート電極
１６０ａ、１６０ｂ…ソース／ドレイン領域
１６２…層間絶縁膜
１６４ａ、１６４ｂ…ビア
１６６ａ、１６６ｂ…配線層
１６８…層間絶縁膜
１７０…ビア
１７２…配線層
１７４…層間絶縁膜
１７６…ビア
１７８…配線層
１８０…層間絶縁膜
１８２…配線層
１８４…キャップ層
１８６…ビア
１８８…配線層
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH08 HH11 HH33 JJ01 JJ11
JJ19 KK08 KK11 KK33 MM01
MM21 PP15 PP27 PP28 QQ08
QQ09 QQ10 QQ25 QQ28 QQ37
RR04 RR06 SS15 VV03 VV10
XX00 XX01 XX02 XX03 XX24
XX31 XX34
5F038 AC04 AC05 AC15 BH10 BH19
CD18 DF01 EZ11 EZ14 EZ15
EZ20
Claims (10)
- 【請求項１】 半導体基板と、 前記半導体基板の上方に形成され、下部電極と、前記下
部電極上に形成された容量絶縁膜と、前記容量絶縁膜上
に形成された上部電極とを有する容量素子と、 少なくとも前記容量素子の上方又は下方に形成されたシ
ールド層と、 前記容量素子と前記シールド層との間に形成され、前記
下部電極又は前記上部電極に電気的に接続された引き出
し配線層とを有し、 前記シールド層及び前記引き出し配線層に、それぞれ複
数の孔が形成されていることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記シールド層及び前記引き出し配線層が、メッシュ状
のパターンになっていることを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記シールド層のパターンと前記引き出し配線層のパタ
ーンとが、互いにずれていることを特徴とする半導体装
置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体装置において、 前記容量素子の下方の前記半導体基板に、前記シールド
層を隔てて形成された半導体素子を更に有することを特
徴とする半導体装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置において、 前記容量素子の少なくとも上方又は下方に、前記シール
ド層を隔てて形成された配線層を更に有することを特徴
とする半導体装置。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
半導体装置において、 前記シールド層が、前記半導体基板に埋め込まれている
ことを特徴とする半導体装置。 - 【請求項７】 請求項１乃至６のいずれか１項に記載の
半導体装置において、 前記容量素子の周囲に、前記容量素子の上面の高さとほ
ぼ等しい高さを有する絶縁膜が形成されていることを特
徴とする半導体装置。 - 【請求項８】 請求項１乃至７のいずれか１項に記載の
半導体装置において、 前記容量素子のパターンは、前記容量素子の内側の部分
を構成する第１の基本パターンと、前記容量素子の周縁
を含む部分を構成する第２の基本パターンと、前記容量
素子の角を含む部分を構成する第３の基本パターンと
が、それぞれ複数組み合わさって構成されていることを
特徴とする半導体装置。 - 【請求項９】 半導体基板と、 前記半導体基板の上方に形成され、下部電極と、前記下
部電極上に形成された容量絶縁膜と、前記容量絶縁膜上
に形成された上部電極とを有する容量素子と、 前記容量素子の下方に形成された下部シールド層と、 前記容量素子の上方に形成された上部シールド層と、 前記容量素子と前記下部シールド層との間に形成され、
前記下部電極に電気的に接続された下部電極引き出し配
線層と、 前記容量素子と前記上部シールド層との間に形成され、
前記上部電極に電気的に接続された上部電極引き出し配
線層とを有し、 前記下部シールド層、前記上部シールド層、前記下部電
極引き出し配線層及び前記上部電極引き出し配線層に、
それぞれ複数の孔が形成されており、 前記下部シールド層と前記下部電極引き出し配線層との
間の寄生容量と、前記上部シールド層と前記上部電極引
き出し配線層との間の寄生容量とが、ほぼ等しくなるよ
うに、前記下部シールド層と前記下部電極引き出し配線
層とが対向する部分の面積と、前記上部シールド層と前
記上部電極引き出し配線層とが対向する部分の面積と
が、それぞれ設定されていることを特徴とする半導体装
置。 - 【請求項１０】 半導体基板の上方に、下部電極と、前
記下部電極上に形成された容量絶縁膜と、前記容量絶縁
膜上に形成された上部電極とを有する容量素子を形成す
る工程を有する半導体装置の製造方法において、 前記容量素子を形成する工程の前に、複数の孔が形成さ
れた下部シールド層を形成する工程と、複数の孔が形成
された下部電極引き出し配線層を形成する工程とを有
し、 前記容量素子を形成する工程の後に、複数の孔が形成さ
れた上部電極引き出し配線層を形成する工程と、複数の
孔が形成された上部シールド層を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
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Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004021439A1 (ja) * | 2002-08-30 | 2004-03-11 | Matsushita Electric Industrial Co., Ltd. | Mim容量 |
| JP2005524993A (ja) * | 2002-05-07 | 2005-08-18 | エステーミクロエレクトロニクス ソシエテ アノニム | コンデンサと少なくとも１つの半導体素子を有する電子回路、およびこのような回路を設計する方法 |
| US7154158B2 (en) | 2003-10-17 | 2006-12-26 | Nec Electronics Corporation | Semiconductor device having MIM structure resistor |
| JP2007251203A (ja) * | 2003-10-17 | 2007-09-27 | Nec Electronics Corp | Ｍｉｍ構造抵抗体を搭載した半導体装置 |
| US7276776B2 (en) | 2004-01-06 | 2007-10-02 | Renesas Technology Corp. | Semiconductor device |
| JP2007537604A (ja) * | 2004-05-13 | 2007-12-20 | シリコン ラボラトリーズ インコーポレーテッド | 金属メッシュ構造を含む半導体集積回路 |
| JP2008004939A (ja) * | 2006-06-21 | 2008-01-10 | Internatl Business Mach Corp <Ibm> | デバイス、方法（ｍｉｍキャパシタおよびその製造方法） |
| JP2009105300A (ja) * | 2007-10-25 | 2009-05-14 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2009135311A (ja) * | 2007-11-30 | 2009-06-18 | Tdk Corp | 薄膜コンデンサ及びその製造方法 |
| US8159045B2 (en) | 2008-12-09 | 2012-04-17 | Renesas Electronics Corporation | Semiconductor device with shield line disposed between capacitors |
| JP2013009308A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 信号処理回路 |
| JP2015154058A (ja) * | 2014-02-19 | 2015-08-24 | 株式会社ソシオネクスト | キャパシタアレイおよびａｄ変換器 |
| CN113571637A (zh) * | 2021-09-24 | 2021-10-29 | 晶芯成(北京)科技有限公司 | Mom电容器及集成电路装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3977053B2 (ja) * | 2001-10-30 | 2007-09-19 | 富士通株式会社 | 容量素子及びその製造方法 |
| JP2003264235A (ja) * | 2002-03-08 | 2003-09-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6873185B2 (en) * | 2002-06-19 | 2005-03-29 | Viasic, Inc. | Logic array devices having complex macro-cell architecture and methods facilitating use of same |
| US7739624B2 (en) * | 2002-07-29 | 2010-06-15 | Synopsys, Inc. | Methods and apparatuses to generate a shielding mesh for integrated circuit devices |
| US7943436B2 (en) * | 2002-07-29 | 2011-05-17 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
| JP2004214561A (ja) * | 2003-01-08 | 2004-07-29 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6940707B2 (en) * | 2003-07-03 | 2005-09-06 | Matsushita Electric Industrial Co., Ltd. | Differential capacitor, differential antenna element, and differential resonator |
| US7335966B2 (en) * | 2004-02-26 | 2008-02-26 | Triad Semiconductor, Inc. | Configurable integrated circuit capacitor array using via mask layers |
| US7301752B2 (en) * | 2004-06-04 | 2007-11-27 | International Business Machines Corporation | Formation of metal-insulator-metal capacitor simultaneously with aluminum metal wiring level using a hardmask |
| JP4805600B2 (ja) * | 2005-04-21 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7161228B1 (en) * | 2005-12-28 | 2007-01-09 | Analog Devices, Inc. | Three-dimensional integrated capacitance structure |
| KR20090033177A (ko) * | 2006-06-02 | 2009-04-01 | 케네트, 인크 | 개선된 금속-절연체-금속 캐패시터 |
| KR100834744B1 (ko) * | 2006-12-20 | 2008-06-05 | 삼성전자주식회사 | 다층의 대칭형 헬리컬 인덕터 |
| US7692309B2 (en) * | 2007-09-06 | 2010-04-06 | Viasic, Inc. | Configuring structured ASIC fabric using two non-adjacent via layers |
| US20120241905A1 (en) * | 2011-03-25 | 2012-09-27 | Tang William W K | Substrate isolation structure |
| CN103887301B (zh) * | 2012-12-20 | 2016-09-21 | 扬智科技股份有限公司 | 用于自动化电容布局的单位电容模块、自动化电容布局方法以及自动化电容布局装置 |
| US9231046B2 (en) * | 2013-03-15 | 2016-01-05 | Globalfoundries Inc. | Capacitor using barrier layer metallurgy |
| KR102345675B1 (ko) * | 2015-07-13 | 2021-12-31 | 에스케이하이닉스 주식회사 | 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법 |
| US11239142B2 (en) * | 2019-10-18 | 2022-02-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure and method for forming the same |
| KR20230012876A (ko) * | 2021-07-16 | 2023-01-26 | 주식회사 키파운드리 | 반도체 소자의 ｍｉｍ 커패시터 및 그 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20713A (en) * | 1858-06-29 | Improvement in horseshoes | ||
| US75743A (en) * | 1868-03-24 | Improvement in electric commutators | ||
| JP2000011684A (ja) * | 1998-06-18 | 2000-01-14 | Mitsubishi Electric Corp | 入力保護回路、アンチフューズアドレス検出回路および半導体集積回路装置 |
| JP2001007293A (ja) | 1999-06-25 | 2001-01-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3967544B2 (ja) * | 1999-12-14 | 2007-08-29 | 株式会社東芝 | Ｍｉｍキャパシタ |
-
2001
- 2001-11-13 JP JP2001347887A patent/JP3842111B2/ja not_active Expired - Fee Related
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2002
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-
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- 2003-04-18 US US10/418,119 patent/US6897509B2/en not_active Expired - Fee Related
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524993A (ja) * | 2002-05-07 | 2005-08-18 | エステーミクロエレクトロニクス ソシエテ アノニム | コンデンサと少なくとも１つの半導体素子を有する電子回路、およびこのような回路を設計する方法 |
| WO2004021439A1 (ja) * | 2002-08-30 | 2004-03-11 | Matsushita Electric Industrial Co., Ltd. | Mim容量 |
| US7030443B2 (en) | 2002-08-30 | 2006-04-18 | Matsushita Electric Industrial Co., Ltd. | MIM capacitor |
| US7154158B2 (en) | 2003-10-17 | 2006-12-26 | Nec Electronics Corporation | Semiconductor device having MIM structure resistor |
| JP2007251203A (ja) * | 2003-10-17 | 2007-09-27 | Nec Electronics Corp | Ｍｉｍ構造抵抗体を搭載した半導体装置 |
| US7276776B2 (en) | 2004-01-06 | 2007-10-02 | Renesas Technology Corp. | Semiconductor device |
| US8237282B2 (en) | 2004-01-06 | 2012-08-07 | Renesas Electronics Corporation | Semiconductor device |
| US7915708B2 (en) | 2004-01-06 | 2011-03-29 | Renesas Electronics Corporation | Semiconductor device |
| US7446390B2 (en) | 2004-01-06 | 2008-11-04 | Renesas Technology Corp. | Semiconductor device |
| US7557427B2 (en) | 2004-01-06 | 2009-07-07 | Renesas Technology Corp. | Semiconductor device |
| JP2007537604A (ja) * | 2004-05-13 | 2007-12-20 | シリコン ラボラトリーズ インコーポレーテッド | 金属メッシュ構造を含む半導体集積回路 |
| JP2008004939A (ja) * | 2006-06-21 | 2008-01-10 | Internatl Business Mach Corp <Ibm> | デバイス、方法（ｍｉｍキャパシタおよびその製造方法） |
| US8390038B2 (en) | 2006-06-21 | 2013-03-05 | International Business Machines Corporation | MIM capacitor and method of making same |
| JP2009105300A (ja) * | 2007-10-25 | 2009-05-14 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2009135311A (ja) * | 2007-11-30 | 2009-06-18 | Tdk Corp | 薄膜コンデンサ及びその製造方法 |
| US8159045B2 (en) | 2008-12-09 | 2012-04-17 | Renesas Electronics Corporation | Semiconductor device with shield line disposed between capacitors |
| JP2013009308A (ja) * | 2011-05-20 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 信号処理回路 |
| US9559105B2 (en) | 2011-05-20 | 2017-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing circuit |
| JP2015154058A (ja) * | 2014-02-19 | 2015-08-24 | 株式会社ソシオネクスト | キャパシタアレイおよびａｄ変換器 |
| US9148167B2 (en) | 2014-02-19 | 2015-09-29 | Socionext Inc. | Capacitor array, AD converter and semiconductor device |
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