KR20090033177A - 개선된 금속-절연체-금속 캐패시터 - Google Patents

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마이클 피. 안쏘니
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케네트, 인크
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Abstract

서로얽힌(interdigitated) 금속-절연체-금속(MIM) 캐패시터는 자체 차폐성 및 작은 캐패시턴스 값을 가진 정확한 캐패시턴스 비율을 제공한다. MIM 캐패시터는 절연체에 의하여 분리된 복수의 서로 얽힌 분기부들로 연장하는 두 개의 단자들을 포함한다. 금속판들이 분기부들의 상하층을 점유하여 일 단자의 분기부들에 접속한다. 따라서, MIM 캐패시터는 하나의 단자에 자체 차폐성을 제공한다. 캐패시터로부터 고립된 일련의 부가적인 차폐층들에 의하여 부가적인 차폐가 이루어질 수 있다. 자체 차폐성 및 부가적인 차폐는 또한 MIM 캐패시터들의 어레이(array)에서 실행될 수 있다.
캐패시터, 엠아이엠(MIM), 분기부(finger), 유전체, 단자, 금속판. 어레이

Description

개선된 금속-절연체-금속 캐패시터{Improved Metal-Insulator-Metal Capacitors}
본 출원은 참조를 위하여 전체 내용이 여기 포함된 2006, 6, 2일 출원의 미국 특허출원 제60/810,257호의 우선권 이익을 주장한다.
금속기반(MIM;Metal-Insulator-Metal) 캐패시터들은 하이브리드 및 모놀리식(monolithic) 전자회로에 널리 사용된다. 이러한 캐패시터들은 수평 금속판들을 구비한 수직이거나; 수직으로 분리되고 수평으로 양측으로 분리된 판들 사이에 캐패시턴스를 채용하는 혼합형일 수 있다. 소정 사용예의 경우, 최적화된 캐패시터 성능을 위하여 특별한 절연체층들이 제공된다. 다른 예들에서, 금속 상호연결부들을 분리시키는 금속간 유전체와 같은 종래의 유전체들이 사용된다. 이하에서 설명되는 캐패시터들은 이러한 형태 또는 혼합된 정위(orientation)의 금속간 유전체들을 사용한다.
도 1A 도시의 캐패시터(100)에 유사한 서로 얽힌(interdigitated) MIM 캐패시터 구조들이 반도체 및 하이브리드 공정에 널리 사용되어 왔다. 이들은 상호연결부를 위한 금속 및 기판 및/또는 절연을 위한 유전체와 같은 다른 이유로서 이미 존재하는 공정 소자들만을 사용하면서 많은 사용예들에서 기생(parasitic) 소자들 (저항, 인덕턴스)을 허용하면서 합리적으로 잘 제어된 캐패시턴스를 제공한다. 이러한 형태의 캐패시터들은 가끔 몇 개의 "분기부들(fingers)"로 구성되는 것으로 설명된다. 도 1A도시의 캐패시터(100)에서, 캐패시터 단자(1)는 4개의 분기부들에 연결되며, 캐패시터 단자(2)는 3개의 분기부들에 연결된다. 선 A-A'을 따라 취한 도 1A 도시의 캐패시터의 단면이 도 1B에 도시되는 데, 분기부들이 각각 (1 및 2)로 표시된 두 단자들 각각에 연결된다. 이러한 구조에서 단자들(1, 2) 사이의 캐패시턴스는 주로 수평인데, 전계를 에워싸는 성분이 수직 방향으로 연장한다.
캐패시터(100)의 단자(2)는 'L'로 표시된 길이를 따라 세 개의 분기부들의 각각의 양측을 따라 단자(1)로 향하는 캐패시턴스를 가진다. 또한, 분기부들의 단부(3, 4, 및 5)는 일정하게 캐패시턴스에 기여한다. 이러한 캐패시터의 구조가 단자(2)에 대해서보다 단자(1)에 대해 하나 이상의 분기부를 유지하면서 다소의 분기부들로 일반화되면 단자들(1, 2) 사이의 전체 캐패시턴스를 다음 수학식(1)과 같이 표현할 수 있다:
C = NFLC0 + NFC3 + 2C4 + (NF - 1)C5
여기에서 NF는 단자(2)-분기부들의 숫자이며; C0는 분기부의 단위 길이에 대한 캐패시턴스이며; C3는 단자(2)-분기부 단부(3)의 캐패시턴스이며; C4는 외측 코너(4)의 캐패시턴스이며; C5는 단자(1)-분기부 단부(5)의 캐패시턴스이다. 도 1 도 시의 예에서 NF = 3이다.
수학식의 첫번째 항(NFLC0)은, 편리한 설계 파라미터들인 분기부들(NF) 및 길이(L)의 숫자에 비례한다. 나머지 항들은 열거된 분기부-단부 효과들을 구현하며, 설계자의 제어에 덜 종속적이며, 공정 세부 사항들에 더욱 의존한다. 수학식(1)은 2항 내지 4항을 재결합함으로써 수학식(2)으로 단순화될 수 있다.
C = NFLC0 + NFC1 + C2
여기에서 C0는 재차 분기부의 단위 길이에 대한 캐패시턴스이며; C1은 분기부 길이와 무관한 분기부의 캐패시턴스이며; C2는 NF와 길이(L)에 무관한 고정된 '오프셋(offset)' 캐패시턴스이다. (C2는 양 또는 음일 수 있다.)
A. 종래기술의 문제점들의 인식
회로 설계에서 캐패시터들의 하나의 소정의 성질은 공식적으로 동일한 캐패시터들 사이의 일치(matching)이다. 양호하게 일치된 값들을 가지는 캐패시터들이 신뢰성있게 제조될 수 있으면, 캐패시턴스 비율들에 의존하는 많은 회로드이 '단위' 일치된 캐패시터들의 열을 사용함으로써 구성될 수 있다. 도 1A 도시의 캐패시터들은 단위 길이당 캐패시턴스(C0) 및 단부 효과들이 일반적으로 일정한 공정 배치(batch) 내에서 반복가능한 점에서 이러한 형태의 일치에 적합하다. 길이(L)가 분기부 간격보다 휠씬 더 길면, 수학식(2)의 두번째 항은 총 캐패시턴스를 나타내므로, 캐패시터(C)를 배치(batch)-배치(batch)에서 또한 아주 합리적으로 안정적으로 만든다.
많은 사용예들에서, MIM 캐패시터들에 의해 제공된 단위 면적당 캐패시턴스를 최대화하는 것이 바람직하다. 하나 이상의 금속층들을 가지는 공정들에서, 도 1A 도시와 같이 서로 층을 이루어 서로 얽힌 구조를 일반적으로 포함하는 다양한 방식들로서 부가적인 캐패시턴스를 제공하도록 부가적인 층들이 사용될 수 있다. 이러한 다층의 MIM 캐패시터들은 앞에서 설명한 많은 일치(matching) 성질을 유지할 수 있다.
B. 발명의 바람직한 실시예들의 요약
본 발명은 서로 얽힌 금속-절연체-금속(MIM) 캐패시터에 대한 것이다. 특정 실시예들에서, 서로 얽힌 캐패시터는 하나의 금속층으로 형성되고 유전체에 의하여 분리된 2보다 큰 홀수의 평행한 금속 분기부들을 구비한다. 홀수의 분기부들은 캐패시터의 제1 전기 단자에 연결되고 짝수의 분기부들은 캐패시터의 제2의 전기 단자에 연결될 수 있다. 연속된 금속판들은 적어도 최외측의 분기부들까지 연장하여 분기부들을 포함하는 상하 금속층을 점유하며, 판들이 최외측 분기부들에 연결된 채로 유전층들에 의해 분기부들로부터 분리된다. 따라서, 제1 단자는 모든 측면에서 제2 단자를 차폐하여 캐패시터에 대해 자체-차폐성(self-shielding)을 제공한다.
다른 실시예들에서, 캐패시터 상하 층들에 의하여 부가적인 차폐성이 제공될 수 있다. 차폐층들은 단자들로부터 전기적으로 분리되고 일련의 금속층들에 의하여 캐패시터를 에워싸면서 연결될 수 있다. 캐패시터 단자들은 의도된 캐패시턴스를 제공하도록 여러 방식으로 구성될 수 있다.
또 다른 실시예들에서, 어레이(array)를 이루는 캐패시터들이 공통단자를 가지는 복수의 자체 차폐성 MIM 캐패시터들을 구비할 수 있다.
이상의 설명은, 전체 도면을 통하여 같은 부호들은 같은 부분을 나타내는 첨부 도면들에 예시된 바와 같이, 발명의 예시적인 실시예들의 이하의 더욱 구체적인 설명들로부터 명백해질 것이다. 도면들은 반드시 크기를 정하고 강조하기 위한 것이 아니며, 본 발명의 실시예를 예시하기 위한 것이다.
도 1A는 종래기술의 서로 얽힌 MIM 캐패시터의 블럭도이다.
도 1B는 도 1A의 종래기술의 캐패시터의 단면도이다.
도 2A는 본 발명의 일 실시예에 따른 자체-차폐성의 서로 얽힌 MIM 캐패시터의 블럭도이다.
도 2B는 도 2A 도시의 캐패시터의 단면도이다.
도 3A는 부가적인 차폐층들을 가진 자체 차폐성 캐패시터의 블럭도이다.
도 3B는 도 3A 도시의 캐패시터의 단면도이다.
도 4는 부가적인 차폐층들에 대해 증가된 간격을 가진 캐패시터의 단면도이 다.
도 5는 연장된 분기부들을 가진 캐패시터의 블럭도이다.
도 6은 연장된 분기부들을 가진 캐패시터의 블럭도이다.
도 7A는 공통의 내측 단자 분기부들을 가진 캐패시터 어레이의 블럭도이다.
도 7B는 도 7A의 어레이(array)를 이루는 캐패시터의 단면도이다.
도 7C는 도 7A의 캐패시터 어레이의 전기적인 개략도이다.
도 8A는 캐패시터 어레이의 일 단부에서 종료된 분기부들을 가진 어레이 종료 캐패시터의 블럭도이다.
도 8B는 캐패시터 열의 일 단부에서 연장된 분기부들을 가진 어레이 종료 캐패시터의 블럭도이다.
도 9A는 공통 단자에 연장된 분기부들이 연결되며, 캐패시터 어레이의 일 단부에서 연장된 분기부들을 가진 어레이 종료 캐패시터의 블럭도이다.
도 9B는 공통 단자에 결합된 연장된 분기부들을 가지며, 캐패시터 어레이의 일 단부에서 연장된 분기부들을 가진 어레이 종료 캐패시터의 블럭도이다.
도 9C는 분기부들에 수직으로 연장하는 제2 분기부를 통해 연결된 분기부들을 가지며, 캐패시터 어레이의 일 단부의 어레이 종료 캐패시터의 블럭도이다.
이하에서 본 발명의 바람직한 실시예들이 설명된다.
전자회로의 전력소비를 감소시키는 것이 바람직하다. 전력 소비를 감소시키 는 하나의 수단은 회로에 사용되는 캐패시터들의 크기를 감소시켜 더 작은 전하 용량들을 가지는 신호들을 나타내는 것이다. 이러한 경우, 양호한 일치 및 잘 제어된 비율을 유지하면서 매우 작은값들을 가지는 캐패시터들을 제조하는 것이 바람직하다. 위에서 설명된 단위-캐패시터의 일치 방법은 큰 용량의 캐패시터들의 값들에 잘 맞지만, 소정의 단위 캐패시터가 공정의 최소 크기들에 근접하는 작은 수의 분기부들과 L을 필요로 하면 덜 효과적이다. 이 경우, 단부 효과는 더욱 중요해지며, 일치가 어렵게 되고 예측가능한 캐패시턴스를 얻기 어려우며, 배치(Batch)-배치(batch)에서 전체 캐패시턴스 변동이 더 커지게 된다. 따라서 일치가 양호하고 잘 제어된 비율을 가지며 작은 배치-배치 변동을 가지는 매우 작은 캐패시턴스 값을 제공하는 MIM 캐패시터 설계가 바람직하다.
많은 회로 설계에서 캐패시터 단자들과 다른 회로 노드들 사이의 소위 "기생(parasitic)" 캐패시턴스를 최소화하는 것이 바람직하다. 공통 회로('접지")에의 기생 캐패시턴스는 증가된 회로 노이즈를 생성하고 감소된 회로 속도를 발생할 수 있다. 다른 회로 노드들에의 기생 캐패시턴스는 노이즈 및 비의도적인 신호 결합에 기인하여 에러를 발생한다. 따라서 접지에의 최소화된 캐패시턴스 및 다른 회로 노들에의 차폐성을 가진 MIM 캐패시터 설계를 제공하는 것이 바람직할 것이다.
본 발명의 실시예들은 앞에 열거된 소망의 성질들을 각각 가진 MIM 캐패시터들을 제공한다. 본 발명의 제1 특징은 기생 캐패시턴스를 거의 제거하고 일 캐패시터의 단자에서 거의 완전한 차폐성을 제공하는 것이다.
본 실시예는 도 2A 및 도 2B와 관련하여 설명된다. 우선 도 2A 도시의 서로 얽힌 MIM 캐패시터(200)를 고려한다. 여기서, 제1 단자(21)는 최외측부가 제2 단자(22)의 하부 코너들 둘레로 연장하여 감기는 복수의 분기부들(27)로 연장하며; 이들 연장부들은 도 2A에서 부호(25, 26)로 표시된다. 또한, 도 2A의 사선 표시 영역을 덮도록 판들(23, 24)을 형성하기 위하여 두 개의 부가적인 금속층들이 사용된다. 도 2B의 B-B'선을 따라 취한 단면은 이들 두 개의 새로운 금속판들(23, 24)을 명확하게 도시한다. 이들은 도시된 영역 내측 또는 외측의 바이어스(29)와 같은 바이어스에 의하여 단자(21)에 전기적으로 접속된다.
이러한 새로운 특징의 효과는 수평 및 수직 방향으로 단자(21)가 분기부들(28)을 포함하여 단자(22)를 완전히 에워싸는 것이다. 판(23, 24)들은 수직 방향으로 차폐하며, 단자(21)의 외측 분기부들과 다른 소자들이 수평으로 차폐한다. 이와 같이 단자(22)는 지상 및 다른 회로 노드들로부터 거의 완전하게 차폐되며; 단자(22)는 거의 모두 단자(21)로의 캐패시턴스를 가지며, 다른 회로 노드로의 캐패시턴스는 거의 없다. 단지 외부 단자(22) 접속(도 2A의 주요 사각형 캐패시터 영역 넘어 아래로 연장하는)만이 차폐되지 않는다. 다른 단자 판(21)에 의한 이와 같은 일 캐패시터 단자판(22)의 차폐는 여기서 "자체-차폐성(self-shielding)"으로 표현된다. 많은 사용예들에서, 단지 하나의 캐패시터 판이 양호한 차폐성과 낮은 기생 캐패시턴스를 갖는 것이 필요하며; 도 2A 및 도 2B의 자체 차폐성 설계는 이러한 요건들을 충족한다.
주어진 영역에서, 도 2A 및 도 2B의 캐패시터(200)는 판(23, 24)들 및 연장된 단자(1) 세그먼트(25, 26)들의 부가된 수직 전계 효과에 기인하여 도 1A 및 도 1B 도시의 캐패시터(100) 보다 약간 높은 캐패시턴스를 제공한다. 그러나, 수학식(2)으로 표현된 바와 같이, 설계 파라미터들(NF, L)에 대한 캐패시턴스의 의존성은 명백하다. 개선된 구조에 따라 세 개의 캐패시턴스 계수(C0, C1, 및 C2)들은 서로 다른 값들을 가진다.
캐패시터의 단자(21)가 또한 차폐되어야 하는 사용예들에서, 도 3A 및 도 3B 도시와 같이, 필요한 차폐을 제공하기 위하여 부가적인 두 개의 금속층들이 사용될 수 있다. 도 3A에서, 도 2A 도시 전체 구조가 캐패시터(30)로 반복된다. 단자(21, 22)들에 대응하는 단자(31, 32)들 및 판(23, 24)들에 대응하는 판(33, 34)들이 도시된다. 캐패시터(30)는 차폐"벽"(37)에 의하여 둘러싸이고, 차폐판(35, 36)들에 의하여 위 및 아래에서 덮혀진다. 도 3B 도시의 C-C'를 따른 단면은 '벽'(37)과 캐패시터(30)에 대한 차폐판(35, 36)의 구조를 도시한다. 수직"벽'(37)은 캐패시터(30)에 의하여 사용되는 세 개의 금속층들의 금속 선들(39) 및 이들 선들과 상부 및 바닥의 판(35, 36)들을 연결하는 바이어스(38)의 열(row)로 구성된다. 이 벽은 단 하나의 금속층에 의하여 관통되어 도 3A에서 볼 수 있는 단자(31, 32)들로 접속된다.
도 3B 도시와 같이 금속층을 사용하는 실시예(상호 접속 목적으로 필요한) 대신에, 바닥 차폐판(36)이 폴리-실리콘 또는 확산층으로 구성될 수 있다. 도 3A 및 도 3B의 완전 차폐 캐패시터를 구성하기 위하여 필요한 금속층들의 최소 수자는 이와 같이 4이다.
벽(37)들과 판(35, 36)들은 외부 회로 노드들로부터 단자(31)를 효과적으로 차폐한다. 그러나, 측면 효과로서, 이들은 단자(31)로부터 기생 캐패시턴스를 부가하고 보통 접지 전위에 있는 차폐체에 단자(32)로부터 약간의 기생 캐패시턴스를 부가한다. 대조적으로, 도 2A 및 도 2B의 단자(22)의 차폐는 단자(21) 자체에 의하여 이루어지고 단자(22)에 아무런 기생 캐패시턴스를 부가하지 않는다. 이와 같이 단자(31)에 대한 부가적인 차폐는 타협물을 나타낸다.
금속간 유전층들과 같이 부가적인 금속층들이 사용가능하며, 이러한 부가된 기생 캐패시턴스가 감소될 수 있다. 도 4는 이러한 구조의 단면(도 3B에 유사)을 도시한다. 상기 설명한 바와 같이, 바닥 차폐판(46)을 위한 확산층의 용도는 또한 도 4에 도시된다. 필요한 많은 금속층들이 이와 같이 기생 캐패시턴스를 감소시키기 위하여 사용될 수 있다.
도 2, 3 및 4 도시의 자체-차폐성 캐패시터들은 모두 '내부(inner)' 단자(22와 같은)와 '외부(outer)'단자(21과 같은)를 가진다. 이들 캐패시터들은 본래 비대칭이며; 내부 단자는 외부 단자에 의하여 완전 차폐되고 무시할만한 기생 캐패시턴스를 가지며; 외부 단자는 차폐되지 않거나 명시적인 부가된 차폐를 가질 수 있는 데, 이는 기생 캐패시턴스를 부가한다. 많은 사용예들에서, 이러한 비대칭은 내구적이며, 내부 단자의 제로에 근접하는 기생 캐패시턴스 및 완전에 가까운 차폐가 중요하다.
상기 설명된 다른 소망의 성질은 정확한 일치와 정밀한 비율을 가진 작은 값의 캐패시터들의 제공이었다. 본 발명의 개선된 서로 얽힌 MIM 캐패시터들은 이하 에서 설명되는 바와 같이, 이들 특징들을 제공할 수 있다.
재차 수학식(2)를 고려하면, 첫번째 항(NFLC0)은 이상적인 비율 성능을 제공한다. 캐패시턴스는 독립 파라미터인 분기부의 수(NF), 및 연속된 파라미터인 분기부 길이(L)에 일차로 의존한다. 이와 같이, 수학식(2)의 다른 항들이 무시할 수 있으면, 공정 설계 규칙들에 의하여 단지 캐패시턴스가 최소로 제한되면서 임의의 캐패시턴스 비율이 정밀하게 실현될 수 있을 것이다. 수학식(2)의 최종 항(C2)만이 무시할 수 있으면, L을 일정하게 유지하고 NF를 변화시켜 정확한 정수(integer) 비율을 가지는 캐패시터들이 구현될 수 있을 것이다. 이러한 성능은 정수 캐패시턴스 비율이 통상 사용되는 A/D 컨버터와 같은 많은 사용예들에서 유용하다.
실제로, 이러한 두번째 조건(C2가 무시가능)은 도 2A 도시의 자체-차폐성 설계에 근접하는 세트를 이루는 MIM 캐패시터 구조에서 아주 근접하게 충족될 수 있다. 예들이 도 5 및 6에 도시된다. 별도의 차폐가 필요하다면, 이들 구조에 부가될 수 있지만, 도 5 및 도 6에는 명확성을 위하여 도 3 및 도 4 도시의 부가적인 차폐가 생략된다.
도 5는 NF=3인 도 2A 도시 캐패시터에 유사한 캐패시터(500)를 도시한다. D-D'를 따라 취한 단면이 도 2B 도시 단면과 동일하다. 그러나, 외부 단자(21)-분기부들(도 2A의 25, 26)의 감싸진 연장부는 이 실시예에서 캐패시터(500)로부터 생략된다. 사선 영역으로 나타낸 바와 같이, 상부 및 하부 판(58)들은 단자(51)-분기부 들의 단부들과 같이 같이 동일하게 종료한다. 단자(52)의 세 개의 분기부(53, 54, 55)들은 단자(51)-분기부들의 단부들 위로 길이(LEXT) 만큼 연장된다. 길이(LEXT)는 단자(51)의 분기부들의 단부와 상부 및 바닥판들 위로 최대의 상당한 윤곽 전계(fringing field)를 나타내는 길이(LF) 보다 더 크도록 선택된다.
이러한 캐패시터(500)에서, 각 분기부는 '내부' 단부(56) 및 '외부' 단부(57)를 각각 가진다. 이들 분기부-단부들에 의하여 제공된 캐패시턴스는 각 분기부의 구조가 동일하며 단자(52)-분기부들이 길이(LF)를 넘어 연장하기 때문에 거의 각 분기부들에 동일하다. 수학식(2)의 유도에서, 모든 분기부들에 같지 않은 분기부-단부 효과들로부터 C2가 발생하였으므로, 도 5의 설계에서 C2는 무시할 수 있음을 알 수 있다. 즉, 이러한 설계에서, 캐패시턴스는 다음 수학식(3)으로 주어진다:
C = NFLC0 + NFC1
상기 설명한 바와 같이, 이러한 캐패시턴스는 NF가 오프셋이 없는 소망의 성질을 가진다. 이와 같이, 도 5 도시와 같은 캐패시터들은 다수의 캐패시터들 사이에서 정확한 캐패시턴스의 정수 비율을 실현하는 데 사용될 수 있다.
이러한 구조는 도 2A 도시의 단자(52)-분기부의 연장부와 단자(51)를 에워싼 부재들(25, 26)에 기인하여 도 2 도시보다 덜 완전한 자체 차폐성을 가진다. 그러나, 최소 금속 크기보다 상당히 큰 길이(L) 값에 대해 이들은 비교적 작은 효과를 가지며, 여러 예들에서 부가적인 차폐(도 3 및 도 4 도시와 같은) 혹은 주위 회로의 신중한 배치에 의하여 무해하게 된다.
도 6은 유사한 성질을 가진 다른 캐패시터(600)를 도시한다. 재차, 레이아웃이 도 2A와 유사하며, E-E'단면은 도 2B와 동일할 수 있다. 도 2A의 단자(21)-분기부들의 에워싸인 연장부는 도 6에서 생략되며, 상부 및 하부의 판(69)들은 단자(61)-분기부들의 단부들과 같이 동시에 종료한다. 도 5와 같이, 단자(62)-분기부들(62, 66 및 67)은 LEXT> LF이면서 단자(61)-분기부들 위로 길이(LEXT)만큼 연장한다. 도 5와 달리, 단자(62)의 분기부들 사이의 접속은 금속선(65)에 의하여 이 캐패시터의 상부에서 이루어진다. 또한, 단자(61)의 내부 분기부들인 분기부(63, 64)들은 상부 및 하부 바닥판들에 바이어스(68)에 의하여 접속되며, 이 판들은 재차 단자(61)에 접속된다. 외부 단자(61)-분기부들에는 유사하게 바이어스가 제공되어 분기부 마다 정합된 캐패시턴스를 보장한다.
단자(62)의 외부 분기부들의 구조가 내부 분기부들의 형상과 다르지만 도 6 도시의 단자(62)-분기부-단부 캐패시턴스는 거의 동일하다. 따라서, 도 5에서와 같이, 단자들(61, 62) 사이의 전체 캐패시턴스는 매우 큰 근사치를 가지고 수학식(3)에 따르며 숫자(NF)에 대해 정확한 캐패시턴스 비례성을 제공한다. 이러한 구조는 또한 도 2 보다 덜 완전한 자체 차폐성을 가진다. 도 5의 캐패시터에서와 같이, 길이(L)가 최소 금속 크기보다 상당히 크면, 차폐의 손실은 작으며 유사한 수단에 의하여 무해하게 될 수 있다.
도 2, 3, 및 4의 캐패시터 설계에서와 같이, 도 5 및 6(및 이하의 도 7, 8 및 9)의 설계는 분기부들의 숫자에서 일반화될 수 있다.
많은 예들에서, 공통 단자를 가진 복수의 캐패시터들이 필요하다. 모두는 아니지만 일정한 이러한 캐패시터들은 양호한 일치 및 정확한 비율을 가져야 하며, 도 2 내지 도 6에 구현된 개념들이 자체 차폐성을 제공하면서 이들 조건들을 충족하도록 적용될 수 있다. 도 7A 내지 도 7C는 이러한 특징들의 조합을 나타내는 다중 캐패시터 어레이(array)의 기본 개념을 나타낸다. 도 8 및 9와 관련하여 특정한 세부 내용들이 설명된다.
도 7A는 평면상의 4개의 캐패시터들의 어레이(700)를 도시하며; 캐패시터(75, 76)들은 완전히 도시되나 캐패시터(77, 78)들은 부분적으로 도시된다. 어레이(700)는 이하에서 설명되는 바와 같은 부가적인 캐패시터들을 구비하여 연장될 수 있다. 단자(72)는 모든 4개의 캐패시터(75-77)들에 공통이다. 이는 4개의 모든 캐패시터들을 관통 연장하며 표시와 같이 계속할 수 있는 세 개의 분기부(72A 내지 72C)로 이루어진다. 단자(72)를 구성하는 세 개의 분기부들 사이의 접속은 이 도면에는 도시되지 않으나 이하에서 설명된다. 도 7C는 어레이(700)의 구조의 개략적인 회로도를 도시한다.
캐패시터(75)는 이 설계를 대표한다. F-F'단면이 도 7B에 도시되며; 이 단면은 도 2B와 동일함을 알 수 있다. 분기부(71A 내지 71D)들과 상부 및 하부 판(73A, 73B)은 바이어스(74)에 의하여 이 캐패시터의 단자(71)에 접속되며, 분기부(72A 내지 72C)는 단자(72)를 구성한다. 단자(71)는 외부 단자이고, 단자(72)는 단자(71) 에 의하여 둘러싸이고 도 2의 단자(21)와 같이 매우 작은 기생 캐패시턴스에 의하여 잘 차폐된 내부 단자이다. 분기부들을 따른 캐패시터(75)의 길이는 L75이며, N=3F의 분기부들을 가진다. 캐패시터(76)는 단면이 캐패시터(&5)와 동일하며; 또한, NF=3을 가지며, 길이(L76)를 가진다.
캐패시터(75, 76)들(및 어레이(700)의 모든 다른 캐패시터들)은 길이(LG)의 갭에 의하여 분리된다. 내부 단자(72)의 분기부들은 이들 갭을 통하여 연속하나 모든 다른 외부 단자 금속은 중단된다. 내부 및 외부 단자들 사이의 전계는 갭들로 수렴하여 실제 길이(L75, L76 등)들 이상으로 유효 전기 길이에서 증분(ΔLF)을 발생한다. ΔLF는 캐패시터 설계에서 사용되는 이러한 공정과 분기부 폭, 분기부 간격, 및 갭의 길이의 특징이다. ΔLG는 캐패시터들의 제조에 사용되는 공정에서 적절하게 허용된 최소 금속 간격이다. 분기부 간격과 ΔLG 양자는 공정에서 허용된 최소와 같으며, ΔLF는 거의 ΔLG이고, 같은 회로의 다른 캐패시터들 사이에서 잘 정합되며 L과 NF에 독립적이다.
캐패시터(75)의 외부 단자의 분기부(71B, 71C, 71D)들은 표시한 바와 같이 바이어스에 의하여 단자(71)에 접속된다. 분기부(71A)에 부가된 동일한 바이아(via)를 구비하여 바이어스에 의하여 부가된 작은 캐패시턴스는 각 분기부에 대해 동일하다. 이러한 부가된 캐패시턴스는 분기부들의 유효 전기 길이의 증가(ΔL ㅍ)보다 다소 더 큰 것으로 간주될 수 있다.
갭들과 바이어스에서의 윤곽전계(field fringing) 효과는 다음 수학식(4)으로 나타내질 수 있다.
LEFF = L + ΔLF + ΔLV
여기에서 LEFF는 실제 길이(L)의 캐패시터의 유효 전기 길이이다.
산출된 유효 길이로써, 캐패시터들(75, 76)은 이상 설명한 형태의 어떠한 단부 효과도 가지지 못하는 것을 알 수 있다. 각 단자(72)-분기부는 규칙적으로 캐패시터에서 캐패시터로 계속한다. 단부 효과를 가지므로 이러한 캐패시터의 캐패시턴스는 다음 수학식(5)으로 주어진다:
C = NFLEFFC0
이러한 형태의 캐패시터들은 NF를 선택함으로써 정밀한 분리된 캐패시턴스 비율로서 설계될 수 있다. 분기부의 캐패시턴스는 길이(L)를 선택하여 정해진다. 소정 제조 공정에서 ΔL은 아주 일정하므로 신뢰할만한 비율의 정확성이 상이한 L값들을 사용함으로써 얻어질 수 있다. 단절적이기 보다 연속인 이러한 파라미터에 의하여 정수가 아닌 캐패시턴스 비율이 생성된다.
최소 금속 간격 값을 가지도록 ΔL을 설정하고, 이러한 설계는 양호한 일치 와 비율의 극히 작은 캐패시터 값들을 제공할 수 있다. 예로서, 0.18마이크로미터(㎛)의 세대(generation)의 종래의 CMOS 공정에서, 1%의 비율 정확성이 5fF의 아주 작은 캐패시터들에서 통상 얻어질 수 있다.
도 7의 캐패시터-어레이 설계에서, 70과 같은 갭들이 외부 단자들(71, 79) 등에 의한 단자(72)의 자체-차폐성의 완전성을 다소 감소시킨다. 그러나, 종래 공정들의 금속 두께는 LG보다 크므로. 이 효과는 아주 작다. 도 3 및 4와 관련하여 설명된 바와 같은 부가된 차폐성 또는 갭들만을 덮는 유사한 구조의 부분적인 차폐성이 단자(72)에의 무시할만한 기생 캐패시턴스만을 부가하면서 외부 신호로부터의 결합을 제거할 수 있다.
이와 같이 도 7의 캐패시터-어레이 설계에 의하여 일치와 비율의 정확성이 얻어지며 필요한 자체 차폐성 효과가 얻어진다. 상기 설명한 바와 같이, 이러한 설계는 이러한 효과를 제공하는 하나, 둘, 또는 그 이상의 캐패시터들을 포함하도록 일반화될 수 있다. 도 7에 유사하나 상이한 숫자의 분기부들을 가진 다중의 캐패시터 어레이들이 정밀한 분리 비율을 가진 그룹을 이루는 캐패시터들을 제공하도록 사용될 수 있다.
도 7A 도시와 같은 캐패시터 어레이를 종료시키기 위해서는 단부 유닛에 대해 상이한 설계가 필요하다. 내부 단자(72)의 분리된 분기부들을 연결하기 위해서는 특수한 설계가 필요하다. 이러한 두가지 특별한 조건들은 수학식들(2, 3)(더욱 이상적인 수학식(5)보다)을 따르는 캐패시턴스를 생성하는 분기부-단부 효과 혹은 감소된 자체-차폐성의 완전함 또는 양자의 효과를 포함하는 이들 특수한 캐패시터들에 대한 덜 이상적인 특징들을 지시한다.
그러나, 많은 실제적인 설계에서, 이러한 덜 이상적인 캐패시터들은 세트를 이루는 매우 잘 일치된 캐패시터(75, 76)들과 결합되어 무시할만한 절충만이 있는 유용한 기능들을 수행한다.
도 8A, 8B, 및 9A-9C는 도 7 도시와 같은 캐패시터-어레이를 종료시키기에 적합한 캐패시터들을 도시한다. 상기 설명한 캐패시터들에서, 도시된 분기부들의 수는 단지 예시적이며, N F 는 1부터 필요한 수까지 변한다. 도 8A와 8B는 내부 단자 분기부들을 접속시킴이 없이 도 7A와 같은 어레이를 종료시키는 캐패시터 설계의 예들을 도시한다. 도 8A는 공통 단자(72)의 각각의 분기부들(72A-C)을 에워싸는 일정한 숫자의 분기부들(85)로 단자(84)가 연장하는 캐패시터-종료 설계를 도시한다. 이러한 설계에 의하여, NF에 대한 정밀한 비례성 및 완전한 자체-차폐성을 얻는다(즉, 캐패시턴스는 수학식(3)을 따른다). 이 캐패시터는 도 2A 도시의 캐패시터의 상단부에 유사하다.
도 8B는 일정한 자체-차폐 유효성을 희생하나 내부 단자 분기부들에 외부로 접속시키는 캐패시터-종료 설계를 도시한다. 캐패시터(86)는 도 6 도시의 캐패시터의 하단부에 유사하며, 수학식(3)을 따른다. 표시된 바이어스(88)는 고립된 분기부들(81, 82)을 도 7A와 관련하여 설명된 바와 같이, 외부 단자(83)에 접속시키기 위하여 필요하다. 이들 바이어스들은 각각의 내부 단자 분기부에 대해 같은 내부 및 외부 단자들 사이에 작은 캐패시턴스를 부가하여, NF에 비례하는 C를 유지한다.
도 9A, 9B, 및 9C는 도 7A의 어레이(700)와 같은 캐패시터 어레이를 종료시키고 및 내부 단자 분기부들을 접속시키도록 작용하는 설계를 도시한다. 도 9A는 내부 분기부들이 길이(LF)를 지나 연장하면서 도 5의 캐패시터의 하단부에 유사한 캐패시터(94)를 도시한다. 이러한 설계와 유사하게, NP에 정밀하게 비례하는 캐패시턴스를 제공하면서 수학식(3)을 따른다. 유사하게, NF 비례성을 위하여 일정한 자체-차폐성을 희생하며; 내부 단자 분기부들의 연장 영역들 및 그들 사이의 접속부(91)는 외부 단자에 의하여 차폐되지 않는다. 도 8B의 캐패시터와 같이 도 9A의 캐패시터는 고립된 외부 단자 분기부들에의 접속을 위한 바이어스를 구비하며, 이는 내부 단자 분기부에 대해 작은 유닛 캐패시턴스를 부가한다.
도 9B는 도 2A의 캐패시터의 하단부와 유사한 캐패시터-종료 설계를 도시한다. 이러한 설계와 유사하게, 이는 거의 완전한 자체-차폐성을 제공한다. 캐패시터(95)는 상수항(C2)을 포함하는 수학식(2)에 따르는 캐패시턴스를 가지며 따라서 이러한 설계에서 C는 NF에 직접 비례하지 않는다.
이러한 설계는 고립된 외부 단자 분기부들을 접속하기 위하여 도 8B와 관련하여 설명된 바와 같은 바이어스들 및 공통 단자(72)의 분기부들을 접속하기 위한 라인(93)을 포함한다. 도 9C는 개념상 도 6의 캐패시터의 하단부에 유사한 캐패시터-종료 설계를 도시한다. 캐패시터(96)는 수학식(3)을 따르며, NF에 비례하는 캐패 시턴스를 제공하고, 또한 내부 단자 분기부들을 접속시킨다. 단자(72) 분기부들 사이의 접속부(92) 및 단자(97)의 고립 분기부들에 접속을 제공하는 바이어스 양자는 캐패시터(96)를 위한 수학식(3)의 Ci항에 기여한다.
도 9A의 설계와 비교하면, 이 캐패시터는 자체-차폐 영역 내의 내부 단자 분기부들 사이의 접속부(92)를 제공하여 차폐되지 않은 기생 캐패시턴스를 감소시킨다. 그러나, LF를 넘어 내부 단자의 분기부들이 연장하므로 이러한 설계의 자체-차폐는 도 9B의 캐패시터(95)의 자체-차폐보다 덜 완전하다.
본 발명이 양호한 실시예들과 관련하여 특히 도시되고 설명되었지만, 이 기술 분야의 당업자들에게는 첨부의 청구범위에 의하여 보호되는 발명의 범위로부터 벗어남이 없이 형태 및 세부 사항에서 다양한 변경들이 이루어질 수 있음이 이해될 것이다.

Claims (14)

  1. 서로 얽힌(interdigitated) 금속-절연체-금속(MIM) 캐패시터로서:
    분기부들의 최외측에 평행한 두 개의 금속 분기부들이 위치하는 제1 층에 형성된 복수의 평행한 금속 분기부들로 연장하는 제1 단자;
    유전체에 의하여 상기 제1 단자로부터 분리되고, 상기 제1 단자의 분기부들 사이로 평행하게 사이를 두고 위치되며 상기 제1 층에 형성된 하나 이상의 금속 분기부들로 연장하는 제2 단자; 및
    상기 제1 층에 평행하게 최외측 금속 분기부들로 적어도 연장하며 상기 최외측 분기부들과 접속되며, 적어도 하나의 유전층에 의하여 상기 제1 층으로부터 각각 분리되고 상기 제1 층의 상하층들을 점유하는 복수의 금속판들을 구비하여 이루어지는 MIM 캐패시터.
  2. 제 1 항에 있어서,
    상기 최외측 금속 분기부들은 제2 금속 분기부들에 접속되고, 상기 최외측 금속 분기부들과 상기 제2 금속 분기부들은 다른 금속 분기부들을 에워싸는 캐패시터.
  3. 제 1항에 있어서,
    상기 금속 분기부들로부터 전기적으로 이격되며, 상기 복수의 금속판들의 상 하의 적어도 하나의 유전층들에 의하여 상기 금속판들로부터 분리되고 상기 복수의 금속판들 상하층들을 점유하는 차폐층들을 더 구비하는 캐패시터.
  4. 제 3 항에 있어서,
    적층 금속 스트립들의 시리즈 및 상기 차폐층들을 연결하는 바이어스를 더 구비하며, 상기 시리즈 및 상기 차폐층들은 상기 복수의 금속판들을 실질적으로 예워싸는 차폐층(shield)을 형성하는 캐패시터.
  5. 제 3 항에 있어서,
    상기 차폐층들은 각각 상기 복수의 금속판들의 상하로 위치하는 적어도 두 개의 유전층들에 의하여 복수의 금속판들로부터 분리되는 캐패시터.
  6. 제 3 항에 있어서,
    상기 차폐층들은 금속판들을 포함하는 캐패시터.
  7. 제 3 항에 있어서,
    차폐층들의 하나는 확산 영역을 포함하는 캐패시터.
  8. 제 1 항에 있어서,
    상기 제2 단자는, 각각의 윤곽 전계(fringing field) 영역을 넘는 길이만큼 복수의 금속 분기부들을 넘어 연장하며, 상기 제2 단자의 분기부들은 윤곽 전계 영역을 벗어난 영역에서 상기 제2 단자와 결합하는 캐패시터.
  9. 제 1 항에 있어서,
    상기 제2 단자는 복수의 금속 분기부들에 의하여 생성된 윤곽 전계를 넘는 길이만큼 복수의 금속 분기부들을 넘어 연장하며, 상기 제2 단자의 분기부들은 복수의 금속판들 사이 영역에서 서로 결합되는 캐패시터.
  10. 적어도 두 개의 캐패시터들을 포함하는 캐패시터들의 어레이로서, 각각의 캐패시터는:
    (ⅰ) 제1 금속층에 형성되고 각각의 제1 단자에 결합된 복수의 평행한 금속 분기부들;
    (ⅱ) 상기 제1 층에 평행하게 최외측 금속 분기부들을 사이에 두고 적어도 연장하며 상기 최외측 금속 분기부들과 접속되며, 적어도 하나의 유전층에 의하여 상기 제1 층으로부터 분리되고 상기 제1 층의 상하층들을 점유하는 복수의 금속판들; 및
    유전체에 의하여 상기 복수의 금속 분기부들로부터 분리되고, 각 캐패시터의 복수의 금속 분기부들 사이로 적어도 하나의 공통 금속 분기부로 연장하며 상기 제1 금속층에 형성된 제2 단자를 구비하여 이루어지는 캐패시터 어레이.
  11. 제 10 항에 있어서,
    상기 제2 단자는 금속 분기부들로부터 윤곽 전계 영역을 넘는 길이 만큼 각 캐패시터의 복수의 평행한 금속 분기부들을 넘어 연장하며, 상기 제2 단자의 분기부들은 윤곽 전계 영역을 넘는 영역에서 같이 결합되는 캐패시터 어레이.
  12. 제 10 항에 있어서,
    상기 제2 단자는, 복수의 캐패시터들의 적어도 하나의 복수의 금속판들 사이 영역에서 같이 결합되는 복수의 공통 금속 분기부들을 포함하는 캐패시터 어레이.
  13. 제 12 항에 있어서,
    상기 캐패시터들의 적어도 하나는 최외측 금속 분기부들에 결합된 제2의 금속 분기부들을 포함하며, 상기 최외측 금속 분기부들과 상기 제2 금속 분기부들은 실질적으로 세 측면들에서 상기 공통 금속 분기부들을 에워싸는 캐패시터 어레이.
  14. 서로 얽힌 금속-절연체-금속(MIM) 캐패시터로서:
    유전체에 의하여 분리되고, 제1 층에 형성된 복수의 평행한 금속 분기부들;
    상기 복수의 평행한 금속 분기부들의 제1 보조 세트에 결합되는 제1 단자;
    유전체에 의하여 상기 제1 단자로부터 전기적으로 절연되고 상기 제1 보조 세트 사이로 사이를 두고 위치하는 복수의 평행한 금속 분기부들의 제2 보조 세트에 결합되는 제2 단자; 및
    상기 제1 층에 평행하게 최외측 금속 분기부들로 적어도 연장하며 상기 최외측 분기부들과 접속되며, 적어도 하나의 유전층에 의하여 상기 제1 층으로부터 분리되고 상기 제1 층의 상하층들을 점유하는 복수의 금속판들을 구비하여 이루어지는 MIM 캐패시터.
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