JP2001267503A - キャパシタ及び集積回路 - Google Patents

Abstract

(57)【要約】 【課題】減衰帯域が、従来のキャパシタのそれに比べて
広いキャパシタを提供することを目的とする。これによ
り高周波集積回路の小型化が図れるものである。 【解決手段】第1の櫛形導体（１）と第2の櫛形導体
（２）を組み合わせたキャパシタにおいて、第1の櫛形
導体と第2の櫛形導体の少なくともどちらか一方が、長
さや幅が異なる複数のフィンガーから構成されることに
より、各フィンガーのインダクタンスや結合容量を異な
らしめ、よって各フィンガーの共振周波数が異なること
となる。これにより本構造のキャパシタは、従来のキャ
パシタに比べ減衰帯域（通過帯域）が広くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高周波回路、特にマ
イクロ波、ミリ波といった高周波帯の集積回路に用いる
キャパシタの構造に関する。

【０００２】

【従来の技術】モバイル通信システムが急ピッチで発展
しつづけている今日、マイクロ波、ミリ波帯に用いられ
る高周波集積回路（マイクロ波ハイブリッド集積回路：
ＨＭＩＣやマイクロ波モノリシック集積回路：ＭＭＩ
Ｃ）の高性能化は欠くことのできない技術となってい
る。つまりこれら高周波集積回路を構成するキャパシタ
やインダクタといった受動部品や、トランジスタ等の能
動素子の性能向上が求められている。ここではキャパシ
タ、特に第１の櫛形導体と第２の櫛形導体を組み合わせ
たキャパシタで、例えばインターディジタルキャパシタ
（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ ｃａｐａｃｉｔｏ
ｒ）や積層チップコンデンサの高性能化に関し注目し
た。ここでは主に、平面回路に適したインターディジタ
ルキャパシタに関し記す。インターディジタルキャパシ
タは図１５に示すように複数の長さの同じフィンガー
（１５ｆ１〜１５ｆ１６）を繋げた第１の櫛形導体（１
５１）と、フィンガー領域が第１の櫛形導体（１５１）
のフィンガー領域に対し対称の形状をした第２の櫛形導
体（１５２）をお互いに組み合わせた構造をしている。

【０００３】ところで例えばインターディジタルキャパ
シタが高周波集積回路内のバイアス回路のデカップリン
グキャパシタとして用いられた場合、より、広い帯域で
短絡特性が得られることが望ましい。しかし、図15に示
したような従来のインターディジタルキャパシタでは、
各フィンガーが同一の形状をしていることから、フィン
ガーの持つインダクタンス及び結合容量が全て同じであ
り、各フィンガー周波数特性は同一となる。インターデ
ィジタルキャパシタの減衰（通過）帯域はこれらの重ね
合わせで表される。このように従来のインターディジタ
ルキャパシタは、フィンガー長、フィンガー幅、フィン
ガー間のギャップを変化させることにより所望の容量を
得ることができるが、減衰域を広くすることは困難であ
った。この問題はデカップリングキャパシタとして用い
る場合のみならず、整合回路内に用いるキャパシタすべ
てに共通した問題であった。

【０００４】

【発明が解決しようとする課題】本発明は、上記のよう
な問題点を解決するためになされたもので、一個のキャ
パシタの減衰帯域を広くする構造を提供するものであ
る。

【０００５】

【課題を解決するための手段】本願第１の発明は、第１
フィンガーと、この第１フィンガーと長さの異なる第２
フィンガーを含む第１櫛形導体と；第３フィンガーと、
第４フィンガーを含み、前記第１フィンガーと前記第２
フィンガーの間に前記第３フィンガーをはめ合わせた第
２櫛形導体を備えるキャパシタである。

【０００６】本願第２の発明は、前記第３フィンガーと
前記第４フィンガーの長さが異なることを特徴とする本
願第１の発明に記載のキャパシタである。

【０００７】本願第３の発明は、前記第１フィンガーと
前記第２フィンガーの幅が異なることを特徴とする本願
第１の発明に記載のキャパシタである。

【０００８】本願第４の発明は、前記第１櫛形導体は入
力端子と出力端子をさらに備え、前記第１フィンガーは
前記第２フィンガーに比べ前記入力端子に近いことと、
前記第１フィンガーの長さは前記第２フィンガーの長さ
よりも短いことを特徴とする本願第１の発明に記載のキ
ャパシタである。

【０００９】本願第５の発明は、前記第２櫛形導体は接
地されていることを特徴とする本願第４の発明に記載の
キャパシタである。

【００１０】本願第６の発明は、前記第１櫛形導体は入
力端子をさらに備え、前記第２櫛形導体は出力端子をさ
らに備え、前記第１フィンガーは前記第２フィンガーよ
りも前記入力端子に近いことと、前記第１フィンガーの
長さは前記第２フィンガーの長さよりも短いことを特徴
とする本願第１の発明に記載のキャパシタである。

【００１１】本願第７の発明は、基板と；前記基板上に
設けられ、トランジスタを含む電力増幅器と； 第１フ
ィンガーと、この第１フィンガーと長さの異なる第２フ
ィンガーを含む第１櫛形導体と、第３フィンガーと、第
４フィンガーを含み、前記第１フィンガーと前記第２フ
ィンガーの間に前記第３フィンガーをはめ合わせた第２
櫛形導体を有し、前記電力増幅器の入力端子又は出力端
子の少なくとも一方に電気的に接続されたキャパシタを
備える集積回路である。

【００１２】本発明によれば、長さや幅が異なるフィン
ガーを束ねた櫛形導体を２つ組み合わせたキャパシタ
は、各フィンガーの有するインダクタンス（Ｌ）やキャ
パシタンス（Ｃ）が異なることを意味し、これにより共
振周波数（ｆ＝１／√（ＬＣ））をフィンガーごとに異
ならしめることが可能となる。例えば図１に示す第1の
櫛形導体においての入力端子Ｐ１に最も近いフィンガー
から出力端子Ｐ２に最も近いフィンガーに向かって順に
フィンガー長が長くなるように設計すると、端子Ｐ１か
ら端子Ｐ２に向かってフィンガーの持つインダクタンス
が徐々に大きくなり、かつ第１の櫛形導体と第２の櫛形
導体の結合面積も徐々に広くなっているとすると、端子
Ｐ１から端子Ｐ２に向かってフィンガーの持つ結合容量
も順に大きくなっていることになる。これにより端子Ｐ
１から端子Ｐ２に向かって各フィンガーの共振周波数は
徐々に低周波に変化させることが可能となる。その周波
数をｆ₁、ｆ₂、ｆ₃、・・・とすると図3(a)のようになる。
よって本発明のキャパシタの全体の減衰域は各フィンガ
ーの周波数特性の重ね合わせで表現することができ、図
3(b)のように減衰域（Ｗ₁）を広くすることが可能とな
る。一方、図１５に示した従来のインターディジタルキ
ャパシタの周波数特性は同じ共振周波数ｆ₀を有するフ
ィンガーの重ね合わせであるから、図３（ｃ）のように
図３（ｂ）に比べ減衰域（Ｗ₀）が狭くなる。

【００１３】ここで、図３の横軸ｆは周波数を、縦軸Ｓ
₁₂は入力端子Ｐ１から出力端子Ｐ２への損失を示す。例
えば、図３（ｃ）では、共振周波数ｆ₀の時のＳ₁₂はマ
イナスの最小値を示すので、損失も最大になる。そし
て、減衰域Ｗ₀はＳ₁₂の最小値よりも３ｄＢ高い場所で
の周波数帯を表す。

【００１４】さらに本構造のキャパシタでは、フィンガ
ーごとに長さや幅、ギャップを自由に設計できる為、従
来に比べ設計自由度が増し、所望の周波数特性のキャパ
シタを容易に得ることができる。

【００１５】つまり以上の作用により減衰域（通過域）
の広いキャパシタが得られたり、所望の周波数特性のキ
ャパシタを容易に得ることができる。さらに本構造のキ
ャパシタを用いることにより高周波集積回路の小型化、
高性能化が可能となる。

【００１６】

【発明の実施の形態】以下、本発明の実施形態につき図
面を参照して詳細に説明する。 （第１の実施形態）まず本発明の第１の実施形態に係る
第２の櫛形導体が接地されているインターディジタルキ
ャパシタについて説明する。図１は本発明の第１の実施
形態に係るインターディジタルキャパシタの上面概略図
である。第１の実施の形態に係るインターディジタルキ
ャパシタは、基板（Ａ）表面に形成されている。基板と
しては、高誘電率の誘電体基板やＧａＡｓといった半絶
縁性半導体基板を用いた。第1の櫛形導体(1)及び第2の
櫛形導体(2)は長さの異なるフィンガー(1f1〜1f8、1f9
〜1f16)を電気的に各接続配線(3)，(4) により並列接続
してなり、第1の櫛形導体(1)の接続配線(3)の両端は引
き出し配線により引き出され回路に接続される端子（P
1）,(P2)となる。さらにこれら第1の櫛形導体(1)及び第
2の櫛形導体(2)は互いに組み合わされ、図1のようにな
る。本発明の第1の実施形態であるインターディジタル
キャパシタは第2の櫛形導体が接地されている事から第2
の櫛形導体(2)の接続配線(4)の一部がバイアホール(V)
を介して全体の接地導体面（ここでは誘電体基板裏面に
設けられた接地導体面。不図示）に接続されている。本
実施形態において、端子Ｐ1から端子Ｐ2に向かって信号
が伝播する。最も端子Ｐ1に近いフィンガー（1f1）から
端子Ｐ2に近いフィンガー（1f8）に向かって順にフィン
ガーの長さが長くなるという構造をとっている。また本
実施形態の第２の櫛形導体(2)のフィンガー(1f9〜1f16)
は第1の櫛形導体(1)の各フィンガーを任意のギャップＧ
2を介して囲うような形状をしている。以上のような第2
の櫛形導体が接地されているインターディジタルキャパ
シタにおいて、第1の櫛形導体と第2の櫛形導体との線路
結合領域を単純に伝送線路とキャパシタとして表現した
場合、本構造のインターディジタルキャパシタは図2の
ような伝送線路とキャパシタから成る単純化等価回路で
表すことができる。同様にして図15に示した従来のイン
ターディジタルキャパシタを単純化等価回路で表現する
と図１６のようになる。これらの等価回路図内では伝送
線路長をｌ_xで表し、容量値をＣ_xで表している。また線
路長及び容量値の大きさの関係を図下に示した。例え
ば、図２のｌ_p1は、接続配線（３）のうち、入力端子Ｐ
１からフィンガー（１ｆ１）までの伝送線路長を表し、
図２のｌｆ１は、フィンガー（１ｆ１）の伝送線路長を
表し、図２のＣ ₁は、フィンガー（１ｆ１）とフィンガ
ー（１ｆ９）との結合容量値を表している。

【００１７】先に述べたように従来のインターディジタ
ルキャパシタでは同じ共振特性を持つフィンガーの重ね
合わせであり、図3（ｃ）に示すような周波数特性を示
す。一方、本実施形態では、インダクタンス及び結合容
量がフィンガー毎に異なるため、異なる共振周波数を有
するフィンガーの重ね合わせと見ることができ、図3(b)
に示すように従来に比べ減衰域が広い周波数特性とな
る。

【００１８】例えば、チタン酸バリウム等の誘電体基板
に本実施形態のインターデイジタルキャパシタを線路幅
（フィンガー幅）10μm、線路間ギャップ（Ｇ２）5μ
m、フィンガー数はここでは10本（1f1〜1f10）、各フィ
ンガーの長さは端子P1に最も近いフィンガー(1f1)が200
μm、その隣のフィンガー(1f2)が210μm、といったよう
に10μmずつ端子P1から端子P2に向かう方向でフィンガ
ー長が長くなる様構成されている。この時、各フィンガ
ー（1f1）から(1f10)の共振周波数は、其々65,62,59,5
6,54,52,50,48,46,44GHzとなり、これを図1のように接
続した全体の特性を見ると、減衰量が10dB以上を確保す
る周波数帯域を減衰帯域とすると20GHz以上が得られ
た。同様にして、図１５に示すような従来構造のインタ
ーデイジタルキャパシタを、線路幅10μm、線路間ギャ
ップ5μm、フィンガー数はここでは10本、各フィンガー
の長さを250μmで作成したところ、減衰量が10dB以上を
確保する周波数帯域を減衰帯域とすると8GHzが得られ
た。よって図１５に示すような従来構造のインターデイ
ジタルキャパシタの減衰帯域幅の比べ、本実施形態の構
造をしたインターデイジタルキャパシタの帯域幅は2倍
以上広くなることが確認できた。

【００１９】図４は、本発明の第1の実施形態に係るイ
ンターディジタルキャパシタを用いたMMICの概略図を示
したものである。このMMICはGaAs基板(A')表面に形成さ
れた１個のFET（Ｔ）から成る1段電力増幅器の例であ
り、本実施形態のインターデイジタルキャパシタがデカ
ップリングキャパシタとしてMMICのバイアス回路内に設
けられている（図４中の(dC1)(dC2)）。さらに従来のイ
ンターデイジタルキャパシタがカップリングキャパシタ
としてMMICの入出力端子近傍に設けられている（図４中
の(CC1)(CC2)）。図中Pin,PoutはMMICの入力端子、出力
端子に当たり、MMIC外に設けられた“６”はMMICを実装
しているアルミナ基板（不図示）上に実装されたチップ
キャパシタである。このように本発明のインターディジ
タルキャパシタをバイアス回路内のデカップリングキャ
パシタとして利用することにより、回路の性能向上、さ
らに従来よりも広い周波数帯域における短絡状態を得る
ことができ、図中のチップキャパシタの個数が従来に比
べ少なくなったり、MMIC内のデカップリングキャパシタ
の個数が少なくなったりと、回路の小型化が図れる。

【００２０】（第２の実施形態）次に本発明の第２の実
施形態に係る第２の櫛形導体が接地されているインター
ディジタルキャパシタについて説明する。図５は本発明
の第2の実施形態に係るインターディジタルキャパシタ
の上面概略図である。第2の実施の形態に係るインター
ディジタルキャパシタは、高誘電率の誘電体基板(Ａ)表
面やＧａＡｓといった半絶縁性半導体基板表面に形成さ
れる。第1の櫛形導体(1)及び第2の櫛形導体(2)は長さの
異なるフィンガー(4f1〜4f8、4f9〜4f16)を電気的に各
接続配線(3)，(4) により並列接続してなり、第1の櫛形
導体(1)の接続配線(3)の両端は引き出し配線により引き
出され回路に接続される端子1（P1）,端子2(P2)とな
る。さらにこれら第1の櫛形導体(1)及び第2の櫛形導体
(2)は互いに組み合わされ図５のようになる。本発明の
第2の実施形態に係るインターディジタルキャパシタは
第2の櫛形導体が接地されている事から第2の櫛形導体
(2)の接続配線(4)の一部がバイアホール(V)を介して全
体の接地導体面（ここでは誘電体基板裏面に設けられた
接地導体面。不図示）に接続されている。本実施形態の
第1の櫛形導体(1)において、端子1から端子2に向かって
信号が伝播する。最も端子1に近いフィンガー（4f1）か
ら端子2に近いフィンガー（4f8）に向かって順にフィン
ガーの長さが長くなるという構造をとっている。また本
実施形態の第2の櫛形導体(2)のフィンガー(4f9〜4f16)
は第1の櫛形導体の接続配線(3)とのギャップＧ1が各フ
ィンガーにおいて等しくなるように設定されており、さ
らに第1の櫛形導体(1)の各フィンガーを任意のギャップ
Ｇ2を介して囲うような形状をしている。ここでギャッ
プG1はギャップG2に比べ十分大きく、例えばG1=50μm
で、G2=5μmと設定されている。以上のような第2の櫛形
導体が接地されているインターディジタルキャパシタに
おいて、第1の櫛形導体と第2の櫛形導体との線路結合領
域を単純に伝送線路とキャパシタとして表現した場合、
本構造のインターディジタルキャパシタは図６のような
伝送線路とキャパシタから成る単純化等価回路で表すこ
とができる。これらの等価回路図内では伝送線路長をlx
で表し、容量値をCxで表している。また線路長及び容量
値の大きさの関係を図下に示した。例えば、図６のlpx
やlfx、Cxは図2と同じ領域を表しており、l4xはギャッ
プG1領域の伝送線路長を表している。

【００２１】先に述べたように従来のインターディジタ
ルキャパシタでは同じ共振特性を持つフィンガーの重ね
合わせであり、図3（ｃ）に示すような周波数特性を示
す。一方、本実施形態では、結合容量及びギャップG2で
囲まれた領域のインダクタンスがフィンガー毎に異なる
ため、異なる共振周波数を有するフィンガーの重ね合わ
せと見ることができ、図3(b)に示すように従来に比べ減
衰帯域が広い周波数特性となる。また本実施例におい
て、隣り合うフィンガーどうしのフィンガー長の違いが
第一の実施形態と同様に10μmずつとした場合の、各フ
ィンガーのインダクタンスの変化量の割合が第一の実施
形態より小さくなることから、第一の実施形態の特性に
比べ、帯域内の平坦性を向上させることができる。

【００２２】（第3の実施形態）次に本発明の第3の実施
形態に係るインターディジタルキャパシタについて説明
する。図7は本発明の第3の実施形態であるインターディ
ジタルキャパシタの上面概略図である。第3の実施の形
態に係るインターディジタルキャパシタは、高誘電率の
誘電体基板(Ａ)表面やＧａＡｓといった半絶縁性半導体
基板表面に形成される。第1の櫛形導体(1)及び第2の櫛
形導体(2)は長さの異なるフィンガー(7f1〜7f7、7f8〜7
f13)を電気的に各接続配線(3)，(4) により並列接続し
てなり、各接続配線(3)，(4)の中央部は引き出し配線に
より引き出され回路に接続される入力端子1（P1）,出力
端子2(P2)となる。さらにこれら第1の櫛形導体(1)及び
第2の櫛形導体(2)は互いに組み合わされ図７のようにな
る。第1の櫛形導体（1）において、各フィンガーは中心
のフィンガー(7f4)を線対称の中心として、それから遠
ざかる程フィンガー長が短くなるという構造をとってい
る。よってフィンガー（7f1）と（7f7）、(7f2)と(7f
6)、また(7f3)と（7f5）は同じ長さで構成されている。
また各フィンガーの長さ決定する際には、端子1(P1)か
らの信号経路長が等しくなるように設計している。さら
に本実施形態の第2の櫛形導体(2)のフィンガー(7f8〜7f
13)は第1の櫛形導体の接続配線(3)とのギャップＧ1が各
フィンガーにおいて等しくなるように設定されており、
さらに第1の櫛形導体(1)の各フィンガーを任意のギャッ
プＧ2を介して囲うような形状をしている。ここでギャ
ップG1はギャップG2に比べ十分大きく、例えばG1=70μm
で、G2=5μmと設定されている。本構造のインターディ
ジタルキャパシタは、中心から遠ざかるにつれてフィン
ガーの結合容量が小さくなり、これにより中心から遠ざ
かるにつれてフィンガーの共振周波数は高くなってい
る。この結果、本構造のインターディジタルキャパシタ
の通過帯域は、従来のインターディジタルキャパシタの
通過帯域よりも広くなる。

【００２３】また図8のように、第1の櫛形導体は本実施
形態と同様の構造であって、それと組み合わさる第2の
櫛形導体は従来と同様、全て長さが等しいフィンガーで
構成されている場合においても、各フィンガー毎にキャ
パシタンスが異なるので共振周波数が異なり、通過帯域
の広帯域化という同効果が得られる。

【００２４】さらにここでは櫛形導体を形成する各フィ
ンガーは中心のフィンガーを線対称の中心として、それ
から遠ざかる程フィンガー長が短くなるという構造によ
り、各フィンガーにおいて端子1(P1)からの信号経路長
等しくなるように設計しているが、逆に中心から遠ざか
る程フィンガー長が長くなるという構造をとることによ
り、中心から遠ざかる程フィンガーの有するインダクタ
ンスが大きくならしめることが可能となり、各フィンガ
ーのインダクタンスとキャパシタンスが異なることによ
り、共振周波数を異ならしめ、キャパシタの通過帯域の
広帯域化という同様の効果が得ることが可能となる。

【００２５】（第4の実施形態）本発明の第4の実施形態
に係る第2の櫛形導体が接地されているインターディジ
タルキャパシタについて説明する。図9は本発明の第４
の実施形態に係るインターディジタルキャパシタの上面
概略図である。第４の実施形態に係るインターディジタ
ルキャパシタは、薄膜マイクロストリップ線路構造のMM
IC内に形成されており、トランジスタなどの能動素子を
形成しているGaAs等の半絶縁性半導体基板表面上の高誘
電率の誘電体薄膜表面(Ａ'')に形成される。第1の櫛形
導体(1)及び第2の櫛形導体(2)は長さの異なるフィンガ
ー(9f1〜9f７、9f8〜9f15)を電気的に各接続配線(3)(4)
により並列接続してなり、第1の櫛形導体(1)の接続配
線(3)の中央部は引き出し配線により引き出され回路に
接続される端子1（P1）となる。さらにこれら第1の櫛形
導体(1)及び第2の櫛形導体(2)は互いに組み合わされ図9
のようになる。本発明の第４の実施形態に係るインター
ディジタルキャパシタは第2の櫛形導体が接地されてい
る事から第2の櫛形導体(2)の接続配線(4)の一部がコン
タクトホール（ｃ）を介してGaAs基板表面に形成された
全体の接地導体面（不図示）に接続されている。本実施
形態の第1の櫛形導体(1)において、端子1からに接地面
に向かって信号が伝播する。ここでは中心から遠ざかる
につれフィンガー長は長くなっている。また本実施形態
の第2の櫛形導体(2)のフィンガー(9f8〜9f15)は第1の櫛
形導体の各フィンガー(9f1〜9f7)をギャップG2を介して
囲い、かつ結合領域が各フィンガーにおいて等しくなる
ような形状をしている。ギャップG1はフィンガー（9f1
1）と接続配線（３）との間隔であり、ギャップG3はフ
ィンガー(9f9〜9f14)の先端部とフィンガー(9f1〜9f7)
との間隔である。

【００２６】本実施形態では、中心から遠ざかるにつれ
てフィンガーの持つインダクタンスが大きくなり、結合
容量は全てのフィンガーで一定値となるように設計され
ている。これにより中心から遠ざかるにつれてフィンガ
ーの持つ共振周波数が低くなっており、本実施形態のイ
ンターディジタルキャパシタの全体の減衰帯域は従来の
インターディジタルキャパシタのそれに比べ広くなる。

【００２７】例えばポリミドといった誘電体膜上に本実
施形態のインターデイジタルキャパシタを線路幅10μ
m、線路間ギャップ1μm、フィンガー数7本、各フィンガ
ーの長さは中心のフィンガー(9f4)が300μmで、そのう
ちギャップG3で囲まれた領域（フィンガー(9f9〜9f14)
の先端部）の線路長は100μmである。さらにその隣のフ
ィンガー(9f3)（9f5）は320μm、といったように20μm
ずつ中心から遠ざかる方向でフィンガー長が長くなる様
構成されており、ギャップG3で囲まれた領域の線路長は
どのフィンガーも100μmとした。この時、各フィンガー
（9f1）から(9f4)の共振周波数は、其々177,171,165,16
0GHzとなる。ここで本実施形態のインターディジタルキ
ャパシタ全体の特性を、線路幅10μm、線路間ギャップ1
μm、フィンガー数7本、各フィンガーの長さを330μmで
作成した従来の第1櫛形導体のフィンガーと第2櫛形導体
のフィンガーの長さが同じのインターデイジタルキャパ
シタの特性と比較したところ減衰帯域は従来の1.4倍に
なる事が確認された。本実施形態のように結合容量が一
定になる構造をとる事により、各フィンガーのインダク
タンス及びキャパシタンスが変化していく第１の実施形
態に比べ、帯域は狭くなるが、帯域内の平坦性が改善さ
れると言うメリットがある。

【００２８】また、図10のように第１の櫛形導体(１)に
おいて、中心から遠ざかるにつれてフィンガーの長さが
短くなるような構成でも、各フィンガーが有するインダ
クタンスが異なるように設計することにより、同様に広
帯域化の効果が得られる。

【００２９】（第5の実施形態）次に本発明の第5の実施
形態に係るインターディジタルキャパシタについて図11
を用いて説明する。図11は本発明の第5の実施形態であ
るインターディジタルキャパシタの上面概略図である。
第5の実施の形態に係るインターディジタルキャパシタ
は、誘電体基板表面(Ａ)に形成されている。第1の櫛形
導体(1)及び第2の櫛形導体(2)は幅の異なるフィンガー
(11f1〜11f8、11f9〜11f16)を電気的に各接続配線(3)
(4) により並列接続してなり、第1の櫛形導体(1)の接続
配線(3)の両端は引き出し配線により引き出され回路に
接続される端子1（P1）,2(P2)となる。さらにこれら第1
の櫛形導体(1)及び第2の櫛形導体(2)は互いに組み合わ
され図11のようになる。本発明の第5の実施形態に係る
インターディジタルキャパシタは第2の櫛形導体が接地
されている事から第2の櫛形導体(2)の接続配線(4)の一
部がバイアホール(V)を介して全体の接地導体面（ここ
では誘電体基板裏面に設けられた接地導体面。不図示）
に接続されている。本実施形態では最も端子1に近いフ
ィンガー（11f1）から端子2に近いフィンガー（11f8）
に向かって順にフィンガーの線路幅が細くなるという構
造をとっている。また本実施形態の第2の櫛形導体(2)の
フィンガー(11f9〜11f16)は第1の櫛形導体の各フィンガ
ーを任意のギャップＧ2を介して囲うような形状をして
いる。本実施形態では、インダクタンス、結合容量がフ
ィンガー毎に異なるため、異なる共振周波数を有するフ
ィンガーの重ね合わせと見ることができ、キャパシタン
ス全体の周波数特性は上記実施形態と同様に従来のもの
より広帯域となる。

【００３０】（第6の実施形態）次に本発明の第6の実施
形態に係るインターディジタルキャパシタについて図12
を用いて説明する。図12は本発明の第6の実施形態であ
るインターディジタルキャパシタの上面概略図である。
第6の実施形態に係るインターディジタルキャパシタ
は、誘電体基板表面(Ａ)に形成されている。第1の櫛形
導体(1)及び第2の櫛形導体(2)は長さの異なるフィンガ
ー(12f1〜12f8、12f9〜12f16)を電気的に各接続配線(3)
(4) により並列接続してなり、第1の櫛形導体(1)の接続
配線(3)の両端は引き出し配線により引き出され回路に
接続される端子1（P1）,2(P2)となる。さらにこれら第1
の櫛形導体(1)及び第2の櫛形導体(2)は互いに組み合わ
され図12のようになる。本発明の第6の実施形態である
インターディジタルキャパシタは第2の櫛形導体が接地
されている事から第2の櫛形導体(2)の接続配線(4)の一
部がバイアホール(V)を介して全体の接地導体面（ここ
では誘電体基板裏面に設けられた接地導体面。不図示）
に接続されている。本実施形態のインターディジタルキ
ャパシタでは、端子1から端子2に向かって信号が伝播し
ており、最も端子1に近いフィンガー（12f1）から端子2
に近いフィンガー（12f8）に向かって順にフィンガーの
長さが短くなるという構造をとっている。また本実施形
態の第2の櫛形導体(2)のフィンガー(12f9〜12f16)は第1
の櫛形導体の各フィンガーを任意のギャップＧ2を介し
て囲うような形状をしている。本実施形態では、各フィ
ンガーの長さを信号経路長等しくなるように設計してい
るが、結合容量がフィンガー毎に異なるため、異なる共
振周波数を有するフィンガーの重ね合わせと見ることが
でき、キャパシタンス全体の周波数特性は上記実施形態
と同様に従来のものより広帯域となる。

【００３１】（第7の実施形態）次に本発明の第7の実施
形態に係るインターディジタルキャパシタの調整方法に
ついて図13を用いて説明する。図13は本発明の第７の実
施形態に係るインターディジタルキャパシタの上面概略
図である。第7の実施形態に係るインターディジタルキ
ャパシタは、誘電体基板表面(Ａ)に形成されている。第
1の櫛形導体(1)及び第2の櫛形導体(2)は長さの異なるフ
ィンガー(13f3〜13f7、13f12〜13f17)を電気的に各接続
配線(3)(4) により並列接続してなり、第1の櫛形導体
(1)の接続配線(3)の中央部は引き出し配線により引き出
され回路に接続される端子1（P1）となる。さらにこれ
ら第1の櫛形導体(1)及び第2の櫛形導体(2)は互いに組み
合わされ図13のようになる。本発明の第7の実施形態に
係るインターディジタルキャパシタは第2の櫛形導体が
接地されている事から第2の櫛形導体(2)の接続配線(4)
の一部がバイアホール(V)を介して全体の接地導体面
（ここでは誘電体基板裏面に設けられた接地導体面。不
図示）に接続されている。本実施形態では接続配線
（3）（4）に接続されていない島上の調整用のフィンガ
ー（13ｆ1、13f2、13f8、13f9、13ｆ10、13f11、13f1
8、13f19）が設けられている。これらのフィンガーのう
ち（13ｆ1）（13f2）（13f8）（13f9）は第1の櫛形導体
(1)の接続配線(3)に接続する為のフィンガーであり、
（13ｆ10）（13f11）（13f18）（13f19）は第2の櫛形導
体(2)の接続配線(4)に接続する為のフィンガーである。
ここで図13のように任意の調整用フィンガーを金リボン
(R1〜R4)やワイヤーボンディング（図示せず）で、接続
配線（3）（4）に接続することで、さらに帯域を広げた
り、所望の周波数特性、容量値を持ったインターディジ
タルキャパシタを得ることができる。

【００３２】（第8の実施形態）次に本発明の実施形態
に係る積層セラミックチップコンデンサついて説明す
る。これまでは平面方向に櫛形導体が広がるインターデ
ィジタルキャパシタに関し、本発明の構造を適応してき
た実施形態を示したが、ここでは櫛形導体が奥行き
（縦）方向に広がっている積層チップコンデンサに、本
発明の構造を適応した場合を示す。積層セラミックチッ
プコンデンサは平板状の電極と薄膜の誘電体膜とが交互
に積層された構造をしており、薄層、多層化技術が進に
つれ、その容量密度高め、部品の小型化、高性能化によ
り、高周波回路の小型化、高性能化を推し進めてきた。
積層セラミックチップコンデンサの積層数は数十〜数百
に及び誘電体膜の厚みも数〜数十μmである為、MMIC内
に搭載するインターディジタルキャパシタやMIMキャパ
シタに比べ大きな容量値が得られる。この為、バイアス
回路のデカップリングキャパシタとして使用される事が
多い。ここで図14に本実施形態の積層セラミックチップ
コンデンサのX-X'-Y-Y'面の断面構造図を示す。端子1に
繋がる電極(14e1)を束ねた電極を第1の櫛形電極（１e）
と、端子２に繋がる電極(14e2)を束ねた電極を第2の櫛
形電極（2e）と称することにする。ここでは分かり易い
ように各櫛形電極の電極数8本としたが、実際には数十
〜数百本となる。図のように第一の櫛形電極（1e）の各
電極の長さが異なることにより、各電極のインダクタお
よび結合容量値が異なり、共振周波数を違えることがで
き、積層チップコンデンサの減衰域の広帯域化が図れ
る。

【００３３】また積層チップコンデンサのような積層構
造の場合、積層する誘電体の誘電率を各層ごとに変える
という方法でも減衰域の広帯域化が図れる。

【００３４】以上の説明においては、マイクロストリッ
プ線路構造や薄膜マイクロストリップ線路構造の高周波
集積回路内で用いるインターディジタルキャパシタにつ
いて説明したが、コプレーナ線路構造や、逆マイクロス
トリップ線路構造の高周波集積回路内で用いるインター
ディジタルキャパシタにおいても、本発明の構造を用い
ることにより同様の効果を得ることができる。

【００３５】ところで、本発明の構造をしたキャパシタ
は従来構造と同面積内で構成すると、キャパシタの広帯
域化を図ることはできるが、結合領域が少なくなってし
まう為全体の容量値は小さくなってしまうという問題が
ある。この問題は、線路間幅を狭めたり、線路の厚さを
厚くしたり、線路間により高誘電率の誘電体を設けた
り、誘電体膜を介してインターデイジタルキャパシタ重
ねて並列接続さたりすることにより解決することができ
る。

【００３６】以上説明したように、本発明の長さもしく
は幅、または結合容量の異なるフィンガーから構成され
た櫛形導体1と櫛形導体2を組み合わせたキャパシタにお
いては、各フィンガーの共振周波数が異なる為、これら
の重ね合わせで表現できるキャパシタ全体の周波数特性
において、減衰帯域（通過帯域）が、従来のキャパシタ
のそれに比べ広くなるものである。さらに本構造のキャ
パシタでは、フィンガーごとに長さや幅、ギャップを自
由に設計できる為、従来に比べ設計自由度が増し、所望
の周波数特性のキャパシタを容易に得ることができる。

【００３７】つまり以上の作用により帯域の広いキャパ
シタが得られ、所望の周波数特性のキャパシタを容易に
得ることができる。さらに本構造のキャパシタを用いる
ことにより高周波集積回路の高性能化、小型化が可能と
なる。

【００３８】上述したように、第1の櫛形導体と第2の櫛
形導体を組み合わせたキャパシタにおいて、第1の櫛形
導体と第2の櫛形導体の少なくともどちらか一方が、長
さや幅が異なる複数のフィンガーから構成されることに
より、各フィンガーのインダクタンスや結合容量を異な
らしめ、よって各フィンガーの共振周波数が異なること
となる。これにより本発明のキャパシタは、従来のキャ
パシタに比べ減衰帯域（通過帯域）が広くなる。

【００３９】

【発明の効果】本発明によれば、一個のキャパシタの減
衰帯域を広くする構造を提供することができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態に係るインターデイ
ジタルキャパシタの上面構造を示す概略図である。

【図２】 本発明の第１の実施形態に係るインターデイ
ジタルキャパシタの等価回路を示す概略図である。

【図３】(a)本発明の第１の実施形態に係るインターデ
イジタルキャパシタの各フィンガーの周波数特性を示す
概略図である。 (b)本発明の第１の実施形態に係るインターデイジタル
キャパシタの周波数特性を示す概略図である。 (c)従来のインターデイジタルキャパシタの周波数特性
を示す概略図である。

【図４】 本発明の第2の実施形態に係るインターデイ
ジタルキャパシタを用いたMMICの上面構造を示す概略図
である。

【図５】 本発明の第２の実施形態に係るインターデイ
ジタルキャパシタの上面構造を示す概略図である。

【図６】 本発明の第2の実施形態に係るインターデイ
ジタルキャパシタの等価回路を示す概略図である。

【図７】 本発明の第３の実施形態に係るインターデイ
ジタルキャパシタの上面構造を示す概略図である。

【図８】 本発明の第３の実施形態に係るインターデイ
ジタルキャパシタの上面構造を示す概略図である。

【図９】 本発明の第4の実施形態に係るインターデイ
ジタルキャパシタの上面構造を示す概略図である。

【図１０】 本発明の第4の実施形態に係るインターデ
イジタルキャパシタの上面構造を示す概略図である。

【図１１】 本発明の第5の実施形態に係るインターデ
イジタルキャパシタの上面構造を示す概略図である。

【図１２】 本発明の第6の実施形態に係るインターデ
イジタルキャパシタの上面構造を示す概略図である。

【図１３】 本発明の第7の実施形態に係るインターデ
イジタルキャパシタの上面構造を示す概略図である。

【図１４】 本発明の第8の実施形態に係るインターデ
イジタルキャパシタの上面構造を示す概略図である。

【図１５】 従来のインターデイジタルキャパシタの上
面構造を示す概略図である。

【図１６】 図１５に示した従来のインターデイジタル
キャパシタの等価回路を示す概略図である。

【符号の説明】

1f1〜1f16，4f1〜4f16，7f1〜7f13，9f1〜9f15，10f1〜
10f16，12f1〜12f16，13f1〜1３f19，15-1〜15-16 フ
ィンガー ｆ₀ 共振周波数 Ｗ₀，Ｗ₁ 減衰域 １ 第１の櫛形導体 ２ 第２の櫛形導体 Ｐ１ 入力端子 Ｐ２ 出力端子 ３，４ 接続配線 ５ オープンスタブ ６ チップキャパシタ Ｇ１，Ｇ２，Ｇ３ ギャップ Ｖ バイアホール Ａ 誘電体基板 Ａ' GaAs基板 Ａ'' 誘電体膜 Ｔ トランジスタ（ソース接地） dc１，dc２ デカップリングキャパシタ cc１，cc２ カップリングキャパシタ Ｃ コンタクトホール R１〜R４ 金リボン 14e1，14e2 電極 1e，2e 櫛形電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｇ 4/30 ３０１ Ｈ０１Ｇ 4/40 Ａ 4/40

Claims (7)

【特許請求の範囲】
1. 【請求項１】 第１フィンガーと、この第１フィンガー
   と長さの異なる第２フィンガーを含む第１櫛形導体と、 第３フィンガーと、第４フィンガーを含み、前記第１フ
   ィンガーと前記第２フィンガーの間に前記第３フィンガ
   ーをはめ合わせた第２櫛形導体を備えるキャパシタ。
2. 【請求項２】 前記第３フィンガーと前記第４フィンガ
   ーの長さが異なることを特徴とする請求項１記載のキャ
   パシタ。
3. 【請求項３】 前記第１フィンガーと前記第２フィンガ
   ーの幅が異なることを特徴とする請求項１記載のキャパ
   シタ。
4. 【請求項４】 前記第１櫛形導体は入力端子と出力端子
   をさらに備え、 前記第１フィンガーは前記第２フィンガーに比べ前記入
   力端子に近いことと、前記第１フィンガーの長さは前記
   第２フィンガーの長さよりも短いことを特徴とする請求
   項１記載のキャパシタ。
5. 【請求項５】 前記第２櫛形導体は接地されていること
   を特徴とする請求項４記載のキャパシタ。
6. 【請求項６】 前記第１櫛形導体は入力端子をさらに備
   え、 前記第２櫛形導体は出力端子をさらに備え、 前記第１フィンガーは前記第２フィンガーよりも前記入
   力端子に近いことと、前記第１フィンガーの長さは前記
   第２フィンガーの長さよりも短いことを特徴とする請求
   項１記載のキャパシタ。
7. 【請求項７】 基板と、 前記基板上に設けられ、トランジスタを含む電力増幅器
   と、 第１フィンガーと、この第１フィンガーと長さの異なる
   第２フィンガーを含む第１櫛形導体と、第３フィンガー
   と、第４フィンガーを含み、前記第１フィンガーと前記
   第２フィンガーの間に前記第３フィンガーをはめ合わせ
   た第２櫛形導体を有し、前記電力増幅器の入力端子又は
   出力端子の少なくとも一方に電気的に接続されたキャパ
   シタを備える集積回路。