JP4130323B2 - 高周波フィルタ及び高周波集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マイクロ波帯、ミリ波帯等の高周波集積回路に係わり、特にマイクロ波集積回路（ＭＩＣ）或いはモノリシックマイクロ波集積回路（ＭＭＩＣ）等の高周波集積回路に使用可能な高周波フィルタの構造に関する。
【０００２】
【従来の技術】
近年の情報通信分野における急速な需要の伸びにより、通信回線数を増やすことが急務となってきている。このため、従来あまり使用されていなかったマイクロ波・ミリ波帯を使用するシステムの実用化が急ピッチで進められている。高周波帯無線通信器のＲＦ部は一般的に発振器、シンセサイザ、変調器、電力増幅器、低雑音増幅器、復調器、アンテナで構成されている。通信器には、電気特性が優れていること、小形であることが望まれる。高周波回路部の小形化を考える場合、可能な限り必要な回路を集積して形成すること、即ち、ＭＩＣ化、或いは、ＭＭＩＣ化することが有効である。
【０００３】
回路のＭＭＩＣ化に関しては、半導体集積化技術の飛躍的な発展に伴って半導体基板上の回路の集積化が進み、１つの半導体基板内に形成される回路は、従来の単体能動素子から機器の１つの回路機能を果たす機能回路ブロックへ、更には、複数の機能回路ブロックへと集積化度が高くなってきている。ＭＩＣ或いはＭＭＩＣには、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、ショットキーゲート型電界効果トランジスタ（ＭＥＳＦＥＴ）等の能動素子と、キャパシタ（Ｃ）、インダクタ（Ｌ）、抵抗（Ｒ）等の受動素子、及び線路等が形成されている。
【０００４】
ＭＭＩＣ等の高周波回路を構成する際には、所望周波数の信号を伝達し、所望以外の不要な帯域の信号を除去する目的で、しばしばフィルタが使用される。ＲＦ回路の場合には、特にＩＦ回路に不要な信号が入らない様にするため、高周波通過フィルタが用いられることが多い。
【０００５】
従来のＭＭＩＣに集積化されている高周波フィルタの上面図を図１４に示す。図１４（ａ）のＡ−Ａ方向から見た断面図を図１４（ｂ）に、図１４（ａ）のＢ−Ｂ方向から見た断面図を図１４（ｃ）にそれぞれ示す。図１４は、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するコプレーナ線路（ＣＰＷ）構造を持つ基板１１に、高周波フィルタを構成したものである。図１４に示すように、従来は、基板１１にキャパシタ素子（容量性素子）Ｃ0が１つと非容量性素子である抵抗素子Ｒ0が１つからなる合計２素子を並列接続する構成を持つ高周波フィルタが用いられていた。図１４（ａ）に示すように、第１の信号線１２Ｌ及び第２の信号線１２Ｒの一部が２分岐されており、４つの分岐線の内、下方の分岐線に高周波領域通過素子であるキャパシタＣ0が１つ挿入され、上方の分岐線に低周波領域通過素子である抵抗素子（非容量性素子）Ｒ0が１つ挿入され、分岐部全体でキャパシタＣ0１つと、抵抗素子（非容量性素子）Ｒ0１つが並列接続されている構造である。図１４（ｃ）に示すように、キャパシタＣ0は、ＣＰＷの第２の信号線１２Ｒの下方の分岐線の端部を下部電極２７とし、ＣＰＷの第１の信号線１２Ｌの下方の分岐線の端部を上部電極２９とし、この下部電極２７と上部電極２９の間にキャパシタ絶縁膜２８を挟んだＭＩＭキャパシタ構造である。一方、抵抗素子Ｒ0は、ＣＰＷの第２の信号線１２Ｒの上方の分岐線の端部と、第１の信号線１２Ｌの上方の分岐線の端部を互いに抵抗体３０で接続する構造である。図示を省略しているが、或いは、基板１１にキャパシタ素子（容量性素子）１つとインダクタ素子（誘導性素子）１つからなる合計２素子を並列接続する構成を持つ高周波フィルタが用いられている場合もある。
【０００６】
【発明が解決しようとする課題】
図１４に示すような従来の高周波フィルタの場合には、遮断周波数以上の高周波領域においても、高周波電流のエッジ効果により、図３（ａ）に示すように、並列接続されたフィルタを一塊と見た場合の両端に非対称に電流が集中して流れる。図３（ａ）では、抵抗領域側に電流が流れ易く、キャパシタ領域側の端部に、抵抗領域側の端部よりも大きな電流が流れることが示されている。基板にキャパシタ素子（容量性素子）１つとインダクタ素子（誘導性素子）１つからなる合計２素子を並列接続する構成を持つ高周波フィルタでも、インダクタに電流が流れ、キャパシタ領域側の端部に、インダクタ領域側の端部よりも大きな電流が流れる。図３（ａ）に示すような非対称な電流集中が発生すると、通過損失が大きくなる。
【０００７】
本発明は上記事情を考慮してなされたもので、その目的とするところは、非対称な電流集中を抑制出来る高周波フィルタを提供することにある。
【０００８】
本発明の他の目的は、かかる高性能な高周波フィルタを用いた高周波集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の特徴は、基板の表面に設けられた信号線を用いた高周波伝送線路の途中に挿入され、容量性素子と非容量性素子とを、高周波伝送線路の信号伝搬方向と同方向に配置される形で並列接続したフィルタであって、基板の表面に平行方向に沿って信号線の中心線の延長線を含んで配置された非容量性素子と、基板の表面に平行方向に沿って非容量性素子の両側に配置された複数の容量性素子とを備え、複数の容量性素子の配置がなす幾何学的構造が、信号伝搬方向に垂直な面内において、非容量性素子に関して対称であることを特徴とする高周波フィルタであることを要旨とする。ここで、「非容量性素子」とは、抵抗素子やインダクタ（誘導性素子）等が該当する。フィルタを構成するインピーダンス素子の内、遮断周波数ｆc以下の低周波数領域で、抵抗素子やインダクタ（誘導性素子）等の非容量性素子は、低インピーダンスとなり、「低周波領域通過素子」として機能する。一方、フィルタを構成するインピーダンス素子の内、キャパシタ（容量性素子）は、遮断周波数ｆc以上の高周波数領域で低インピーダンスとなり、「高周波領域通過素子」として機能する。「高周波伝送線路」としては、高周波用分布定数線路の内、マイクロストリップ線路、ＣＰＷ、ストリップ線路等の平面回路用伝送線路が好適である。
【００１０】
本発明の第１の特徴に係る高周波フィルタによれば、複数の容量性素子の配置がなす幾何学的構造が、信号伝搬方向に垂直な面内において、非容量性素子に関して対称であるので、キャパシタ（容量性素子）である両側の高周波領域通過素子側に対称の分布で電流が集中して流れ、抵抗素子や誘導性素子等の低周波領域通過素子に電流が流れないため、非対称な電流集中の発生を抑制出来る。即ち、幾何学的構造の対称性により、電流密度分布も対称性を有するので、不均一な電流集中が抑制出来る。このため、特に、フィルタの遮断周波数ｆc以上の高周波領域で、通過損失が少ない高性能な高周波フィルタが可能になる。
【００１１】
例えば、本発明の第１の特徴に係る高周波フィルタにおいて、容量性素子と非容量性素子を基板の表面に平行方向に配列した、幾何学的対称性を得れば良い。
【００１２】
容量性素子と非容量性素子を基板の表面に平行方向に配列するには、例えば、信号線の一部を、高周波フィルタを構成する高周波領域通過素子及び低周波領域通過素子の合計数に分岐して、それぞれ並列接続すれば良い。具体的には、容量性素子を内側に、複数の非容量性素子を外側に対称的に配置した幾何学的対称性とすれば良い。このようにすれば、遮断周波数ｆ c 以下の低周波領域では、低周波領域通過素子である非容量性素子に電流が主に流れ、遮断周波数ｆ c 以上の中間周波領域では、高周波領域通過素子であるキャパシタ（容量性素子）に電流が主に流れ、高周波電流のエッジ効果が顕著になる高周波領域では、フィルタの両端に位置する素子である非容量性素子に電流が主に流れる高周波用バンド・パス・フィルタが可能になる。
【００１３】
又、逆に、容量性素子を内側に、複数の非容量性素子を外側に対称的に配置した幾何学的対称性の場合は、遮断周波数ｆc以下の低周波領域では、低周波領域通過素子である非容量性素子に電流が主に流れ、遮断周波数ｆc以上の中間周波領域では、高周波領域通過素子であるキャパシタ（容量性素子）に電流が主に流れ、高周波電流のエッジ効果が顕著になる高周波領域では、フィルタの両端に位置する素子である非容量性素子に電流が主に流れる高周波用バンド・パス・フィルタが可能になる。
【００１５】
本発明の第２の特徴は、（イ）基板；（ロ）この基板の表面に設けられた高周波伝送線路を構成する第１の信号線；（ハ）この第１の信号線に接続され、容量性素子と非容量性素子とを、第１の信号線の信号伝搬方向と同方向に配置される形で並列接続したフィルタ；（ニ）このフィルタに接続され、高周波伝送線路を構成する第２の信号線；（ホ）この第２の信号線を通過する高周波信号が入力端子に入力される高周波能動素子とを備えた高周波集積回路に関する。ここで、フィルタが、基板の表面に平行方向に沿って第１及び第２の信号線の中心線の延長線を含んで配置された非容量性素子と、基板の表面に平行方向に沿って非容量性素子の両側に配置された複数の容量性素子とを備え、複数の容量性素子の配置がなす幾何学的構造が信号伝搬方向に垂直な面内において、非容量性素子に関して対称である高周波集積回路であることが、本発明の第２の特徴の要旨である。即ち、本発明の第２の特徴は、本発明の第１の特徴に係る高周波フィルタを入力整合回路や段間整合回路の一部として用いた高周波集積回路である。第１の特徴で述べたように、遮断周波数以上の高周波領域での通過損失が少ない高性能な高周波フィルタが可能になるので、帯域内リプルが小さい、高周波特性の優れた高周波集積回路を提供することが出来る。
【００１６】
本発明の第２の特徴に係る高周波集積回路に用いる第１の高周波能動素子として、マイクロ波帯で動作するＨＥＭＴ、ＨＢＴ、ＭＥＳＦＥＴ、絶縁ゲート型ＦＥＴ、静電誘導トランジスタ（ＳＩＴ）等種々の半導体能動素子が使用出来る。本発明の第２の特徴に係る高周波集積回路において、第１及び第２の高周波能動素子は同一の半導体チップにモノリシックに集積化されていても良く、それぞれ独立した半導体チップに搭載されていても構わない。
【００１７】
【発明の実施の形態】
次に、図面を参照して、本発明の第１乃至第７の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１８】
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係る高周波フィルタは、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するコプレーナ線路（ＣＰＷ）構造中に集積化されている。ここでは、仮に、第１の信号線１２Ｌから第２の信号線１２Ｒの方向に信号が伝搬していると仮定する。図１（ａ）に示すように、第１の信号線１２Ｌ及び第２の信号線１２Ｒの端部がそれぞれ３分岐されており、３つの分岐線の内、真中の分岐線に低周波領域通過素子（非容量性素子）である抵抗素子Ｒが挿入され、３つの分岐線の内、下方の分岐線に高周波領域通過素子である第１のキャパシタ（容量性素子）Ｃ1が１つ挿入され、３つの分岐線の内、上方の分岐線に他の高周波領域通過素子である第２のキャパシタ（容量性素子）Ｃ2が１つ挿入されている。この結果、分岐部全体でキャパシタ（容量性素子）Ｃ1及びＣ2の２つと、抵抗素子（非容量性素子）Ｒの１つが、並列接続されている構造である。
【００１９】
第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線に関し、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が上下対称に配置され、抵抗素子Ｒは、中心線上にあるので、本発明の第１の実施の形態に係る高周波フィルタは、ＣＰＷの信号線の中心線に関し対称形を有している。即ち、高周波伝送線路の信号伝搬方向に沿って並列接続した幾何学的構造が、図１（ｃ）に示す信号伝搬方向に垂直な面内において、第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線を通り且つ基板１１に垂直な方向に関して対称である。第１の信号線１２Ｌ及び第２の信号線１２Ｒの幅は、例えば２０μｍ程度、３つの分岐線の幅は、それぞれ、例えば１０μｍ程度に選べば良い。又、第１グランドプレート１３及び第２グランドプレート１４と第１の信号線１２Ｌ及び第２の信号線１２Ｒとの間隔は、例えば１５μｍ程度に設計すれば良い。
【００２０】
図１（ａ）のＡ−Ａ方向から見た断面図を図１（ｂ）に、図１（ａ）のＢ−Ｂ方向から見た断面図を図１（ｃ）にそれぞれ示す。更に、図１（ａ）のＣ−Ｃ方向から見た断面図を図１（ｄ）に、Ｄ−Ｄ方向から見た断面図を図１（ｅ）にそれぞれ示す。本発明の第１の実施の形態に係わる高周波フィルタに用いられる基板１１としては、シリコン（Ｓｉ）、砒化ガリウム（ＧａＡｓ）若しくはインジウム燐（ＩｎＰ）等の半絶縁性半導体基板、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、ベリリア（ＢｅＯ）等のセラミックス基板、樹脂基板等の絶縁基板１１等が使用可能である。樹脂基板としては、ガラス繊維（ｅ−ガラス）で強化したエポキシ樹脂基板等が使用可能である。このガラス繊維とエポキシ樹脂との複合基板としては、ＡＮＳＩの定めるＦＲ−４グレードの基板１１が代表的である。但し、本発明の第１の実施の形態に係る高周波フィルタでは基板１１として半導体基板を使用し、この上に、厚さ０．１乃至２μｍの金（Ａｕ）薄膜、若しくはアルミニウム（Ａｌ）薄膜等を用いて、ＣＰＷを構成している。
【００２１】
図１（ｃ）及び（ｄ）に示すように、第２のキャパシタ（容量性素子）Ｃ2は、ＣＰＷの第２の信号線１２Ｒの分岐線の端部を下部電極１５ｂし、ＣＰＷの第１の信号線１２Ｌの分岐線の端部を上部電極１７ｂとし、この下部電極１５ｂと上部電極１７ｂの間にキャパシタ絶縁膜１６ｂを挟んだＭＩＭキャパシタ構造である。キャパシタ絶縁膜１６ｂは、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）等の絶縁膜を用いれば良い。図１（ｃ）に示すように、第１のキャパシタ（容量性素子）Ｃ1も、下部電極１５ａと上部電極１７ａとの間にキャパシタ絶縁膜１６ａを挟んだＭＩＭキャパシタ構造である。一方、抵抗素子Ｒは、図１（ｅ）に示すように、ＣＰＷの第２の信号線１２Ｒの真中の分岐線の端部と、第１の信号線１２Ｌの真中の分岐線の端部を互いに抵抗体１８で接続する構造である。図１（ｅ）に示す抵抗体１８の材料としては、プラチナ（Ｐｔ）、窒化タンタル（Ｔａ2Ｎ）、ニクロム（ＮｉＣｒ）等が使用可能である。本発明の第１の実施の形態に係る高周波フィルタにおいては、２０〜３０ＧＨｚの準ミリ波帯の増幅器向けに、Ｒ＝１５Ω、Ｃ1＝Ｃ2＝０．５ｐＦとしてフィルタを構成している。
【００２２】
図１に示すような、基板１１の表面に設けられたＣＰＷに集積化された２つのキャパシタ（容量性素子）Ｃ1及びＣ2と、１つの抵抗素子Ｒとから構成される高周波フィルタのフィルタの周波数特性を図１４に示した従来技術の周波数特性と比較して図２に示す。図２に示すように、遮断周波数ｆc以上の高周波領域で、通過損失が少ない高性能な高周波フィルタが可能になることが分かる。これは、図３（ｂ）に示すように、キャパシタ（容量性素子）Ｃである高周波領域通過素子に電流が流れ易く、抵抗素子Ｒである低周波領域通過素子に電流が流れ難くなり、電流集中が軽減されてためである。図３（ｂ）は、２つのキャパシタ（容量性素子）Ｃ1及びＣ2と、１つの抵抗素子Ｒとから構成される高周波フィルタのフィルタの信号伝搬方向に垂直な断面方向の遮断周波数以上の高周波領域における電流密度分布であり、図３（ａ）に示される従来技術の電流密度分布に比して、対称性が改善され、低周波領域通過素子への電流集中が軽減されていることが分かる。
【００２３】
図４の等価回路に示すように、本発明の第１の実施の形態に係る高周波集積回路は、半導体基板１１上に、第１のトランジスタ（第１の高周波能動素子）Ｔｒ１と第２のトランジスタ（第２の高周波能動素子）Ｔｒ２とを有する２段構成の高周波増幅器が集積化されたＭＭＩＣである。本発明の第１の実施の形態に係わるＭＭＩＣ増幅器は、ＭＩＭキャパシタ素子２つと抵抗素子１つで構成される高周波フィルタを２つ用いている。その位置は、１つが入力整合回路部であり、もう１つが段間整合回路部である。具体的には、図４の等価回路に示すように、ＲＦ入力端子８１からＲＦ出力端子８６の間に、入力フィルタ１，結合キャパシタＣ５１、第１のトランジスタＴｒ１、段間フィルタ２、結合キャパシタＣ５４，第２のトランジスタＴｒ２、結合キャパシタＣ５７の経路で、高周波伝送線路が構成されている。入力整合回路部に設けられた入力フィルタ１は、第１のキャパシタＣ１１、第２のキャパシタＣ１２，抵抗素子Ｒ１１からなる対称並列回路である。段間整合回路部に設けられた段間フィルタ２は、第１のキャパシタＣ２１、第２のキャパシタＣ２２，抵抗素子Ｒ２１からなる対称並列回路である。そして、ＲＦ信号がＲＦ入力端子８１から入力され、この高周波伝送線路を伝達し、ＲＦ出力端子８６から出力される。入力フィルタ１とＲＦ入力端子８１との間には、高周波伝送線路のインピーダンスを調整するためのインピーダンスＺｓのオープンスタブ９１が設けられ、入力整合回路を構成している。第１のトランジスタＴｒ１のソースは接地され、ゲートには、直流と高周波を分離するためのバイパスキャパシタ（デカップリング用キャパシタ）Ｃ５２及びインピーダンスＺｇを介して、直流バイアス用端子８２からゲート電圧Ｖｇ１が供給出来るように構成されている。第１のトランジスタＴｒ１のドレインには、直流と高周波を分離するためのバイパスキャパシタＣ５３及びインピーダンスＺｄを介して、直流バイアス用端子８４からドレイン電圧Ｖｄ１が供給出来るように構成されている。同様に、第２のトランジスタＴｒ２のゲートには、バイパスキャパシタＣ５５及びインピーダンスＺｇを介して、直流バイアス用端子８３からゲート電圧Ｖｇ２が供給され、第２のトランジスタＴｒ２のドレインには、バイパスキャパシタＣ５６及びインピーダンスＺｄを介して、直流バイアス用端子８５からドレイン電圧Ｖｄ２が供給出来るように構成されている。第２のトランジスタＴｒ２のソースは接地されている。こうして、ＲＦ入力端子８１から入力された高周波信号は、入力フィルタ１及び結合キャパシタＣ５１を通して第１のトランジスタＴｒ１に入力され、ここで増幅される。増幅された高周波信号は段間フィルタ２及び，結合キャパシタＣ５４を通して、第２のトランジスタＴｒ２に入力され、ここで増幅され、結合キャパシタＣ５７を通し、ＲＦ出力端子８６から外部に出力される。結合キャパシタＣ５７とＲＦ出力端子８６との間には、高周波伝送線路のインピーダンスを調整するためのインピーダンスＺｓのオープンスタブ９６が設けられている。又、図４中、Ｚ０１８，１９，２０は、配線等で構成されるインピーダンス成分を示している。
【００２４】
これらの第１のトランジスタＴｒ１、第２のトランジスタＴｒ２、整合回路、バイアス回路等を、半導体基板１１の上に集積化した場合の模式的な平面図が図５である。半導体基板１１上には、第１のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパターン７４ａ，７４ｂ，７４ｃが配置され、これらのグランドパターンの間に、信号線４１，４２，・・・・・，４６，４７，４８が挟まれて、ＣＰＷ（伝送線路）が構成されている。
【００２５】
図５において、第１のトランジスタＴｒ１及び第２のトランジスタＴｒ２は、例えば、半絶縁性ＧａＡｓ基板１１に形成したＨＥＭＴを用いることが可能である。即ち、能動素子として、第２のトランジスタＴｒ２に着目すれば、本発明の第１の実施の形態に係る高周波集積回路は、基板（半導体基板）１１；この半導体基板１１上に所定の距離離間し、対向配置された第１のグランドパターン７２ｂ，７２ｃ及び第２のグランドパターン７４ｂ，７４ｃ；半導体基板１１上において、第１グランドパターン７２ｃ及び第２のグランドパターン７４ｂに挟まれて配置された第１主電極（ソースオーミック電極）、第２主電極（ドレインオーミック電極）及び制御電極（ゲート電極）を有する能動素子（第２のトランジスタ）Ｔｒ２；半導体基板１１上において、第１のグランドパターン７２ｂ，７２ｃ及び第２のグランドパターン７４ｂに挟まれ、制御電極（ゲート電極）に接続して配置された入力側信号線４６；半導体基板１１上において、第１のグランドパターン７２ｃ及び第２のグランドパターン７４ｂ，７４ｃに挟まれて、第２電極（ドレインオーミック電極）に接続して配置された出力側信号線４７；第１のグランドパターン７２ｂ，７２ｃの間に挟まれ、一方の端部を入力側信号線４６に接続された入力側直流バイアス用スタブ配線９４；第２のグランドパターン７４ｂ，７４ｃに挟まれ、一方の端部を出力側信号線４７に接続された出力側直流バイアス用スタブ配線９５とから構成される。
【００２６】
又、能動素子として、第１のトランジスタＴｒ１に着目すれば、本発明の第１の実施の形態に係る高周波集積回路は、基板（半導体基板１１）１；この半導体基板１１上に所定の距離離間し、対向配置された第１のグランドパターン７２ａ，７２ｂ及び第２のグランドパターン７４ａ；半導体基板１１上において、第１グランドパターン７２ｂ及び第２のグランドパターン７４ａに挟まれて配置された第１主電極（ソースオーミック電極）、第２主電極（ドレインオーミック電極）及び制御電極（ゲート電極）を有する能動素子（第１のトランジスタ）Ｔｒ１；半導体基板１１上において、第１のグランドパターン７２ａ，７２ｂ及び第２のグランドパターン７４ａに挟まれ、制御電極（ゲート電極）に接続して配置された入力側信号線４３；半導体基板１１上において、第１のグランドパターン７２ｂ及び第２のグランドパターン７４ａ，７４ｂに挟まれて、第２電極（ドレインオーミック電極）に接続して配置された出力側信号線４４；第１のグランドパターン７２ａ，７２ｂに挟まれ、一方の端部を入力側信号線４３に接続された入力側直流バイアス用スタブ配線９２；第２のグランドパターン７４ａ，７４ｂに挟まれ、一方の端部を出力側信号線４４に接続された出力側直流バイアス用スタブ配線９３とから構成される。
【００２７】
図５及び４に示した結合キャパシタＣ５１，Ｃ５４及びＣ５７はＭＩＭキャパシタで構成されている。同様に、バイパスキャパシタＣ５２，Ｃ５３，Ｃ５５，Ｃ５６もＭＩＭキャパシタで構成されている。入力フィルタ１、結合キャパシタＣ５１，段間フィルタ２，Ｃ５４、Ｃ５７は同時に高周波伝送線路の素子としての機能も果たしている。
【００２８】
能動素子としての第１のトランジスタＴｒ１の入力側信号線４３にはＭＩＭキャパシタＣ５１を介して中間信号線４２が接続され、中間信号線４２には、入力フィルタ１を介して入力端信号線４１が接続され、入力端信号線４１はＲＦ入力端子８１が接続されている。この入力端信号線４１、入力フィルタ１、中間信号線４２及び入力側信号線４３の両側に一定距離をおいて第１のグランドパターン７２ａ，７２ｂ及び第２のグランドパターン７４ａが配置され、第１のトランジスタＴｒ１の第１のＣＰＷ（入力側ＣＰＷ）を構成している。第１のトランジスタＴｒ１のソースオーミック電極は、平面パターンとしてＴ字形状をなす第１のトランジスタＴｒ１のゲート電極引き出し部を挟んで、２つの領域に分けて配置されている。そして、この２つのソースオーミック電極は、それぞれ、第１のグランドパターン７２ｂ及び第２のグランドパターン７４ａに接続され、接地されている。
【００２９】
第１のトランジスタＴｒ１のドレインに接続された出力側信号線４４、段間フィルタ２、及び出力側信号線４５の両側に一定距離をおいて配置されている第１のグランドパターン７２ｂ及び第２のグランドパターン７４ａ，７４ｂとから、第１のトランジスタＴｒ１の第２のＣＰＷ（出力側ＣＰＷ）が構成されている。又、第２のトランジスタＴｒ２のゲートに接続された入力側信号線４６、及びこの入力側信号線４６の両側に一定距離をおいて配置されている第１のグランドパターン７２ｂ，７２ｃ及び第２のグランドパターン７４ｂとから、第２のトランジスタＴｒ２の第１のＣＰＷ（入力側ＣＰＷ）が構成されている。第１のトランジスタＴｒ１の第２のＣＰＷ（出力側ＣＰＷ）と、第２のトランジスタＴｒ２の第１のＣＰＷ（入力側ＣＰＷ）とにより、接続用ＣＰＷが構成されている。第１のトランジスタＴｒ１の出力側信号線４４と第２のトランジスタＴｒ２の入力側信号線４６との中間にはＭＩＭキャパシタＣ５４が挿入されている。
【００３０】
第２のトランジスタＴｒ２のソースオーミック電極は、平面パターンとしてＴ字形状をなす第２のトランジスタＴｒ２のゲート電極引き出し部を挟んで、２つの領域に分けて配置されている。そして、この２つのソースオーミック電極は、それぞれ、第１のグランドパターン７２ｃ及び第２のグランドパターン７４ｂに接続され、接地されている。
【００３１】
第２のトランジスタＴｒ２のドレインに接続された出力側信号線４７の両側には、一定距離をおいて第１のグランドパターン７２ｃ及び第２のグランドパターン７４ｂ，７４ｃが配置され、第２のトランジスタＴｒ２の第２のＣＰＷ（出力側ＣＰＷ）を構成している。更に、第２のトランジスタＴｒ２のドレインに接続された出力側信号線４７には、ＭＩＭキャパシタＣ５７を介して、出力端信号線４８が接続されている。出力端信号線４８にはＲＦ出力端子８６が接続されている。出力端信号線４８の両側にも、一定距離をおいて第１のグランドパターン２ｃ及び第２のグランドパターン７４ｃが配置され、ＣＰＷを構成している。
【００３２】
ＣＰＷを構成する信号線４１〜４８の幅は、２０μｍ程度に選べば良い。そして、これらの信号線４１〜４８の両側に約１５μｍの距離をおいて幅２５０乃至５００μｍ程度の第１のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパターン７４ａ，７４ｂ，７４ｃを配置すれば良い。信号線４１〜４８及び第１のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパターン７４ａ，７４ｂ，７４ｃは、厚さ０．１乃至３μｍの金（Ａｕ）薄膜で構成される。半導体基板１１が半絶縁性基板であれば、金（Ａｕ）薄膜は、この半絶縁性基板上に直接堆積しても構わない。半導体基板１１が導電性基板であれば、この導電性基板の上に、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）等の絶縁膜を堆積し、この絶縁膜上に、信号線４１〜４８及び第１のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパターン７４ａ，７４ｂ，７４ｃを構成する金（Ａｕ）薄膜を堆積すれば良い。
【００３３】
図５に示すように、第２のトランジスタＴｒ２のドレインに接続される出力側直流バイアス用スタブ配線９５は、ＭＩＭキャパシタＣ５６で高周波を短絡して、ドレイン電圧Ｖｄ２を供給するための直流バイアス用端子８５に接続されている。信号線９５と第２のグランドパターン７４ｂ，７４ｃとで、第２のトランジスタＴｒ２側の第２のＣＰＷが構成されている。第２のトランジスタＴｒ２のゲートに接続される入力側直流バイアス用スタブ配線９４は、ＭＩＭキャパシタＣ５高周波を短絡して、ゲート電圧Ｖｇ２を供給するための直流バイアス用端子８３に接続されている。入力側直流バイアス用スタブ配線９４は、信号線９４と第１のグランドパターン７２ｂ，７２ｃとで構成される第２のトランジスタＴｒ２側の第１のＣＰＷである。第１のトランジスタＴｒ１のドレインに接続される出力側直流バイアス用スタブ配線９３は、ＭＩＭキャパシタＣ５３で高周波を短絡して、ドレイン電圧Ｖｄ１を供給するための直流バイアス用端子８４に接続されている。出力側直流バイアス用スタブ配線９３も、信号線９３と第２のグランドパターン７４ａ，７４ｂとで構成される第１のトランジスタＴｒ１側の第２のＣＰＷである。第１のトランジスタＴｒ１のゲートに接続される入力側直流バイアス用スタブ配線９２は、ＭＩＭキャパシタＣ５２で高周波を短絡して、ゲート電圧Ｖｇ１を供給するための直流バイアス用端子８２に接続されている。又、入力側直流バイアス用スタブ配線９２は、信号線９２と第１のグランドパターン７２ａ，７２ｂで構成される第１のトランジスタＴｒ１側の第１のＣＰＷである。
【００３４】
更にＲＦ入力端子８１に接続されている中間信号線４１には、インピーダンス調整用スタブ配線としてのオープンスタブ配線９１が接続されている。インピーダンス調整用スタブ配線（オープンスタブ配線）９１も、信号線９１と第１メタル層７４ａとで構成されるＣＰＷである。ＭＩＭキャパシタＣ５１とオープンスタブ配線９１により第１のトランジスタＴｒ１の入力整合回路が構成されている。更にＲＦ出力端子８６に接続されている出力端信号線４８には、インピーダンス調整用スタブ配線としてのオープンスタブ配線９６が接続されている。インピーダンス調整用スタブ配線（オープンスタブ配線）９６も、信号線９６と第２メタル層７４ｃとで構成されるＣＰＷである。ＭＩＭキャパシタＣ５７とオープンスタブ配線９６により第２のトランジスタＴｒ２の出力整合回路が構成されている。又、ＣＰＷで構成される入力側直流バイアス用スタブ配線９２〜９５は、同時に、整合回路の一部の役割も果たしている。
【００３５】
そして、入力端信号線４１，中間信号線４２及び入力側信号線４３の上部には、図示を省略した薄膜誘電体層を介して、厚さ３μｍ、幅１０乃至５０μｍ程度の金（Ａｕ）メタルパターンを用いたブリッジ５３，５４，５６が、それぞれ設けられている。更に、同様に、出力側信号線４４，出力側信号線４５及び入力側信号線４６には、図示を省略した薄膜誘電体層を介して、ブリッジ５７，６０，６１が、出力側信号線４７及び出力端信号線４８には、ブリッジ６５，６７，７０が設けられている。ブリッジ５１〜７０は、ＣＰＷ上において、適当な間隔で信号線の上部を使用して構成されている。このブリッジ５１〜７０を介して、ＣＰＷの両側の第１のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパターン７４ａ，７４ｂ，７４ｃを互いに電気的に同電位にしている。図４中のインピーダンスＺ０１７〜２０はこれらのブリッジ部の同軸線路的特性インピーダンスをも含んだインピーダンスである。
【００３６】
本発明の第１の実施の形態に係わるＭＭＩＣ増幅器は、図５に示すような高周波フィルタを用いることにより、帯域内リプルを小さくすることが出来る。
【００３７】
本発明の第１の実施の形態の変形例に係わる高周波フィルタの上面図を図６（ａ）に示す。図６（ａ）のＡ−Ａ方向から見た断面図を図６（ｂ）に、図６（ａ）のＢ−Ｂ方向から見た断面図を図６（ｃ）にそれぞれ示す。更に、図６（ａ）のＣ−Ｃ方向から見た断面図を図６（ｄ）に、Ｄ−Ｄ方向から見た断面図を図６（ｅ）にそれぞれ示す。図６に示す構造が図１と異なる点は、第１のキャパシタ（容量性素子）Ｃ1、第２のキャパシタ（容量性素子）Ｃ2及び抵抗素子Ｒが、基板１１と並行な方向に抵抗素子Ｒの両側を、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が挟む配置で、隙間なく一体形成されていることである。図６（ｃ）に示すように、抵抗素子Ｒを構成する抵抗体１８の側面と第１のキャパシタ（容量性素子）Ｃ1の下部電極１５ａとの間にはギャップがあり、抵抗素子Ｒが下部電極１５ｂ短絡されないように配慮されている。同様に、抵抗体１８の側面と第２のキャパシタ（容量性素子）Ｃ2の下部電極１５ｂとの間にはギャップがあり、抵抗素子Ｒが下部電極１５ｂ短絡されないように配慮されている。この様な条件のもとで、抵抗体１８の側面と第１のキャパシタ（容量性素子）Ｃ1のキャパシタ絶縁膜１６ａとの間は密着し、抵抗体１８の側面と第２のキャパシタ（容量性素子）Ｃ2のキャパシタ絶縁膜１６ｂとの間も密着している。図６に示す構造を用いることにより、伝送線路の信号線幅とフィルタ形成部の幅の差を小さく出来、フィルタと伝送線路接続部の信号線幅の差に起因する不連続を小さく出来る。
【００３８】
（第２の実施の形態）
第２の実施の形態に係る高周波フィルタが、第１の実施の形態に係る高周波フィルタと異なる点は、キャパシタ（容量性素子）１つと抵抗素子Ｒ１つが、基板１１と垂直な方向に積層形成されていることである。
【００３９】
図７に示すように、本発明の第２の実施の形態に係る高周波フィルタは、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するＣＰＷ構造中に集積化されている。図７（ａ）に示すように、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの一部の幅が広く形成されており、幅が広く形成された信号線の部分に、高周波領域通過素子であるキャパシタ（容量性素子）Ｃが１つ形成され、このキャパシタＣの上部に低周波領域通過素子である抵抗素子Ｒが積層挿入され、基板１１に垂直な方向に並列接続されている構造である。この垂直な方向の並列接続構造においても、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線に関し、キャパシタ（容量性素子）Ｃ及び抵抗素子Ｒからなる高周波フィルタは、対称形を有している。ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの幅は、第１の実施の形態で述べたように、例えば２０μｍ程度であるが、高周波フィルタが形成されている部分の幅は、例えば２５μｍ〜３０μｍ程度に選ぶことが可能である。
【００４０】
図７（ａ）のＡ−Ａ方向から見た断面図を図７（ｂ）に、図７（ａ）のＢ−Ｂ方向から見た断面図を図７（ｃ）にそれぞれ示す。更に、図７（ａ）Ｄ−Ｄ方向から見た断面図を図７（ｄ）にそれぞれ示す。本発明の第２の実施の形態に係わる高周波フィルタに用いられる基板１１としては、第１の実施の形態と同様に、半導体基板、セラミックス基板、絶縁基板等が使用可能であるがここでは、基板１１として半導体基板を使用している。図７（ｃ）及び（ｄ）に示すように、キャパシタ（容量性素子）Ｃは、第２の信号線１２Ｒの端部を下部電極２１とし、ＣＰＷの第１の信号線１２Ｌの端部を上部電極２３とし、この下部電極２１と上部電極２３の間にキャパシタ絶縁膜２２を挟んだＭＩＭキャパシタ構造である。キャパシタ絶縁膜２２は、ＳｉＯ２膜、Ｓｉ３Ｎ４膜等の絶縁膜を用いれば良い。
【００４１】
一方、抵抗素子Ｒは、図７（ｄ）に示すように、上部電極２３の上部に形成されたＳｉＯ２膜、Ｓｉ３Ｎ４膜等の層間絶縁膜２４の上に、抵抗体１８が堆積され、第２の信号線１２Ｒの端部と接続配線２６Ｒで、第１の信号線１２Ｌの端部と接続配線２６Ｌで互いに接続されて構成されている。接続配線２６Ｒ及び２７Ｌは、Ａｕ薄膜、若しくはＡｌ薄膜等を用いて形成すれば良い。抵抗体１８の材料としては、第１の実施の形態と同様なＰｔ、Ｔａ2Ｎ、ＮｉＣｒ等が使用可能である。
【００４２】
図７に示すような、基板１１の表面に縦方向に集積化されたキャパシタ（容量性素子）Ｃ及び抵抗素子Ｒとから構成される高周波フィルタのフィルタの周波数特性を図８に示す。図８では、図１４に示した従来技術の周波数特性、図１に示す第１の実施の形態の周波数特性と比較して図２に示す。図２に示すように、遮断周波数ｆc以上の高周波領域で、第１の実施の形態に比して更に、通過損失が少ない高性能な高周波フィルタが可能になることが分かる。第２の実施の形態に係る高周波フィルタの積層構造を用いることにより、伝送線路の信号線幅とフィルタ形成部の幅の差をより一層小さく出来、フィルタと伝送線路接続部の信号線幅の差に起因する不連続を小さく出来るためである。
【００４３】
（第３の実施の形態）
本発明の高周波フィルタは、基板１１に形成又は配置される高周波数領域通過素子と、基板１１に形成又は配置される低周波数領域通過素子との合計数が、３より多い任意の数であっても良い。図９（ａ）は、本発明の第３の実施の形態に係る高周波フィルタの上面図である。第３の実施の形態に係わる高周波フィルタは、第１の実施の形態に係る高周波フィルタと異なり、フィルタを構成する素子として、キャパシタ（容量性素子）２つ、抵抗素子２つの合計４素子を用いている。
【００４４】
図９に示すように、本発明の第３の実施の形態に係る高周波フィルタは、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するＣＰＷ構造中に集積化されている。図９（ａ）に示すように、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの端部がそれぞれ４分岐されており、４つの分岐線の内、真中の２つの分岐線に、それぞれ低周波領域通過素子である第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2が挿入され、４つの分岐線の内、最下方の分岐線に高周波領域通過素子である第１のキャパシタ（容量性素子）Ｃ1が１つ挿入され、４つの分岐線の内、最上方の分岐線に他の高周波領域通過素子である第２のキャパシタ（容量性素子）Ｃ2が１つ挿入され、分岐部全体でＭＩＭキャパシタＣ1及びＣ2の２つと、抵抗素子Ｒ1及びＲ2の２つが、並列接続されている構造である。ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線に関し、第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2が上下対称に配置され、且つ第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が上下対称に配置されているので、本発明の第３の実施の形態に係る高周波フィルタは、ＣＰＷの中心線に関し対称形を有している。
【００４５】
図９（ａ）のＡ−Ａ方向から見た断面図を図９（ｂ）に、図９（ａ）のＢ−Ｂ方向から見た断面図を図９（ｃ）にそれぞれ示す。更に、図９（ａ）のＣ−Ｃ方向から見た断面図を図９（ｄ）に、Ｄ−Ｄ方向から見た断面図を図９（ｅ）にそれぞれ示す。本発明の第３の実施の形態に係わる基板１１としては、第１の実施の形態と同様に、半導体基板を使用し、この上に、厚さ０．１乃至２μｍのＡｕ薄膜、若しくはＡｌ薄膜等を用いて、ＣＰＷを構成している。
【００４６】
図９（ｃ）及び（ｄ）に示すように、第２のキャパシタ（容量性素子）Ｃ2は、ＣＰＷの第２の信号線１２Ｒの分岐線の端部を下部電極１５ａとし、ＣＰＷの第１の信号線１２Ｌの分岐線の端部を上部電極１７ａとし、この下部電極１５ａと上部電極１７ａの間にキャパシタ絶縁膜１６ａを挟んだＭＩＭキャパシタ構造である。キャパシタ絶縁膜１６ａは、ＳｉＯ２膜、Ｓｉ３Ｎ４膜等の絶縁膜を用いれば良い。図９（ｃ）に示すように、第１のキャパシタ（容量性素子）Ｃ1も、下部電極１５ｂと上部電極１７ｂとの間にキャパシタ絶縁膜１６ｂを挟んだＭＩＭキャパシタ構造である。
【００４７】
一方、第２の抵抗素子Ｒ2は、図９（ｅ）に示すように、ＣＰＷの第２の信号線１２Ｒの内側の一方の分岐線の端部と、対向する第１の信号線１２Ｌの分岐線の端部を互いに第２の抵抗体１８ｂで接続する構造である。図９（ｅ）に示す第２の抵抗体１８ｂの材料としては、第１の実施の形態と同様なＰｔ、Ｔａ2Ｎ、ＮｉＣｒ等が使用可能である。図９（ｅ）と同様な長手方向の断面図を省略しているが、第１の抵抗素子Ｒ1も同様に第１の抵抗体１８ａからなる構造であることは勿論である。図９（ｅ）に示すように、ＣＰＷの第２の信号線１２Ｒの内側の一方の分岐線の端部と抵抗体１８ａ及び１８ｂとの間には、一定のコンタクト抵抗が存在する。又、第１の信号線１２Ｌの分岐線の端部と抵抗体１８ａ及び１８ｂとの間には、一定のコンタクト抵抗が存在する。つまり、第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2は、プロセス条件によって決まるコンタクト抵抗を内在している。このため、プロセス条件によっては抵抗素子１つで構成した場合よりもより大きな抵抗値を得るのが容易になる。つまり、第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2の２つを用いると、プロセス条件を選ぶことにより、抵抗素子１つで構成した場合よりも小面積で同じ抵抗値を作ることが可能である。
【００４８】
（第４の実施の形態）
図１０に示すように、本発明の第４の実施の形態に係る高周波フィルタは、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するＣＰＷ構造中に集積化されている。図１０（ａ）に示すように、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの端部がそれぞれ３分岐されており、３つの分岐線の内、真中の分岐線に、高周波領域通過素子であるキャパシタ（容量性素子）Ｃが１つ挿入され、下方の分岐線に低周波領域通過素子である第１の抵抗素子Ｒ1が挿入され、上方の分岐線に他の低周波領域通過素子である第２の抵抗素子Ｒ2が挿入され、分岐部全体でキャパシタ（容量性素子）１つと、抵抗素子２つが、並列接続されている構造である。ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線に関し、第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2が上下対称に配置され、且つキャパシタ（容量性素子）Ｃが、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線上に配置されているので、本発明の第４の実施の形態に係る高周波フィルタは、ＣＰＷの中心線に関し対称形を有している。
【００４９】
図１０（ａ）のＡ−Ａ方向から見た断面図を図１０（ｂ）に、図１０（ａ）のＢ−Ｂ方向から見た断面図を図１０（ｃ）にそれぞれ示す。更に、図１０（ａ）のＣ−Ｃ方向から見た断面図を図１０（ｄ）に、Ｄ−Ｄ方向から見た断面図を図１０（ｅ）にそれぞれ示す。
【００５０】
第２の抵抗素子Ｒ2は、図１０（ｃ）及び（ｄ）に示すように、ＣＰＷの第２の信号線１２Ｒの上側の分岐線の端部と、これに対向する第１の信号線１２Ｌの分岐線の端部を互いに第２の抵抗体１８ｂで接続する構造である。図１０（ｄ）と同様な長手方向の断面図を省略しているが、図１０（ｃ）から明らかなように、第１の抵抗素子Ｒ1も同様に第１の抵抗体１８ａで接続するな構造であることは勿論である。
【００５１】
一方、図１０（ｃ）及び（ｅ）に示すように、キャパシタＣは、ＣＰＷの第２の信号線１２Ｒの中央の分岐線の端部を下部電極２１とし、ＣＰＷの第１の信号線１２Ｌの中央の分岐線の端部を上部電極２３とし、この下部電極２１と上部電極２３の間にキャパシタ絶縁膜２２を挟んだＭＩＭキャパシタ構造である。
【００５２】
遮断周波数ｆc以下の低周波領域では、低周波領域通過素子である第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2に電流が主に流れ、遮断周波数ｆc以上の中間周波領域では、高周波領域通過素子であるキャパシタＣに電流が主に流れ、高周波電流のエッジ効果が顕著になる高周波領域では、フィルタの両端に位置する素子である第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2へ電流が主に流れる、高周波用バンド・パス・フィルタが可能になる。
【００５３】
（第５の実施の形態）
本発明の第５の実施の形態に係る高周波フィルタが第１の実施の形態に係る高周波フィルタと異なる点は、キャパシタ（容量性素子）２つと非容量性素子としてのインダクタ（誘導性素子）１つでフィルタを構成していることである。即ち、図１１に示すように、本発明の第５の実施の形態に係る高周波フィルタは、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するＣＰＷ構造中に集積化されている。図１１（ａ）に示すように、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの端部がそれぞれ３分岐されており、３つの分岐線の内、真中の分岐線に、低周波領域通過素子であるインダクタ（誘導性素子）Ｌが挿入され、下方の分岐線に高周波領域通過素子である第１のキャパシタ（容量性素子）Ｃ1が１つ挿入され、上方の分岐線に他の高周波領域通過素子である第２のキャパシタ（容量性素子）Ｃ2が１つ挿入され、分岐部全体でキャパシタ（容量性素子）２つと、インダクタ（誘導性素子）１つが、並列接続されている構造である。ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線に関し、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が上下対称に配置され、且つインダクタ（誘導性素子）が、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線上に配置されているので、本発明の第５の実施の形態に係る高周波フィルタは、ＣＰＷの中心線に関し対称形を有している。
【００５４】
図１１（ａ）のＡ−Ａ方向から見た断面図を図１１（ｂ）に、図１１（ａ）のＢ−Ｂ方向から見た断面図を図１１（ｃ）にそれぞれ示す。第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2は、第１の実施の形態に係る高周波フィルタにおいて説明した構造と同様であるので、重複した説明を省略する。一方、非容量性素子としてのインダクタ（誘導性素子）Ｌは、第１の実施の形態に係る高周波フィルタの抵抗素子Ｒと実質的に同様な構造であり、ＣＰＷの第２の信号線１２Ｒの真中の分岐線の端部と、第１の信号線１２Ｌの真中の分岐線の端部を、インダクタＬの材料として、Ａｕ薄膜、若しくはＡｌ薄膜等の低抵抗性の金属材料で接続した構造である。図１１（ａ）においてはメアンダライン構造を示しているが、ストレートライン構造でも良く、実質的に第１の信号線１２Ｌ及び第２の信号線１２Ｒと同じ幅のラインであっても、インダクタ（誘導性素子）Ｌとして非容量性に機能しうることは理解出来るであろう。
【００５５】
図１１に示すように、低周波領域通過素子となる非容量性素子として、インダクタ（誘導性素子）を用いて、高周波フィルタを構成することも可能である。
【００５６】
（第６の実施の形態）
図１２に示すように、本発明の第６の実施の形態に係る高周波フィルタは、基板１１の裏面に設けられたグランドプレート３２と基板１１の表面に設けられた第１の信号線３１Ｌ及び第２の信号線３１Ｒとの間で構成するマイクロストリップ線路中に集積化されている。図１２（ａ）に示すように、マイクロストリップ線路の第１の信号線３１Ｌ及び第２の信号線３１Ｒの端部がそれぞれ３分岐されており、３つの分岐線の内、真中の分岐線に低周波領域通過素子である抵抗素子Ｒが挿入され、３つの分岐線の内、下方の分岐線に高周波領域通過素子である第１のキャパシタ（容量性素子）Ｃ1が１つ挿入され、３つの分岐線の内、上方の分岐線に他の高周波領域通過素子である第２のキャパシタ（容量性素子）Ｃ2が１つ挿入され、分岐部全体でキャパシタＣ1及びＣ2の２つと、抵抗素子Ｒの１つが、並列接続されている構造である。マイクロストリップ線路の第１の信号線３１Ｌ及び第２の信号線３１Ｒの中心線に関し、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が上下対称に配置され、抵抗素子Ｒは、中心線上にあるので、本発明の第６の実施の形態に係る高周波フィルタは、マイクロストリップ線路の中心線に関し対称形を有している。マイクロストリップ線路の第１の信号線３１Ｌ及び第２の信号線３１Ｒの幅は、例えば２０μｍ程度、３つの分岐線の幅は、それぞれ、例えば１０μｍ程度に選べば良い。
【００５７】
図１２（ａ）のＡ−Ａ方向から見た断面図を図１２（ｂ）に、図１２（ａ）のＢ−Ｂ方向から見た断面図を図１２（ｃ）にそれぞれ示す。本発明の第６の実施の形態に係わる高周波フィルタに用いられる基板１１としては、ＣＰＷの実施の形態と同様な半絶縁性半導体基板等が使用可能である。この基板１１上に、厚さ０．１乃至２μｍのＡｕ薄膜、若しくはＡｌ薄膜等の第１の信号線３１Ｌ及び第２の信号線３１Ｒを用いて、マイクロストリップ線路を構成している。
【００５８】
図１２（ｃ）に示すように、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2は、第１の実施の形態に係る高周波フィルタのＭＩＭキャパシタと同様であり、重複した説明を省略する。又、抵抗素子Ｒも、第１の実施の形態に係る高周波フィルタの抵抗素子Ｒと同様な抵抗体１８からなる構造であり、重複した説明を省略する
図１２に示すような、基板１１の表面に設けられたマイクロストリップ線路に集積化された２つのキャパシタＣ1及びＣ2と、１つの抵抗素子Ｒとから構成される高周波フィルタのフィルタの周波数特性は、図２と同様な、遮断周波数ｆc以上の高周波領域で、通過損失が少ない高性能な高周波フィルタが可能になる。
【００５９】
（第７の実施の形態）
図１３に示すように、本発明の第７の実施の形態に係る高周波フィルタは、基板１１と、基板１１の裏面に設けられた下部グランドプレート３２と、基板１１の表面に設けられた第１の信号線３１Ｌ及び第２の信号線３１Ｒと、第１の信号線３１Ｌ及び第２の信号線３１Ｒの表面に設けられた誘電体層３３と、誘電体層３３の表面に設けられた上部グランドプレート３４とで構成されるストリップ線路中に集積化されている。本発明の第７の実施の形態に係わる高周波フィルタに用いられる基板１１としては、ＣＰＷの実施の形態と同様な半絶縁性半導体基板等が使用可能である。この基板１１上に、厚さ０．１乃至２μｍのＡｕ薄膜、若しくはＡｌ薄膜等の第１の信号線３１Ｌ及び第２の信号線３１Ｒをパターニングし、更にその上に、酸化膜層、半絶縁性半導体層、或いはセラミックス層等の誘電体層３３を形成し、ストリップ線路を構成している。
【００６０】
図１３（ａ）に示すように、ストリップ線路の第１の信号線３１Ｌ及び第２の信号線３１Ｒの端部がそれぞれ３分岐されており、３つの分岐線の内、真中の分岐線に低周波領域通過素子である抵抗素子Ｒが挿入され、３つの分岐線の内、下方の分岐線に高周波領域通過素子である第１のキャパシタ（容量性素子）Ｃ1が１つ挿入され、３つの分岐線の内、上方の分岐線に他の高周波領域通過素子である第２のキャパシタ（容量性素子）Ｃ2が１つ挿入され、分岐部全体でＭＩＭキャパシタＣ1及びＣ2の２つと、抵抗素子Ｒの１つが、並列接続されている構造は、第１の実施の形態に係る高周波フィルタと同様である。ストリップ線路の第１の信号線３１Ｌ及び第２の信号線３１Ｒの中心線に関し、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が上下対称に配置され、抵抗素子Ｒは、中心線上にあるので、本発明の第７の実施の形態に係る高周波フィルタは、ストリップ線路の中心線に関し対称形を有している。図１３（ｃ）に示すように、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2は、第１の実施の形態に係る高周波フィルタのＭＩＭキャパシタと同様であり、重複した説明を省略する。又、抵抗素子Ｒも、第１の実施の形態に係る高周波フィルタの抵抗素子Ｒと同様な抵抗体１８からなる構造であり、重複した説明を省略する
図１３に示すような、ストリップ線路に集積化された２つのキャパシタＣ1及びＣ2と、１つの抵抗素子Ｒとから構成される高周波フィルタのフィルタの周波数特性も、図２と同様な、遮断周波数ｆc以上の高周波領域で、通過損失が少ない高性能な高周波フィルタが可能になる。
【００６１】
（他の実施の形態）
上記のように、本発明は第１乃至第７の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６２】
なお、本発明は上述した実施の形態に限定されるものではない。例えば、上述実施の形態では伝送線路としてＣＰＷ、マイクロストリップ線路及びストリップ線路について述べたが、本発明は、薄膜マイクロストリップ線路、逆薄膜マイクロストリップ線路等、他の伝送線路にも応用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施出来る。
【００６３】
又、既に述べた第１の実施の形態の説明においては、ＨＥＭＴを用いた高周波集積回路について例示的に述べてきたが、本発明はこの他どのような高周波能動素子を用いた高周波集積回路に関しても適用可能である。例えば、ＭＥＳＦＥＴや絶縁ゲート型ＦＥＴ等でもかまわない。又、ＨＢＴ等の縦形構造のバイポーラトランジスタやＳＩＴ等の高周波用トランジスタ全般にも応用可能である。又、ＧａＡｓ若しくはＩｎＰ等の化合物半導体基板１１に限定されるものではなく、シリコン（Ｓｉ）等の単元素半導体基板１１を用いた高周波集積回路に適用可能である。例えば、シリコン基板１１上に形成されたＭＯＳＦＥＴからなる高周波増幅回路に適用可能である。
【００６４】
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６５】
【発明の効果】
以上詳述したように本発明の高周波フィルタによれば、遮断周波数以上の高周波領域で、高周波領域通過素子と低周波領域通過素子との間の電流のアンバランスが抑制され、局所的な電流集中が低減される。
【００６６】
このため、本発明によれば、遮断周波数以上の領域での通過損失が少ない高性能な高周波フィルタ及びこれを用いた高周波集積回路を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図２】本発明の第１の実施の形態に係る高周波フィルタの周波数特性を説明するである。
【図３】図３（ａ）は、従来の高周波フィルタの電流密度分布を示す図で、図３（ｂ）は、第１の実施の形態に係る高周波フィルタの電流密度分布を示す図である。
【図４】本発明の第１の実施の形態に係る高周波集積回路の等価回路である。
【図５】本発明の第１の実施の形態に係る高周波集積回路の平面図である。
【図６】本発明の第１の実施の形態の変形例に係る高周波フィルタの構造を説明する模式図である。
【図７】本発明の第２の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図８】本発明の第２の実施の形態に係る高周波フィルタの周波数特性を説明するである。
【図９】本発明の第３の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図１０】本発明の第４の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図１１】本発明の第５の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図１２】本発明の第６の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図１３】本発明の第７の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図１４】従来の高周波フィルタの構造を説明する模式図である。
【符号の説明】
１ 入力フィルタ
２ 段間フィルタ
１１ 基板
１２Ｒ，１２Ｌ，３１Ｒ，３１Ｌ，４１〜４８ 信号線
１３ 第１グランドプレート
１４ 第２グランドプレート
１５ａ，１５ｂ，２１，２７ 下部電極
１６ａ，１６ｂ，２２，２８ キャパシタ絶縁膜
１７ａ，１７ｂ、２３，２９ 上部電極
１８，３０ 抵抗体
１８ａ 第１の抵抗体
１８ｂ 第２の抵抗体
２４ 層間絶縁膜
２６Ｒ，２７Ｌ 接続配線
３２ 下部グランドプレート
３３ 誘電体層
３４ 上部グランドプレート
５１〜７０ ブリッジ（インピーダンス成分）
７２ａ，７２ｂ，７２ｃ 第１グランドパターン
７４ａ，７４ｂ，７４ｃ 第２のグランドパターン
８１ ＲＦ入力端子
８２、８３，８４，８５ 直流バイアス用端子
８６ ＲＦ出力端子
９１，９６ インピーダンス調整用スタブ配線（オープンスタブ配線）
９２，９４ 入力側直流バイアス用スタブ配線
９３，９５ 出力側直流バイアス用スタブ配線
Ｃ，Ｃ0 キャパシタ（容量性素子）
Ｃ1 ，Ｃ１１，Ｃ２１ 第１のキャパシタ（容量性素子）
Ｃ2 ，Ｃ２１，Ｃ２２ 第２のキャパシタ（容量性素子）
Ｃ５１，Ｃ５４，Ｃ５７ 結合コンデンサ
Ｃ５２，Ｃ５３，Ｃ５５，Ｃ５６ バイパスコンデンサ
Ｌ インダクタ（誘導性素子：非容量性素子）
Ｒ，Ｒ0，Ｒ１１，Ｒ２１ 抵抗素子（非容量性素子）
Ｒ1 第１の抵抗素子（非容量性素子）
Ｒ2 第２の抵抗素子（非容量性素子）
Ｔｒ１ 第１のトランジスタ（第１の高周波能動素子）
Ｔｒ２ 第２のトランジスタ（第２の高周波能動素子）
【発明の属する技術分野】
本発明は、マイクロ波帯、ミリ波帯等の高周波集積回路に係わり、特にマイクロ波集積回路（ＭＩＣ）或いはモノリシックマイクロ波集積回路（ＭＭＩＣ）等の高周波集積回路に使用可能な高周波フィルタの構造に関する。
【０００２】
【従来の技術】
近年の情報通信分野における急速な需要の伸びにより、通信回線数を増やすことが急務となってきている。このため、従来あまり使用されていなかったマイクロ波・ミリ波帯を使用するシステムの実用化が急ピッチで進められている。高周波帯無線通信器のＲＦ部は一般的に発振器、シンセサイザ、変調器、電力増幅器、低雑音増幅器、復調器、アンテナで構成されている。通信器には、電気特性が優れていること、小形であることが望まれる。高周波回路部の小形化を考える場合、可能な限り必要な回路を集積して形成すること、即ち、ＭＩＣ化、或いは、ＭＭＩＣ化することが有効である。
【０００３】
回路のＭＭＩＣ化に関しては、半導体集積化技術の飛躍的な発展に伴って半導体基板上の回路の集積化が進み、１つの半導体基板内に形成される回路は、従来の単体能動素子から機器の１つの回路機能を果たす機能回路ブロックへ、更には、複数の機能回路ブロックへと集積化度が高くなってきている。ＭＩＣ或いはＭＭＩＣには、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、ショットキーゲート型電界効果トランジスタ（ＭＥＳＦＥＴ）等の能動素子と、キャパシタ（Ｃ）、インダクタ（Ｌ）、抵抗（Ｒ）等の受動素子、及び線路等が形成されている。
【０００４】
ＭＭＩＣ等の高周波回路を構成する際には、所望周波数の信号を伝達し、所望以外の不要な帯域の信号を除去する目的で、しばしばフィルタが使用される。ＲＦ回路の場合には、特にＩＦ回路に不要な信号が入らない様にするため、高周波通過フィルタが用いられることが多い。
【０００５】
従来のＭＭＩＣに集積化されている高周波フィルタの上面図を図１４に示す。図１４（ａ）のＡ−Ａ方向から見た断面図を図１４（ｂ）に、図１４（ａ）のＢ−Ｂ方向から見た断面図を図１４（ｃ）にそれぞれ示す。図１４は、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するコプレーナ線路（ＣＰＷ）構造を持つ基板１１に、高周波フィルタを構成したものである。図１４に示すように、従来は、基板１１にキャパシタ素子（容量性素子）Ｃ0が１つと非容量性素子である抵抗素子Ｒ0が１つからなる合計２素子を並列接続する構成を持つ高周波フィルタが用いられていた。図１４（ａ）に示すように、第１の信号線１２Ｌ及び第２の信号線１２Ｒの一部が２分岐されており、４つの分岐線の内、下方の分岐線に高周波領域通過素子であるキャパシタＣ0が１つ挿入され、上方の分岐線に低周波領域通過素子である抵抗素子（非容量性素子）Ｒ0が１つ挿入され、分岐部全体でキャパシタＣ0１つと、抵抗素子（非容量性素子）Ｒ0１つが並列接続されている構造である。図１４（ｃ）に示すように、キャパシタＣ0は、ＣＰＷの第２の信号線１２Ｒの下方の分岐線の端部を下部電極２７とし、ＣＰＷの第１の信号線１２Ｌの下方の分岐線の端部を上部電極２９とし、この下部電極２７と上部電極２９の間にキャパシタ絶縁膜２８を挟んだＭＩＭキャパシタ構造である。一方、抵抗素子Ｒ0は、ＣＰＷの第２の信号線１２Ｒの上方の分岐線の端部と、第１の信号線１２Ｌの上方の分岐線の端部を互いに抵抗体３０で接続する構造である。図示を省略しているが、或いは、基板１１にキャパシタ素子（容量性素子）１つとインダクタ素子（誘導性素子）１つからなる合計２素子を並列接続する構成を持つ高周波フィルタが用いられている場合もある。
【０００６】
【発明が解決しようとする課題】
図１４に示すような従来の高周波フィルタの場合には、遮断周波数以上の高周波領域においても、高周波電流のエッジ効果により、図３（ａ）に示すように、並列接続されたフィルタを一塊と見た場合の両端に非対称に電流が集中して流れる。図３（ａ）では、抵抗領域側に電流が流れ易く、キャパシタ領域側の端部に、抵抗領域側の端部よりも大きな電流が流れることが示されている。基板にキャパシタ素子（容量性素子）１つとインダクタ素子（誘導性素子）１つからなる合計２素子を並列接続する構成を持つ高周波フィルタでも、インダクタに電流が流れ、キャパシタ領域側の端部に、インダクタ領域側の端部よりも大きな電流が流れる。図３（ａ）に示すような非対称な電流集中が発生すると、通過損失が大きくなる。
【０００７】
本発明は上記事情を考慮してなされたもので、その目的とするところは、非対称な電流集中を抑制出来る高周波フィルタを提供することにある。
【０００８】
本発明の他の目的は、かかる高性能な高周波フィルタを用いた高周波集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明の第１の特徴は、基板の表面に設けられた信号線を用いた高周波伝送線路の途中に挿入され、容量性素子と非容量性素子とを、高周波伝送線路の信号伝搬方向と同方向に配置される形で並列接続したフィルタであって、基板の表面に平行方向に沿って信号線の中心線の延長線を含んで配置された非容量性素子と、基板の表面に平行方向に沿って非容量性素子の両側に配置された複数の容量性素子とを備え、複数の容量性素子の配置がなす幾何学的構造が、信号伝搬方向に垂直な面内において、非容量性素子に関して対称であることを特徴とする高周波フィルタであることを要旨とする。ここで、「非容量性素子」とは、抵抗素子やインダクタ（誘導性素子）等が該当する。フィルタを構成するインピーダンス素子の内、遮断周波数ｆc以下の低周波数領域で、抵抗素子やインダクタ（誘導性素子）等の非容量性素子は、低インピーダンスとなり、「低周波領域通過素子」として機能する。一方、フィルタを構成するインピーダンス素子の内、キャパシタ（容量性素子）は、遮断周波数ｆc以上の高周波数領域で低インピーダンスとなり、「高周波領域通過素子」として機能する。「高周波伝送線路」としては、高周波用分布定数線路の内、マイクロストリップ線路、ＣＰＷ、ストリップ線路等の平面回路用伝送線路が好適である。
【００１０】
本発明の第１の特徴に係る高周波フィルタによれば、複数の容量性素子の配置がなす幾何学的構造が、信号伝搬方向に垂直な面内において、非容量性素子に関して対称であるので、キャパシタ（容量性素子）である両側の高周波領域通過素子側に対称の分布で電流が集中して流れ、抵抗素子や誘導性素子等の低周波領域通過素子に電流が流れないため、非対称な電流集中の発生を抑制出来る。即ち、幾何学的構造の対称性により、電流密度分布も対称性を有するので、不均一な電流集中が抑制出来る。このため、特に、フィルタの遮断周波数ｆc以上の高周波領域で、通過損失が少ない高性能な高周波フィルタが可能になる。
【００１１】
例えば、本発明の第１の特徴に係る高周波フィルタにおいて、容量性素子と非容量性素子を基板の表面に平行方向に配列した、幾何学的対称性を得れば良い。
【００１２】
容量性素子と非容量性素子を基板の表面に平行方向に配列するには、例えば、信号線の一部を、高周波フィルタを構成する高周波領域通過素子及び低周波領域通過素子の合計数に分岐して、それぞれ並列接続すれば良い。具体的には、容量性素子を内側に、複数の非容量性素子を外側に対称的に配置した幾何学的対称性とすれば良い。このようにすれば、遮断周波数ｆ c 以下の低周波領域では、低周波領域通過素子である非容量性素子に電流が主に流れ、遮断周波数ｆ c 以上の中間周波領域では、高周波領域通過素子であるキャパシタ（容量性素子）に電流が主に流れ、高周波電流のエッジ効果が顕著になる高周波領域では、フィルタの両端に位置する素子である非容量性素子に電流が主に流れる高周波用バンド・パス・フィルタが可能になる。
【００１３】
又、逆に、容量性素子を内側に、複数の非容量性素子を外側に対称的に配置した幾何学的対称性の場合は、遮断周波数ｆc以下の低周波領域では、低周波領域通過素子である非容量性素子に電流が主に流れ、遮断周波数ｆc以上の中間周波領域では、高周波領域通過素子であるキャパシタ（容量性素子）に電流が主に流れ、高周波電流のエッジ効果が顕著になる高周波領域では、フィルタの両端に位置する素子である非容量性素子に電流が主に流れる高周波用バンド・パス・フィルタが可能になる。
【００１５】
本発明の第２の特徴は、（イ）基板；（ロ）この基板の表面に設けられた高周波伝送線路を構成する第１の信号線；（ハ）この第１の信号線に接続され、容量性素子と非容量性素子とを、第１の信号線の信号伝搬方向と同方向に配置される形で並列接続したフィルタ；（ニ）このフィルタに接続され、高周波伝送線路を構成する第２の信号線；（ホ）この第２の信号線を通過する高周波信号が入力端子に入力される高周波能動素子とを備えた高周波集積回路に関する。ここで、フィルタが、基板の表面に平行方向に沿って第１及び第２の信号線の中心線の延長線を含んで配置された非容量性素子と、基板の表面に平行方向に沿って非容量性素子の両側に配置された複数の容量性素子とを備え、複数の容量性素子の配置がなす幾何学的構造が信号伝搬方向に垂直な面内において、非容量性素子に関して対称である高周波集積回路であることが、本発明の第２の特徴の要旨である。即ち、本発明の第２の特徴は、本発明の第１の特徴に係る高周波フィルタを入力整合回路や段間整合回路の一部として用いた高周波集積回路である。第１の特徴で述べたように、遮断周波数以上の高周波領域での通過損失が少ない高性能な高周波フィルタが可能になるので、帯域内リプルが小さい、高周波特性の優れた高周波集積回路を提供することが出来る。
【００１６】
本発明の第２の特徴に係る高周波集積回路に用いる第１の高周波能動素子として、マイクロ波帯で動作するＨＥＭＴ、ＨＢＴ、ＭＥＳＦＥＴ、絶縁ゲート型ＦＥＴ、静電誘導トランジスタ（ＳＩＴ）等種々の半導体能動素子が使用出来る。本発明の第２の特徴に係る高周波集積回路において、第１及び第２の高周波能動素子は同一の半導体チップにモノリシックに集積化されていても良く、それぞれ独立した半導体チップに搭載されていても構わない。
【００１７】
【発明の実施の形態】
次に、図面を参照して、本発明の第１乃至第７の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１８】
（第１の実施の形態）
図１に示すように、本発明の第１の実施の形態に係る高周波フィルタは、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するコプレーナ線路（ＣＰＷ）構造中に集積化されている。ここでは、仮に、第１の信号線１２Ｌから第２の信号線１２Ｒの方向に信号が伝搬していると仮定する。図１（ａ）に示すように、第１の信号線１２Ｌ及び第２の信号線１２Ｒの端部がそれぞれ３分岐されており、３つの分岐線の内、真中の分岐線に低周波領域通過素子（非容量性素子）である抵抗素子Ｒが挿入され、３つの分岐線の内、下方の分岐線に高周波領域通過素子である第１のキャパシタ（容量性素子）Ｃ1が１つ挿入され、３つの分岐線の内、上方の分岐線に他の高周波領域通過素子である第２のキャパシタ（容量性素子）Ｃ2が１つ挿入されている。この結果、分岐部全体でキャパシタ（容量性素子）Ｃ1及びＣ2の２つと、抵抗素子（非容量性素子）Ｒの１つが、並列接続されている構造である。
【００１９】
第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線に関し、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が上下対称に配置され、抵抗素子Ｒは、中心線上にあるので、本発明の第１の実施の形態に係る高周波フィルタは、ＣＰＷの信号線の中心線に関し対称形を有している。即ち、高周波伝送線路の信号伝搬方向に沿って並列接続した幾何学的構造が、図１（ｃ）に示す信号伝搬方向に垂直な面内において、第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線を通り且つ基板１１に垂直な方向に関して対称である。第１の信号線１２Ｌ及び第２の信号線１２Ｒの幅は、例えば２０μｍ程度、３つの分岐線の幅は、それぞれ、例えば１０μｍ程度に選べば良い。又、第１グランドプレート１３及び第２グランドプレート１４と第１の信号線１２Ｌ及び第２の信号線１２Ｒとの間隔は、例えば１５μｍ程度に設計すれば良い。
【００２０】
図１（ａ）のＡ−Ａ方向から見た断面図を図１（ｂ）に、図１（ａ）のＢ−Ｂ方向から見た断面図を図１（ｃ）にそれぞれ示す。更に、図１（ａ）のＣ−Ｃ方向から見た断面図を図１（ｄ）に、Ｄ−Ｄ方向から見た断面図を図１（ｅ）にそれぞれ示す。本発明の第１の実施の形態に係わる高周波フィルタに用いられる基板１１としては、シリコン（Ｓｉ）、砒化ガリウム（ＧａＡｓ）若しくはインジウム燐（ＩｎＰ）等の半絶縁性半導体基板、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、ベリリア（ＢｅＯ）等のセラミックス基板、樹脂基板等の絶縁基板１１等が使用可能である。樹脂基板としては、ガラス繊維（ｅ−ガラス）で強化したエポキシ樹脂基板等が使用可能である。このガラス繊維とエポキシ樹脂との複合基板としては、ＡＮＳＩの定めるＦＲ−４グレードの基板１１が代表的である。但し、本発明の第１の実施の形態に係る高周波フィルタでは基板１１として半導体基板を使用し、この上に、厚さ０．１乃至２μｍの金（Ａｕ）薄膜、若しくはアルミニウム（Ａｌ）薄膜等を用いて、ＣＰＷを構成している。
【００２１】
図１（ｃ）及び（ｄ）に示すように、第２のキャパシタ（容量性素子）Ｃ2は、ＣＰＷの第２の信号線１２Ｒの分岐線の端部を下部電極１５ｂし、ＣＰＷの第１の信号線１２Ｌの分岐線の端部を上部電極１７ｂとし、この下部電極１５ｂと上部電極１７ｂの間にキャパシタ絶縁膜１６ｂを挟んだＭＩＭキャパシタ構造である。キャパシタ絶縁膜１６ｂは、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）等の絶縁膜を用いれば良い。図１（ｃ）に示すように、第１のキャパシタ（容量性素子）Ｃ1も、下部電極１５ａと上部電極１７ａとの間にキャパシタ絶縁膜１６ａを挟んだＭＩＭキャパシタ構造である。一方、抵抗素子Ｒは、図１（ｅ）に示すように、ＣＰＷの第２の信号線１２Ｒの真中の分岐線の端部と、第１の信号線１２Ｌの真中の分岐線の端部を互いに抵抗体１８で接続する構造である。図１（ｅ）に示す抵抗体１８の材料としては、プラチナ（Ｐｔ）、窒化タンタル（Ｔａ2Ｎ）、ニクロム（ＮｉＣｒ）等が使用可能である。本発明の第１の実施の形態に係る高周波フィルタにおいては、２０〜３０ＧＨｚの準ミリ波帯の増幅器向けに、Ｒ＝１５Ω、Ｃ1＝Ｃ2＝０．５ｐＦとしてフィルタを構成している。
【００２２】
図１に示すような、基板１１の表面に設けられたＣＰＷに集積化された２つのキャパシタ（容量性素子）Ｃ1及びＣ2と、１つの抵抗素子Ｒとから構成される高周波フィルタのフィルタの周波数特性を図１４に示した従来技術の周波数特性と比較して図２に示す。図２に示すように、遮断周波数ｆc以上の高周波領域で、通過損失が少ない高性能な高周波フィルタが可能になることが分かる。これは、図３（ｂ）に示すように、キャパシタ（容量性素子）Ｃである高周波領域通過素子に電流が流れ易く、抵抗素子Ｒである低周波領域通過素子に電流が流れ難くなり、電流集中が軽減されてためである。図３（ｂ）は、２つのキャパシタ（容量性素子）Ｃ1及びＣ2と、１つの抵抗素子Ｒとから構成される高周波フィルタのフィルタの信号伝搬方向に垂直な断面方向の遮断周波数以上の高周波領域における電流密度分布であり、図３（ａ）に示される従来技術の電流密度分布に比して、対称性が改善され、低周波領域通過素子への電流集中が軽減されていることが分かる。
【００２３】
図４の等価回路に示すように、本発明の第１の実施の形態に係る高周波集積回路は、半導体基板１１上に、第１のトランジスタ（第１の高周波能動素子）Ｔｒ１と第２のトランジスタ（第２の高周波能動素子）Ｔｒ２とを有する２段構成の高周波増幅器が集積化されたＭＭＩＣである。本発明の第１の実施の形態に係わるＭＭＩＣ増幅器は、ＭＩＭキャパシタ素子２つと抵抗素子１つで構成される高周波フィルタを２つ用いている。その位置は、１つが入力整合回路部であり、もう１つが段間整合回路部である。具体的には、図４の等価回路に示すように、ＲＦ入力端子８１からＲＦ出力端子８６の間に、入力フィルタ１，結合キャパシタＣ５１、第１のトランジスタＴｒ１、段間フィルタ２、結合キャパシタＣ５４，第２のトランジスタＴｒ２、結合キャパシタＣ５７の経路で、高周波伝送線路が構成されている。入力整合回路部に設けられた入力フィルタ１は、第１のキャパシタＣ１１、第２のキャパシタＣ１２，抵抗素子Ｒ１１からなる対称並列回路である。段間整合回路部に設けられた段間フィルタ２は、第１のキャパシタＣ２１、第２のキャパシタＣ２２，抵抗素子Ｒ２１からなる対称並列回路である。そして、ＲＦ信号がＲＦ入力端子８１から入力され、この高周波伝送線路を伝達し、ＲＦ出力端子８６から出力される。入力フィルタ１とＲＦ入力端子８１との間には、高周波伝送線路のインピーダンスを調整するためのインピーダンスＺｓのオープンスタブ９１が設けられ、入力整合回路を構成している。第１のトランジスタＴｒ１のソースは接地され、ゲートには、直流と高周波を分離するためのバイパスキャパシタ（デカップリング用キャパシタ）Ｃ５２及びインピーダンスＺｇを介して、直流バイアス用端子８２からゲート電圧Ｖｇ１が供給出来るように構成されている。第１のトランジスタＴｒ１のドレインには、直流と高周波を分離するためのバイパスキャパシタＣ５３及びインピーダンスＺｄを介して、直流バイアス用端子８４からドレイン電圧Ｖｄ１が供給出来るように構成されている。同様に、第２のトランジスタＴｒ２のゲートには、バイパスキャパシタＣ５５及びインピーダンスＺｇを介して、直流バイアス用端子８３からゲート電圧Ｖｇ２が供給され、第２のトランジスタＴｒ２のドレインには、バイパスキャパシタＣ５６及びインピーダンスＺｄを介して、直流バイアス用端子８５からドレイン電圧Ｖｄ２が供給出来るように構成されている。第２のトランジスタＴｒ２のソースは接地されている。こうして、ＲＦ入力端子８１から入力された高周波信号は、入力フィルタ１及び結合キャパシタＣ５１を通して第１のトランジスタＴｒ１に入力され、ここで増幅される。増幅された高周波信号は段間フィルタ２及び，結合キャパシタＣ５４を通して、第２のトランジスタＴｒ２に入力され、ここで増幅され、結合キャパシタＣ５７を通し、ＲＦ出力端子８６から外部に出力される。結合キャパシタＣ５７とＲＦ出力端子８６との間には、高周波伝送線路のインピーダンスを調整するためのインピーダンスＺｓのオープンスタブ９６が設けられている。又、図４中、Ｚ０１８，１９，２０は、配線等で構成されるインピーダンス成分を示している。
【００２４】
これらの第１のトランジスタＴｒ１、第２のトランジスタＴｒ２、整合回路、バイアス回路等を、半導体基板１１の上に集積化した場合の模式的な平面図が図５である。半導体基板１１上には、第１のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパターン７４ａ，７４ｂ，７４ｃが配置され、これらのグランドパターンの間に、信号線４１，４２，・・・・・，４６，４７，４８が挟まれて、ＣＰＷ（伝送線路）が構成されている。
【００２５】
図５において、第１のトランジスタＴｒ１及び第２のトランジスタＴｒ２は、例えば、半絶縁性ＧａＡｓ基板１１に形成したＨＥＭＴを用いることが可能である。即ち、能動素子として、第２のトランジスタＴｒ２に着目すれば、本発明の第１の実施の形態に係る高周波集積回路は、基板（半導体基板）１１；この半導体基板１１上に所定の距離離間し、対向配置された第１のグランドパターン７２ｂ，７２ｃ及び第２のグランドパターン７４ｂ，７４ｃ；半導体基板１１上において、第１グランドパターン７２ｃ及び第２のグランドパターン７４ｂに挟まれて配置された第１主電極（ソースオーミック電極）、第２主電極（ドレインオーミック電極）及び制御電極（ゲート電極）を有する能動素子（第２のトランジスタ）Ｔｒ２；半導体基板１１上において、第１のグランドパターン７２ｂ，７２ｃ及び第２のグランドパターン７４ｂに挟まれ、制御電極（ゲート電極）に接続して配置された入力側信号線４６；半導体基板１１上において、第１のグランドパターン７２ｃ及び第２のグランドパターン７４ｂ，７４ｃに挟まれて、第２電極（ドレインオーミック電極）に接続して配置された出力側信号線４７；第１のグランドパターン７２ｂ，７２ｃの間に挟まれ、一方の端部を入力側信号線４６に接続された入力側直流バイアス用スタブ配線９４；第２のグランドパターン７４ｂ，７４ｃに挟まれ、一方の端部を出力側信号線４７に接続された出力側直流バイアス用スタブ配線９５とから構成される。
【００２６】
又、能動素子として、第１のトランジスタＴｒ１に着目すれば、本発明の第１の実施の形態に係る高周波集積回路は、基板（半導体基板１１）１；この半導体基板１１上に所定の距離離間し、対向配置された第１のグランドパターン７２ａ，７２ｂ及び第２のグランドパターン７４ａ；半導体基板１１上において、第１グランドパターン７２ｂ及び第２のグランドパターン７４ａに挟まれて配置された第１主電極（ソースオーミック電極）、第２主電極（ドレインオーミック電極）及び制御電極（ゲート電極）を有する能動素子（第１のトランジスタ）Ｔｒ１；半導体基板１１上において、第１のグランドパターン７２ａ，７２ｂ及び第２のグランドパターン７４ａに挟まれ、制御電極（ゲート電極）に接続して配置された入力側信号線４３；半導体基板１１上において、第１のグランドパターン７２ｂ及び第２のグランドパターン７４ａ，７４ｂに挟まれて、第２電極（ドレインオーミック電極）に接続して配置された出力側信号線４４；第１のグランドパターン７２ａ，７２ｂに挟まれ、一方の端部を入力側信号線４３に接続された入力側直流バイアス用スタブ配線９２；第２のグランドパターン７４ａ，７４ｂに挟まれ、一方の端部を出力側信号線４４に接続された出力側直流バイアス用スタブ配線９３とから構成される。
【００２７】
図５及び４に示した結合キャパシタＣ５１，Ｃ５４及びＣ５７はＭＩＭキャパシタで構成されている。同様に、バイパスキャパシタＣ５２，Ｃ５３，Ｃ５５，Ｃ５６もＭＩＭキャパシタで構成されている。入力フィルタ１、結合キャパシタＣ５１，段間フィルタ２，Ｃ５４、Ｃ５７は同時に高周波伝送線路の素子としての機能も果たしている。
【００２８】
能動素子としての第１のトランジスタＴｒ１の入力側信号線４３にはＭＩＭキャパシタＣ５１を介して中間信号線４２が接続され、中間信号線４２には、入力フィルタ１を介して入力端信号線４１が接続され、入力端信号線４１はＲＦ入力端子８１が接続されている。この入力端信号線４１、入力フィルタ１、中間信号線４２及び入力側信号線４３の両側に一定距離をおいて第１のグランドパターン７２ａ，７２ｂ及び第２のグランドパターン７４ａが配置され、第１のトランジスタＴｒ１の第１のＣＰＷ（入力側ＣＰＷ）を構成している。第１のトランジスタＴｒ１のソースオーミック電極は、平面パターンとしてＴ字形状をなす第１のトランジスタＴｒ１のゲート電極引き出し部を挟んで、２つの領域に分けて配置されている。そして、この２つのソースオーミック電極は、それぞれ、第１のグランドパターン７２ｂ及び第２のグランドパターン７４ａに接続され、接地されている。
【００２９】
第１のトランジスタＴｒ１のドレインに接続された出力側信号線４４、段間フィルタ２、及び出力側信号線４５の両側に一定距離をおいて配置されている第１のグランドパターン７２ｂ及び第２のグランドパターン７４ａ，７４ｂとから、第１のトランジスタＴｒ１の第２のＣＰＷ（出力側ＣＰＷ）が構成されている。又、第２のトランジスタＴｒ２のゲートに接続された入力側信号線４６、及びこの入力側信号線４６の両側に一定距離をおいて配置されている第１のグランドパターン７２ｂ，７２ｃ及び第２のグランドパターン７４ｂとから、第２のトランジスタＴｒ２の第１のＣＰＷ（入力側ＣＰＷ）が構成されている。第１のトランジスタＴｒ１の第２のＣＰＷ（出力側ＣＰＷ）と、第２のトランジスタＴｒ２の第１のＣＰＷ（入力側ＣＰＷ）とにより、接続用ＣＰＷが構成されている。第１のトランジスタＴｒ１の出力側信号線４４と第２のトランジスタＴｒ２の入力側信号線４６との中間にはＭＩＭキャパシタＣ５４が挿入されている。
【００３０】
第２のトランジスタＴｒ２のソースオーミック電極は、平面パターンとしてＴ字形状をなす第２のトランジスタＴｒ２のゲート電極引き出し部を挟んで、２つの領域に分けて配置されている。そして、この２つのソースオーミック電極は、それぞれ、第１のグランドパターン７２ｃ及び第２のグランドパターン７４ｂに接続され、接地されている。
【００３１】
第２のトランジスタＴｒ２のドレインに接続された出力側信号線４７の両側には、一定距離をおいて第１のグランドパターン７２ｃ及び第２のグランドパターン７４ｂ，７４ｃが配置され、第２のトランジスタＴｒ２の第２のＣＰＷ（出力側ＣＰＷ）を構成している。更に、第２のトランジスタＴｒ２のドレインに接続された出力側信号線４７には、ＭＩＭキャパシタＣ５７を介して、出力端信号線４８が接続されている。出力端信号線４８にはＲＦ出力端子８６が接続されている。出力端信号線４８の両側にも、一定距離をおいて第１のグランドパターン２ｃ及び第２のグランドパターン７４ｃが配置され、ＣＰＷを構成している。
【００３２】
ＣＰＷを構成する信号線４１〜４８の幅は、２０μｍ程度に選べば良い。そして、これらの信号線４１〜４８の両側に約１５μｍの距離をおいて幅２５０乃至５００μｍ程度の第１のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパターン７４ａ，７４ｂ，７４ｃを配置すれば良い。信号線４１〜４８及び第１のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパターン７４ａ，７４ｂ，７４ｃは、厚さ０．１乃至３μｍの金（Ａｕ）薄膜で構成される。半導体基板１１が半絶縁性基板であれば、金（Ａｕ）薄膜は、この半絶縁性基板上に直接堆積しても構わない。半導体基板１１が導電性基板であれば、この導電性基板の上に、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）等の絶縁膜を堆積し、この絶縁膜上に、信号線４１〜４８及び第１のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパターン７４ａ，７４ｂ，７４ｃを構成する金（Ａｕ）薄膜を堆積すれば良い。
【００３３】
図５に示すように、第２のトランジスタＴｒ２のドレインに接続される出力側直流バイアス用スタブ配線９５は、ＭＩＭキャパシタＣ５６で高周波を短絡して、ドレイン電圧Ｖｄ２を供給するための直流バイアス用端子８５に接続されている。信号線９５と第２のグランドパターン７４ｂ，７４ｃとで、第２のトランジスタＴｒ２側の第２のＣＰＷが構成されている。第２のトランジスタＴｒ２のゲートに接続される入力側直流バイアス用スタブ配線９４は、ＭＩＭキャパシタＣ５高周波を短絡して、ゲート電圧Ｖｇ２を供給するための直流バイアス用端子８３に接続されている。入力側直流バイアス用スタブ配線９４は、信号線９４と第１のグランドパターン７２ｂ，７２ｃとで構成される第２のトランジスタＴｒ２側の第１のＣＰＷである。第１のトランジスタＴｒ１のドレインに接続される出力側直流バイアス用スタブ配線９３は、ＭＩＭキャパシタＣ５３で高周波を短絡して、ドレイン電圧Ｖｄ１を供給するための直流バイアス用端子８４に接続されている。出力側直流バイアス用スタブ配線９３も、信号線９３と第２のグランドパターン７４ａ，７４ｂとで構成される第１のトランジスタＴｒ１側の第２のＣＰＷである。第１のトランジスタＴｒ１のゲートに接続される入力側直流バイアス用スタブ配線９２は、ＭＩＭキャパシタＣ５２で高周波を短絡して、ゲート電圧Ｖｇ１を供給するための直流バイアス用端子８２に接続されている。又、入力側直流バイアス用スタブ配線９２は、信号線９２と第１のグランドパターン７２ａ，７２ｂで構成される第１のトランジスタＴｒ１側の第１のＣＰＷである。
【００３４】
更にＲＦ入力端子８１に接続されている中間信号線４１には、インピーダンス調整用スタブ配線としてのオープンスタブ配線９１が接続されている。インピーダンス調整用スタブ配線（オープンスタブ配線）９１も、信号線９１と第１メタル層７４ａとで構成されるＣＰＷである。ＭＩＭキャパシタＣ５１とオープンスタブ配線９１により第１のトランジスタＴｒ１の入力整合回路が構成されている。更にＲＦ出力端子８６に接続されている出力端信号線４８には、インピーダンス調整用スタブ配線としてのオープンスタブ配線９６が接続されている。インピーダンス調整用スタブ配線（オープンスタブ配線）９６も、信号線９６と第２メタル層７４ｃとで構成されるＣＰＷである。ＭＩＭキャパシタＣ５７とオープンスタブ配線９６により第２のトランジスタＴｒ２の出力整合回路が構成されている。又、ＣＰＷで構成される入力側直流バイアス用スタブ配線９２〜９５は、同時に、整合回路の一部の役割も果たしている。
【００３５】
そして、入力端信号線４１，中間信号線４２及び入力側信号線４３の上部には、図示を省略した薄膜誘電体層を介して、厚さ３μｍ、幅１０乃至５０μｍ程度の金（Ａｕ）メタルパターンを用いたブリッジ５３，５４，５６が、それぞれ設けられている。更に、同様に、出力側信号線４４，出力側信号線４５及び入力側信号線４６には、図示を省略した薄膜誘電体層を介して、ブリッジ５７，６０，６１が、出力側信号線４７及び出力端信号線４８には、ブリッジ６５，６７，７０が設けられている。ブリッジ５１〜７０は、ＣＰＷ上において、適当な間隔で信号線の上部を使用して構成されている。このブリッジ５１〜７０を介して、ＣＰＷの両側の第１のグランドパターン７２ａ，７２ｂ，７２ｃ及び第２のグランドパターン７４ａ，７４ｂ，７４ｃを互いに電気的に同電位にしている。図４中のインピーダンスＺ０１７〜２０はこれらのブリッジ部の同軸線路的特性インピーダンスをも含んだインピーダンスである。
【００３６】
本発明の第１の実施の形態に係わるＭＭＩＣ増幅器は、図５に示すような高周波フィルタを用いることにより、帯域内リプルを小さくすることが出来る。
【００３７】
本発明の第１の実施の形態の変形例に係わる高周波フィルタの上面図を図６（ａ）に示す。図６（ａ）のＡ−Ａ方向から見た断面図を図６（ｂ）に、図６（ａ）のＢ−Ｂ方向から見た断面図を図６（ｃ）にそれぞれ示す。更に、図６（ａ）のＣ−Ｃ方向から見た断面図を図６（ｄ）に、Ｄ−Ｄ方向から見た断面図を図６（ｅ）にそれぞれ示す。図６に示す構造が図１と異なる点は、第１のキャパシタ（容量性素子）Ｃ1、第２のキャパシタ（容量性素子）Ｃ2及び抵抗素子Ｒが、基板１１と並行な方向に抵抗素子Ｒの両側を、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が挟む配置で、隙間なく一体形成されていることである。図６（ｃ）に示すように、抵抗素子Ｒを構成する抵抗体１８の側面と第１のキャパシタ（容量性素子）Ｃ1の下部電極１５ａとの間にはギャップがあり、抵抗素子Ｒが下部電極１５ｂ短絡されないように配慮されている。同様に、抵抗体１８の側面と第２のキャパシタ（容量性素子）Ｃ2の下部電極１５ｂとの間にはギャップがあり、抵抗素子Ｒが下部電極１５ｂ短絡されないように配慮されている。この様な条件のもとで、抵抗体１８の側面と第１のキャパシタ（容量性素子）Ｃ1のキャパシタ絶縁膜１６ａとの間は密着し、抵抗体１８の側面と第２のキャパシタ（容量性素子）Ｃ2のキャパシタ絶縁膜１６ｂとの間も密着している。図６に示す構造を用いることにより、伝送線路の信号線幅とフィルタ形成部の幅の差を小さく出来、フィルタと伝送線路接続部の信号線幅の差に起因する不連続を小さく出来る。
【００３８】
（第２の実施の形態）
第２の実施の形態に係る高周波フィルタが、第１の実施の形態に係る高周波フィルタと異なる点は、キャパシタ（容量性素子）１つと抵抗素子Ｒ１つが、基板１１と垂直な方向に積層形成されていることである。
【００３９】
図７に示すように、本発明の第２の実施の形態に係る高周波フィルタは、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するＣＰＷ構造中に集積化されている。図７（ａ）に示すように、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの一部の幅が広く形成されており、幅が広く形成された信号線の部分に、高周波領域通過素子であるキャパシタ（容量性素子）Ｃが１つ形成され、このキャパシタＣの上部に低周波領域通過素子である抵抗素子Ｒが積層挿入され、基板１１に垂直な方向に並列接続されている構造である。この垂直な方向の並列接続構造においても、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線に関し、キャパシタ（容量性素子）Ｃ及び抵抗素子Ｒからなる高周波フィルタは、対称形を有している。ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの幅は、第１の実施の形態で述べたように、例えば２０μｍ程度であるが、高周波フィルタが形成されている部分の幅は、例えば２５μｍ〜３０μｍ程度に選ぶことが可能である。
【００４０】
図７（ａ）のＡ−Ａ方向から見た断面図を図７（ｂ）に、図７（ａ）のＢ−Ｂ方向から見た断面図を図７（ｃ）にそれぞれ示す。更に、図７（ａ）Ｄ−Ｄ方向から見た断面図を図７（ｄ）にそれぞれ示す。本発明の第２の実施の形態に係わる高周波フィルタに用いられる基板１１としては、第１の実施の形態と同様に、半導体基板、セラミックス基板、絶縁基板等が使用可能であるがここでは、基板１１として半導体基板を使用している。図７（ｃ）及び（ｄ）に示すように、キャパシタ（容量性素子）Ｃは、第２の信号線１２Ｒの端部を下部電極２１とし、ＣＰＷの第１の信号線１２Ｌの端部を上部電極２３とし、この下部電極２１と上部電極２３の間にキャパシタ絶縁膜２２を挟んだＭＩＭキャパシタ構造である。キャパシタ絶縁膜２２は、ＳｉＯ２膜、Ｓｉ３Ｎ４膜等の絶縁膜を用いれば良い。
【００４１】
一方、抵抗素子Ｒは、図７（ｄ）に示すように、上部電極２３の上部に形成されたＳｉＯ２膜、Ｓｉ３Ｎ４膜等の層間絶縁膜２４の上に、抵抗体１８が堆積され、第２の信号線１２Ｒの端部と接続配線２６Ｒで、第１の信号線１２Ｌの端部と接続配線２６Ｌで互いに接続されて構成されている。接続配線２６Ｒ及び２７Ｌは、Ａｕ薄膜、若しくはＡｌ薄膜等を用いて形成すれば良い。抵抗体１８の材料としては、第１の実施の形態と同様なＰｔ、Ｔａ2Ｎ、ＮｉＣｒ等が使用可能である。
【００４２】
図７に示すような、基板１１の表面に縦方向に集積化されたキャパシタ（容量性素子）Ｃ及び抵抗素子Ｒとから構成される高周波フィルタのフィルタの周波数特性を図８に示す。図８では、図１４に示した従来技術の周波数特性、図１に示す第１の実施の形態の周波数特性と比較して図２に示す。図２に示すように、遮断周波数ｆc以上の高周波領域で、第１の実施の形態に比して更に、通過損失が少ない高性能な高周波フィルタが可能になることが分かる。第２の実施の形態に係る高周波フィルタの積層構造を用いることにより、伝送線路の信号線幅とフィルタ形成部の幅の差をより一層小さく出来、フィルタと伝送線路接続部の信号線幅の差に起因する不連続を小さく出来るためである。
【００４３】
（第３の実施の形態）
本発明の高周波フィルタは、基板１１に形成又は配置される高周波数領域通過素子と、基板１１に形成又は配置される低周波数領域通過素子との合計数が、３より多い任意の数であっても良い。図９（ａ）は、本発明の第３の実施の形態に係る高周波フィルタの上面図である。第３の実施の形態に係わる高周波フィルタは、第１の実施の形態に係る高周波フィルタと異なり、フィルタを構成する素子として、キャパシタ（容量性素子）２つ、抵抗素子２つの合計４素子を用いている。
【００４４】
図９に示すように、本発明の第３の実施の形態に係る高周波フィルタは、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するＣＰＷ構造中に集積化されている。図９（ａ）に示すように、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの端部がそれぞれ４分岐されており、４つの分岐線の内、真中の２つの分岐線に、それぞれ低周波領域通過素子である第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2が挿入され、４つの分岐線の内、最下方の分岐線に高周波領域通過素子である第１のキャパシタ（容量性素子）Ｃ1が１つ挿入され、４つの分岐線の内、最上方の分岐線に他の高周波領域通過素子である第２のキャパシタ（容量性素子）Ｃ2が１つ挿入され、分岐部全体でＭＩＭキャパシタＣ1及びＣ2の２つと、抵抗素子Ｒ1及びＲ2の２つが、並列接続されている構造である。ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線に関し、第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2が上下対称に配置され、且つ第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が上下対称に配置されているので、本発明の第３の実施の形態に係る高周波フィルタは、ＣＰＷの中心線に関し対称形を有している。
【００４５】
図９（ａ）のＡ−Ａ方向から見た断面図を図９（ｂ）に、図９（ａ）のＢ−Ｂ方向から見た断面図を図９（ｃ）にそれぞれ示す。更に、図９（ａ）のＣ−Ｃ方向から見た断面図を図９（ｄ）に、Ｄ−Ｄ方向から見た断面図を図９（ｅ）にそれぞれ示す。本発明の第３の実施の形態に係わる基板１１としては、第１の実施の形態と同様に、半導体基板を使用し、この上に、厚さ０．１乃至２μｍのＡｕ薄膜、若しくはＡｌ薄膜等を用いて、ＣＰＷを構成している。
【００４６】
図９（ｃ）及び（ｄ）に示すように、第２のキャパシタ（容量性素子）Ｃ2は、ＣＰＷの第２の信号線１２Ｒの分岐線の端部を下部電極１５ａとし、ＣＰＷの第１の信号線１２Ｌの分岐線の端部を上部電極１７ａとし、この下部電極１５ａと上部電極１７ａの間にキャパシタ絶縁膜１６ａを挟んだＭＩＭキャパシタ構造である。キャパシタ絶縁膜１６ａは、ＳｉＯ２膜、Ｓｉ３Ｎ４膜等の絶縁膜を用いれば良い。図９（ｃ）に示すように、第１のキャパシタ（容量性素子）Ｃ1も、下部電極１５ｂと上部電極１７ｂとの間にキャパシタ絶縁膜１６ｂを挟んだＭＩＭキャパシタ構造である。
【００４７】
一方、第２の抵抗素子Ｒ2は、図９（ｅ）に示すように、ＣＰＷの第２の信号線１２Ｒの内側の一方の分岐線の端部と、対向する第１の信号線１２Ｌの分岐線の端部を互いに第２の抵抗体１８ｂで接続する構造である。図９（ｅ）に示す第２の抵抗体１８ｂの材料としては、第１の実施の形態と同様なＰｔ、Ｔａ2Ｎ、ＮｉＣｒ等が使用可能である。図９（ｅ）と同様な長手方向の断面図を省略しているが、第１の抵抗素子Ｒ1も同様に第１の抵抗体１８ａからなる構造であることは勿論である。図９（ｅ）に示すように、ＣＰＷの第２の信号線１２Ｒの内側の一方の分岐線の端部と抵抗体１８ａ及び１８ｂとの間には、一定のコンタクト抵抗が存在する。又、第１の信号線１２Ｌの分岐線の端部と抵抗体１８ａ及び１８ｂとの間には、一定のコンタクト抵抗が存在する。つまり、第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2は、プロセス条件によって決まるコンタクト抵抗を内在している。このため、プロセス条件によっては抵抗素子１つで構成した場合よりもより大きな抵抗値を得るのが容易になる。つまり、第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2の２つを用いると、プロセス条件を選ぶことにより、抵抗素子１つで構成した場合よりも小面積で同じ抵抗値を作ることが可能である。
【００４８】
（第４の実施の形態）
図１０に示すように、本発明の第４の実施の形態に係る高周波フィルタは、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するＣＰＷ構造中に集積化されている。図１０（ａ）に示すように、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの端部がそれぞれ３分岐されており、３つの分岐線の内、真中の分岐線に、高周波領域通過素子であるキャパシタ（容量性素子）Ｃが１つ挿入され、下方の分岐線に低周波領域通過素子である第１の抵抗素子Ｒ1が挿入され、上方の分岐線に他の低周波領域通過素子である第２の抵抗素子Ｒ2が挿入され、分岐部全体でキャパシタ（容量性素子）１つと、抵抗素子２つが、並列接続されている構造である。ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線に関し、第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2が上下対称に配置され、且つキャパシタ（容量性素子）Ｃが、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線上に配置されているので、本発明の第４の実施の形態に係る高周波フィルタは、ＣＰＷの中心線に関し対称形を有している。
【００４９】
図１０（ａ）のＡ−Ａ方向から見た断面図を図１０（ｂ）に、図１０（ａ）のＢ−Ｂ方向から見た断面図を図１０（ｃ）にそれぞれ示す。更に、図１０（ａ）のＣ−Ｃ方向から見た断面図を図１０（ｄ）に、Ｄ−Ｄ方向から見た断面図を図１０（ｅ）にそれぞれ示す。
【００５０】
第２の抵抗素子Ｒ2は、図１０（ｃ）及び（ｄ）に示すように、ＣＰＷの第２の信号線１２Ｒの上側の分岐線の端部と、これに対向する第１の信号線１２Ｌの分岐線の端部を互いに第２の抵抗体１８ｂで接続する構造である。図１０（ｄ）と同様な長手方向の断面図を省略しているが、図１０（ｃ）から明らかなように、第１の抵抗素子Ｒ1も同様に第１の抵抗体１８ａで接続するな構造であることは勿論である。
【００５１】
一方、図１０（ｃ）及び（ｅ）に示すように、キャパシタＣは、ＣＰＷの第２の信号線１２Ｒの中央の分岐線の端部を下部電極２１とし、ＣＰＷの第１の信号線１２Ｌの中央の分岐線の端部を上部電極２３とし、この下部電極２１と上部電極２３の間にキャパシタ絶縁膜２２を挟んだＭＩＭキャパシタ構造である。
【００５２】
遮断周波数ｆc以下の低周波領域では、低周波領域通過素子である第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2に電流が主に流れ、遮断周波数ｆc以上の中間周波領域では、高周波領域通過素子であるキャパシタＣに電流が主に流れ、高周波電流のエッジ効果が顕著になる高周波領域では、フィルタの両端に位置する素子である第１の抵抗素子Ｒ1及び第２の抵抗素子Ｒ2へ電流が主に流れる、高周波用バンド・パス・フィルタが可能になる。
【００５３】
（第５の実施の形態）
本発明の第５の実施の形態に係る高周波フィルタが第１の実施の形態に係る高周波フィルタと異なる点は、キャパシタ（容量性素子）２つと非容量性素子としてのインダクタ（誘導性素子）１つでフィルタを構成していることである。即ち、図１１に示すように、本発明の第５の実施の形態に係る高周波フィルタは、第１グランドプレート１３及び第２グランドプレート１４の間に第１の信号線１２Ｌ及び第２の信号線１２Ｒが走行するＣＰＷ構造中に集積化されている。図１１（ａ）に示すように、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの端部がそれぞれ３分岐されており、３つの分岐線の内、真中の分岐線に、低周波領域通過素子であるインダクタ（誘導性素子）Ｌが挿入され、下方の分岐線に高周波領域通過素子である第１のキャパシタ（容量性素子）Ｃ1が１つ挿入され、上方の分岐線に他の高周波領域通過素子である第２のキャパシタ（容量性素子）Ｃ2が１つ挿入され、分岐部全体でキャパシタ（容量性素子）２つと、インダクタ（誘導性素子）１つが、並列接続されている構造である。ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線に関し、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が上下対称に配置され、且つインダクタ（誘導性素子）が、ＣＰＷの第１の信号線１２Ｌ及び第２の信号線１２Ｒの中心線上に配置されているので、本発明の第５の実施の形態に係る高周波フィルタは、ＣＰＷの中心線に関し対称形を有している。
【００５４】
図１１（ａ）のＡ−Ａ方向から見た断面図を図１１（ｂ）に、図１１（ａ）のＢ−Ｂ方向から見た断面図を図１１（ｃ）にそれぞれ示す。第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2は、第１の実施の形態に係る高周波フィルタにおいて説明した構造と同様であるので、重複した説明を省略する。一方、非容量性素子としてのインダクタ（誘導性素子）Ｌは、第１の実施の形態に係る高周波フィルタの抵抗素子Ｒと実質的に同様な構造であり、ＣＰＷの第２の信号線１２Ｒの真中の分岐線の端部と、第１の信号線１２Ｌの真中の分岐線の端部を、インダクタＬの材料として、Ａｕ薄膜、若しくはＡｌ薄膜等の低抵抗性の金属材料で接続した構造である。図１１（ａ）においてはメアンダライン構造を示しているが、ストレートライン構造でも良く、実質的に第１の信号線１２Ｌ及び第２の信号線１２Ｒと同じ幅のラインであっても、インダクタ（誘導性素子）Ｌとして非容量性に機能しうることは理解出来るであろう。
【００５５】
図１１に示すように、低周波領域通過素子となる非容量性素子として、インダクタ（誘導性素子）を用いて、高周波フィルタを構成することも可能である。
【００５６】
（第６の実施の形態）
図１２に示すように、本発明の第６の実施の形態に係る高周波フィルタは、基板１１の裏面に設けられたグランドプレート３２と基板１１の表面に設けられた第１の信号線３１Ｌ及び第２の信号線３１Ｒとの間で構成するマイクロストリップ線路中に集積化されている。図１２（ａ）に示すように、マイクロストリップ線路の第１の信号線３１Ｌ及び第２の信号線３１Ｒの端部がそれぞれ３分岐されており、３つの分岐線の内、真中の分岐線に低周波領域通過素子である抵抗素子Ｒが挿入され、３つの分岐線の内、下方の分岐線に高周波領域通過素子である第１のキャパシタ（容量性素子）Ｃ1が１つ挿入され、３つの分岐線の内、上方の分岐線に他の高周波領域通過素子である第２のキャパシタ（容量性素子）Ｃ2が１つ挿入され、分岐部全体でキャパシタＣ1及びＣ2の２つと、抵抗素子Ｒの１つが、並列接続されている構造である。マイクロストリップ線路の第１の信号線３１Ｌ及び第２の信号線３１Ｒの中心線に関し、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が上下対称に配置され、抵抗素子Ｒは、中心線上にあるので、本発明の第６の実施の形態に係る高周波フィルタは、マイクロストリップ線路の中心線に関し対称形を有している。マイクロストリップ線路の第１の信号線３１Ｌ及び第２の信号線３１Ｒの幅は、例えば２０μｍ程度、３つの分岐線の幅は、それぞれ、例えば１０μｍ程度に選べば良い。
【００５７】
図１２（ａ）のＡ−Ａ方向から見た断面図を図１２（ｂ）に、図１２（ａ）のＢ−Ｂ方向から見た断面図を図１２（ｃ）にそれぞれ示す。本発明の第６の実施の形態に係わる高周波フィルタに用いられる基板１１としては、ＣＰＷの実施の形態と同様な半絶縁性半導体基板等が使用可能である。この基板１１上に、厚さ０．１乃至２μｍのＡｕ薄膜、若しくはＡｌ薄膜等の第１の信号線３１Ｌ及び第２の信号線３１Ｒを用いて、マイクロストリップ線路を構成している。
【００５８】
図１２（ｃ）に示すように、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2は、第１の実施の形態に係る高周波フィルタのＭＩＭキャパシタと同様であり、重複した説明を省略する。又、抵抗素子Ｒも、第１の実施の形態に係る高周波フィルタの抵抗素子Ｒと同様な抵抗体１８からなる構造であり、重複した説明を省略する
図１２に示すような、基板１１の表面に設けられたマイクロストリップ線路に集積化された２つのキャパシタＣ1及びＣ2と、１つの抵抗素子Ｒとから構成される高周波フィルタのフィルタの周波数特性は、図２と同様な、遮断周波数ｆc以上の高周波領域で、通過損失が少ない高性能な高周波フィルタが可能になる。
【００５９】
（第７の実施の形態）
図１３に示すように、本発明の第７の実施の形態に係る高周波フィルタは、基板１１と、基板１１の裏面に設けられた下部グランドプレート３２と、基板１１の表面に設けられた第１の信号線３１Ｌ及び第２の信号線３１Ｒと、第１の信号線３１Ｌ及び第２の信号線３１Ｒの表面に設けられた誘電体層３３と、誘電体層３３の表面に設けられた上部グランドプレート３４とで構成されるストリップ線路中に集積化されている。本発明の第７の実施の形態に係わる高周波フィルタに用いられる基板１１としては、ＣＰＷの実施の形態と同様な半絶縁性半導体基板等が使用可能である。この基板１１上に、厚さ０．１乃至２μｍのＡｕ薄膜、若しくはＡｌ薄膜等の第１の信号線３１Ｌ及び第２の信号線３１Ｒをパターニングし、更にその上に、酸化膜層、半絶縁性半導体層、或いはセラミックス層等の誘電体層３３を形成し、ストリップ線路を構成している。
【００６０】
図１３（ａ）に示すように、ストリップ線路の第１の信号線３１Ｌ及び第２の信号線３１Ｒの端部がそれぞれ３分岐されており、３つの分岐線の内、真中の分岐線に低周波領域通過素子である抵抗素子Ｒが挿入され、３つの分岐線の内、下方の分岐線に高周波領域通過素子である第１のキャパシタ（容量性素子）Ｃ1が１つ挿入され、３つの分岐線の内、上方の分岐線に他の高周波領域通過素子である第２のキャパシタ（容量性素子）Ｃ2が１つ挿入され、分岐部全体でＭＩＭキャパシタＣ1及びＣ2の２つと、抵抗素子Ｒの１つが、並列接続されている構造は、第１の実施の形態に係る高周波フィルタと同様である。ストリップ線路の第１の信号線３１Ｌ及び第２の信号線３１Ｒの中心線に関し、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2が上下対称に配置され、抵抗素子Ｒは、中心線上にあるので、本発明の第７の実施の形態に係る高周波フィルタは、ストリップ線路の中心線に関し対称形を有している。図１３（ｃ）に示すように、第１のキャパシタ（容量性素子）Ｃ1及び第２のキャパシタ（容量性素子）Ｃ2は、第１の実施の形態に係る高周波フィルタのＭＩＭキャパシタと同様であり、重複した説明を省略する。又、抵抗素子Ｒも、第１の実施の形態に係る高周波フィルタの抵抗素子Ｒと同様な抵抗体１８からなる構造であり、重複した説明を省略する
図１３に示すような、ストリップ線路に集積化された２つのキャパシタＣ1及びＣ2と、１つの抵抗素子Ｒとから構成される高周波フィルタのフィルタの周波数特性も、図２と同様な、遮断周波数ｆc以上の高周波領域で、通過損失が少ない高性能な高周波フィルタが可能になる。
【００６１】
（他の実施の形態）
上記のように、本発明は第１乃至第７の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００６２】
なお、本発明は上述した実施の形態に限定されるものではない。例えば、上述実施の形態では伝送線路としてＣＰＷ、マイクロストリップ線路及びストリップ線路について述べたが、本発明は、薄膜マイクロストリップ線路、逆薄膜マイクロストリップ線路等、他の伝送線路にも応用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施出来る。
【００６３】
又、既に述べた第１の実施の形態の説明においては、ＨＥＭＴを用いた高周波集積回路について例示的に述べてきたが、本発明はこの他どのような高周波能動素子を用いた高周波集積回路に関しても適用可能である。例えば、ＭＥＳＦＥＴや絶縁ゲート型ＦＥＴ等でもかまわない。又、ＨＢＴ等の縦形構造のバイポーラトランジスタやＳＩＴ等の高周波用トランジスタ全般にも応用可能である。又、ＧａＡｓ若しくはＩｎＰ等の化合物半導体基板１１に限定されるものではなく、シリコン（Ｓｉ）等の単元素半導体基板１１を用いた高周波集積回路に適用可能である。例えば、シリコン基板１１上に形成されたＭＯＳＦＥＴからなる高周波増幅回路に適用可能である。
【００６４】
この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００６５】
【発明の効果】
以上詳述したように本発明の高周波フィルタによれば、遮断周波数以上の高周波領域で、高周波領域通過素子と低周波領域通過素子との間の電流のアンバランスが抑制され、局所的な電流集中が低減される。
【００６６】
このため、本発明によれば、遮断周波数以上の領域での通過損失が少ない高性能な高周波フィルタ及びこれを用いた高周波集積回路を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図２】本発明の第１の実施の形態に係る高周波フィルタの周波数特性を説明するである。
【図３】図３（ａ）は、従来の高周波フィルタの電流密度分布を示す図で、図３（ｂ）は、第１の実施の形態に係る高周波フィルタの電流密度分布を示す図である。
【図４】本発明の第１の実施の形態に係る高周波集積回路の等価回路である。
【図５】本発明の第１の実施の形態に係る高周波集積回路の平面図である。
【図６】本発明の第１の実施の形態の変形例に係る高周波フィルタの構造を説明する模式図である。
【図７】本発明の第２の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図８】本発明の第２の実施の形態に係る高周波フィルタの周波数特性を説明するである。
【図９】本発明の第３の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図１０】本発明の第４の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図１１】本発明の第５の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図１２】本発明の第６の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図１３】本発明の第７の実施の形態に係る高周波フィルタの構造を説明する模式図である。
【図１４】従来の高周波フィルタの構造を説明する模式図である。
【符号の説明】
１ 入力フィルタ
２ 段間フィルタ
１１ 基板
１２Ｒ，１２Ｌ，３１Ｒ，３１Ｌ，４１〜４８ 信号線
１３ 第１グランドプレート
１４ 第２グランドプレート
１５ａ，１５ｂ，２１，２７ 下部電極
１６ａ，１６ｂ，２２，２８ キャパシタ絶縁膜
１７ａ，１７ｂ、２３，２９ 上部電極
１８，３０ 抵抗体
１８ａ 第１の抵抗体
１８ｂ 第２の抵抗体
２４ 層間絶縁膜
２６Ｒ，２７Ｌ 接続配線
３２ 下部グランドプレート
３３ 誘電体層
３４ 上部グランドプレート
５１〜７０ ブリッジ（インピーダンス成分）
７２ａ，７２ｂ，７２ｃ 第１グランドパターン
７４ａ，７４ｂ，７４ｃ 第２のグランドパターン
８１ ＲＦ入力端子
８２、８３，８４，８５ 直流バイアス用端子
８６ ＲＦ出力端子
９１，９６ インピーダンス調整用スタブ配線（オープンスタブ配線）
９２，９４ 入力側直流バイアス用スタブ配線
９３，９５ 出力側直流バイアス用スタブ配線
Ｃ，Ｃ0 キャパシタ（容量性素子）
Ｃ1 ，Ｃ１１，Ｃ２１ 第１のキャパシタ（容量性素子）
Ｃ2 ，Ｃ２１，Ｃ２２ 第２のキャパシタ（容量性素子）
Ｃ５１，Ｃ５４，Ｃ５７ 結合コンデンサ
Ｃ５２，Ｃ５３，Ｃ５５，Ｃ５６ バイパスコンデンサ
Ｌ インダクタ（誘導性素子：非容量性素子）
Ｒ，Ｒ0，Ｒ１１，Ｒ２１ 抵抗素子（非容量性素子）
Ｒ1 第１の抵抗素子（非容量性素子）
Ｒ2 第２の抵抗素子（非容量性素子）
Ｔｒ１ 第１のトランジスタ（第１の高周波能動素子）
Ｔｒ２ 第２のトランジスタ（第２の高周波能動素子）
Claims (2)
- 基板の表面に設けられた信号線を用いた高周波伝送線路の途中に挿入され、容量性素子と、抵抗素子または誘電性素子である非容量性素子とを、前記高周波伝送線路の信号伝搬方向と同方向に配置される形で並列接続したフィルタであって、
前記基板の表面に平行方向に沿って前記信号線の中心線の延長線を含んで配置された前記非容量性素子と、
前記基板の表面に平行方向に沿って前記非容量性素子の両側に配置された複数の前記容量性素子
とを備え、複数の前記容量性素子の配置がなす幾何学的構造が、前記信号伝搬方向に垂直な面内において、前記非容量性素子に関して対称であることを特徴とする高周波フィルタ。 - 基板と、
該基板の表面に設けられた高周波伝送線路を構成する第１の信号線と
該第１の信号線に接続され、容量性素子と、抵抗素子または誘電性素子である非容量性素子とを、前記第１の信号線の信号伝搬方向と同方向に配置される形で並列接続したフィルタと、
該フィルタに接続され、前記高周波伝送線路を構成する第２の信号線と、
該第２の信号線を通過する高周波信号が入力端子に入力される高周波能動素子
とを備え、前記フィルタが、
前記基板の表面に平行方向に沿って前記第１及び第２の信号線の中心線の延長線を含んで配置された前記非容量性素子と、
前記基板の表面に平行方向に沿って前記非容量性素子の両側に配置された複数の前記容量性素子
とを備え、複数の前記容量性素子の配置がなす幾何学的構造が前記信号伝搬方向に垂直な面内において、前記非容量性素子に関して対称であることを特徴とする高周波集積回路。
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