JP3493152B2 - 半導体装置 - Google Patents
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は薄膜誘電体層を持つ
半導体装置の構造に係わり、特にＭＭＩＣ等のマイクロ
波帯やミリ波帯回路用の半導体装置に関する。
半導体装置の構造に係わり、特にＭＭＩＣ等のマイクロ
波帯やミリ波帯回路用の半導体装置に関する。
【０００２】
【従来の技術】近年の情報通信分野における急速な需要
の伸びにより、通信回線数を増やすことが急務となって
きている。このため、従来あまり使用されていなかった
マイクロ波やミリ波帯を使用するシステムの実用化が急
ピッチで進められている。高周波帯無線通信器のＲＦ部
は一般的に発振器、シンセサイザ、変調器、電力増幅
器、低雑音増幅器、復調器、アンテナで構成されてい
る。
の伸びにより、通信回線数を増やすことが急務となって
きている。このため、従来あまり使用されていなかった
マイクロ波やミリ波帯を使用するシステムの実用化が急
ピッチで進められている。高周波帯無線通信器のＲＦ部
は一般的に発振器、シンセサイザ、変調器、電力増幅
器、低雑音増幅器、復調器、アンテナで構成されてい
る。
【０００３】通信器には、電気特性が優れていること、
小形であることが望まれる。そのため、高周波回路部の
小形化を考える場合、可能な限り必要な回路をーつの半
導体チップ内に形成すること、即ち、ＭＭＩＣ（Monoli
thic Microwave IntegratedCircuit)化することが有効
である。
小形であることが望まれる。そのため、高周波回路部の
小形化を考える場合、可能な限り必要な回路をーつの半
導体チップ内に形成すること、即ち、ＭＭＩＣ（Monoli
thic Microwave IntegratedCircuit)化することが有効
である。
【０００４】この回路のＭＭＩＣ化に関しては、半導体
集積化技術の飛躍的な発展に伴って半導体チップ上の回
路の集積化が進み、一つの半導体チップ内に形成される
回路は、従来の単体能動素子から機器の１つの回路機能
を果たす機能回路ブロックヘ、更には、複数の機能回路
ブロックへと集積化度が高くなってきている。
集積化技術の飛躍的な発展に伴って半導体チップ上の回
路の集積化が進み、一つの半導体チップ内に形成される
回路は、従来の単体能動素子から機器の１つの回路機能
を果たす機能回路ブロックヘ、更には、複数の機能回路
ブロックへと集積化度が高くなってきている。
【０００５】このようなＭＭＩＣには、ＨＥＭＴ、ＨＢ
Ｔ、ＭＥＳＦＥＴ等の能動素子や、キャパシタ、インダ
クタ、抵抗等の受動素子及び線路等が形成されている。
Ｔ、ＭＥＳＦＥＴ等の能動素子や、キャパシタ、インダ
クタ、抵抗等の受動素子及び線路等が形成されている。
【０００６】図１４は従来の半導体チップの配線部の構
成例を示した断面図である。半導体基板１の表面に第１
メタル層２が形成され、この第１メタル層２にＣＰＷ
（コプラナ・ウエーブ・ガイド）７やマイクロストリッ
プ線路１３が作られている。半導体基板１の裏面には裏
面グランドメタル１２が形成されている。
成例を示した断面図である。半導体基板１の表面に第１
メタル層２が形成され、この第１メタル層２にＣＰＷ
（コプラナ・ウエーブ・ガイド）７やマイクロストリッ
プ線路１３が作られている。半導体基板１の裏面には裏
面グランドメタル１２が形成されている。
【０００７】このような構造では配線部の面積が広くな
ってしまうため、更なる小形化を図る目的で薄膜誘電体
層を持つ半導体チップが提案された。
ってしまうため、更なる小形化を図る目的で薄膜誘電体
層を持つ半導体チップが提案された。
【０００８】図１５は従来の薄膜誘電体層を持つ半導体
チップの配線部の構成例を示した断面図である。半導体
基板１の表面に第１のメタル層２が形成されており、そ
の上を薄膜誘電体層３が覆っている。この薄膜誘電体層
３の上には第２のメタル層４が形成されている。
チップの配線部の構成例を示した断面図である。半導体
基板１の表面に第１のメタル層２が形成されており、そ
の上を薄膜誘電体層３が覆っている。この薄膜誘電体層
３の上には第２のメタル層４が形成されている。
【０００９】配線としては、第２のメタル層４で薄膜逆
マイクロストリップ線路（ＴＦＭＳＬ）６が作られ、第
１のメタル層２にＣＰＷ７が作られている。上記配線部
を形成するメタル層を階層化することにより、配線部の
面積を低減して、チップの小形化を図っている。
マイクロストリップ線路（ＴＦＭＳＬ）６が作られ、第
１のメタル層２にＣＰＷ７が作られている。上記配線部
を形成するメタル層を階層化することにより、配線部の
面積を低減して、チップの小形化を図っている。
【００１０】
【発明が解決しようとする課題】上記図１５に示した従
来の薄膜誘電体層を持つ半導体チップでは、配線とし
て、ＣＰＷ、ＴＦＭＳＬ等が使用可能である。しかし、
第１のメタル層２を使用してＣＰＷを設けた場合には、
ＣＰＷ２の上部にＴＦＭＳＬの誘電体層の厚みをもった
薄膜誘電体層３が置かれるため、図１４に示すような誘
電体層を持たない半導体チップに作られたＣＰＷ７の実
効誘電率に比べ、本構造のＣＰＷ７の実効誘電率は高く
なる。このＣＰＷ７の実効誘電率は高くなると、図１５
の構造ではＣＰＷの特性インピーダンスが低下する、或
いは隣接ＣＰＷ７間のクロストークが増大して、損失が
大きくなるという問題が生じる。従って、半導体基板１
上に形成した高周波増幅器に上記のようなＣＰＷ７を用
いると、性能を悪化させる要因になるという問題があっ
た。
来の薄膜誘電体層を持つ半導体チップでは、配線とし
て、ＣＰＷ、ＴＦＭＳＬ等が使用可能である。しかし、
第１のメタル層２を使用してＣＰＷを設けた場合には、
ＣＰＷ２の上部にＴＦＭＳＬの誘電体層の厚みをもった
薄膜誘電体層３が置かれるため、図１４に示すような誘
電体層を持たない半導体チップに作られたＣＰＷ７の実
効誘電率に比べ、本構造のＣＰＷ７の実効誘電率は高く
なる。このＣＰＷ７の実効誘電率は高くなると、図１５
の構造ではＣＰＷの特性インピーダンスが低下する、或
いは隣接ＣＰＷ７間のクロストークが増大して、損失が
大きくなるという問題が生じる。従って、半導体基板１
上に形成した高周波増幅器に上記のようなＣＰＷ７を用
いると、性能を悪化させる要因になるという問題があっ
た。
【００１１】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、高周波回路において、低
損失でクロストークが少く、特性インピーダンスの選択
範囲が広い配線構造を持つ高性能の半導体装置を提供す
ることにある。
で、その目的とするところは、高周波回路において、低
損失でクロストークが少く、特性インピーダンスの選択
範囲が広い配線構造を持つ高性能の半導体装置を提供す
ることにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１記載の発明の半導体装置は、第１領域及
び第２領域を有する基板と、この基板上に形成された第
１メタル層と、この第１メタル層上に形成され、前記第
１領域上で第１の厚みを有し、前記第２領域上で前記第
１の厚みよりも厚い第２の厚みを有する誘電体層と、こ
の誘電体層上に形成された第２メタル層とを有し、前記
第１領域上の前記第１メタル層は信号線路及びこの信号
線路近傍に形成された基準電位パターンとを備えたコプ
ラナ・ウエーブ・ガイドを構成し、前記第２領域上の前
記第１メタル層及び前記第２メタル層は一方のメタル層
を信号線路、他方のメタル層を基準電位パタ一ンとする
薄膜マイクロストリップ線路を構成することを特徴とす
る。
めに、請求項１記載の発明の半導体装置は、第１領域及
び第２領域を有する基板と、この基板上に形成された第
１メタル層と、この第１メタル層上に形成され、前記第
１領域上で第１の厚みを有し、前記第２領域上で前記第
１の厚みよりも厚い第２の厚みを有する誘電体層と、こ
の誘電体層上に形成された第２メタル層とを有し、前記
第１領域上の前記第１メタル層は信号線路及びこの信号
線路近傍に形成された基準電位パターンとを備えたコプ
ラナ・ウエーブ・ガイドを構成し、前記第２領域上の前
記第１メタル層及び前記第２メタル層は一方のメタル層
を信号線路、他方のメタル層を基準電位パタ一ンとする
薄膜マイクロストリップ線路を構成することを特徴とす
る。
【００１３】この発明によれば、前記第１領域上の前記
第１メタル層に形成されたコプラナ・ウエーブ・ガイド
を覆う誘電体層の厚みは、前記第２領域上の前記第１メ
タル層に形成された例えば薄膜逆マイクロストリップ線
路などの信号線路を覆う誘電体層の厚みは薄くしている
ため、コプラナ・ウエーブ・ガイド部の実効誘電率は低
くなる。これにより、ＣＰＷの特性インピーダンスの調
整可能な範囲を広げることができると共に、低損失でク
ロストークを少なくすることができる。
第１メタル層に形成されたコプラナ・ウエーブ・ガイド
を覆う誘電体層の厚みは、前記第２領域上の前記第１メ
タル層に形成された例えば薄膜逆マイクロストリップ線
路などの信号線路を覆う誘電体層の厚みは薄くしている
ため、コプラナ・ウエーブ・ガイド部の実効誘電率は低
くなる。これにより、ＣＰＷの特性インピーダンスの調
整可能な範囲を広げることができると共に、低損失でク
ロストークを少なくすることができる。
【００１４】請求項２記載の発明の前記誘電体層は、前
記第１の厚みを有する第１誘電体層と、前記第２の厚み
から前記第１の厚みを減じた厚みを有する第２誘電体層
からなることを特徴とする。
記第１の厚みを有する第１誘電体層と、前記第２の厚み
から前記第１の厚みを減じた厚みを有する第２誘電体層
からなることを特徴とする。
【００１５】請求項３記載の発明の半導体装置は、第１
領域及び第２領域を有する基板と、この基板上に形成さ
れた第１メタル層と、この第１メタル層上の前記第２領
域上にのみ形成された誘電体層と、この誘電体層上に形
成された第２メタル層とを有し、前記第１領域上の前記
第１メタル層は信号線路及びこの信号線路近傍に形成さ
れた基準電位パターンとを備えたコプラナ・ウエーブ・
ガイドを構成し、前記第２領域上の前記第１メタル層及
び前記第２メタル層は一方のメタル層を信号線路、他方
のメタル層を基準電位パターンとする薄膜マイクロスト
リップ線路を構成することを特徴とする。
領域及び第２領域を有する基板と、この基板上に形成さ
れた第１メタル層と、この第１メタル層上の前記第２領
域上にのみ形成された誘電体層と、この誘電体層上に形
成された第２メタル層とを有し、前記第１領域上の前記
第１メタル層は信号線路及びこの信号線路近傍に形成さ
れた基準電位パターンとを備えたコプラナ・ウエーブ・
ガイドを構成し、前記第２領域上の前記第１メタル層及
び前記第２メタル層は一方のメタル層を信号線路、他方
のメタル層を基準電位パターンとする薄膜マイクロスト
リップ線路を構成することを特徴とする。
【００１６】請求項４記載の発明は、前記基板表面に形
成された能動素子と、この能動素子に対して入力信号を
供給または前記能動素子からの出力信号を伝播する第１
配線と、前記第１配線に対してバイアス電位を印加する
第２配線とを有し、前記第１配線が前記コプラナ・ウエ
ーブ・ガイドにより構成され、前記第２配線が前記薄膜
マイクロストリップ線路により構成されていることを特
徴とする。
成された能動素子と、この能動素子に対して入力信号を
供給または前記能動素子からの出力信号を伝播する第１
配線と、前記第１配線に対してバイアス電位を印加する
第２配線とを有し、前記第１配線が前記コプラナ・ウエ
ーブ・ガイドにより構成され、前記第２配線が前記薄膜
マイクロストリップ線路により構成されていることを特
徴とする。
【００１７】請求項５記載の発明の前記誘電体層は樹脂
を少なくとも２度以上重ね塗りすることによって形成す
ることを特徴とする。
を少なくとも２度以上重ね塗りすることによって形成す
ることを特徴とする。
【００１８】
【発明の実施の形態】以下に、本発明の実施の形態を説
明する。
明する。
【００１９】図１は本発明の半導体装置の第１の実施の
形態である配線部の構造を示した断面図である。但し、
従来例と同一部分には同一符号を用い、適宜その説明を
省略する。
形態である配線部の構造を示した断面図である。但し、
従来例と同一部分には同一符号を用い、適宜その説明を
省略する。
【００２０】半導体装置は、半導体基板１上に、第１の
メタル層２、薄膜誘電体層３、第２のメタル層４が順次
形成されている。
メタル層２、薄膜誘電体層３、第２のメタル層４が順次
形成されている。
【００２１】半導体基板１は砒化ガリウム等の半絶縁性
半導体基板等であり、その上には図示しない能動素子で
あるＨＥＭＴ（高電子移動度トランジスタ）が形成され
ている。第１のメタル層２と第２のメタル層４の間の薄
膜誘電体層３の材料としては、ポリイミド、ＢＣＢ（bi
sbenzocyclobutene monomers）、アモルフアスフッ素樹
脂等が使用可能である。また、第１のメタル層２と第２
のメタル層４とはヴィアホール５で接続されている。
半導体基板等であり、その上には図示しない能動素子で
あるＨＥＭＴ（高電子移動度トランジスタ）が形成され
ている。第１のメタル層２と第２のメタル層４の間の薄
膜誘電体層３の材料としては、ポリイミド、ＢＣＢ（bi
sbenzocyclobutene monomers）、アモルフアスフッ素樹
脂等が使用可能である。また、第１のメタル層２と第２
のメタル層４とはヴィアホール５で接続されている。
【００２２】半導体チップに設けられた配線としてＴＦ
ＭＳＬ６と第１のメタル層２を用いて作られたＣＰＷ
（コプラナ・ウエーブ・ガイド）７との両者がある。Ｃ
ＰＷ７が作られている部分の薄膜誘電体層３は他のＴＦ
ＭＳＬ６などが作られている部分に比べて薄くなってい
る。又、薄膜誘電体層３の厚い部分と薄い部分はテーパ
ー状を成している。
ＭＳＬ６と第１のメタル層２を用いて作られたＣＰＷ
（コプラナ・ウエーブ・ガイド）７との両者がある。Ｃ
ＰＷ７が作られている部分の薄膜誘電体層３は他のＴＦ
ＭＳＬ６などが作られている部分に比べて薄くなってい
る。又、薄膜誘電体層３の厚い部分と薄い部分はテーパ
ー状を成している。
【００２３】次に、図面を参照して、本実施の形態の半
導体装置の製造方法を説明する。図２〜図８は本実施の
形態の半導体装置の製造工程を説明する断面図で、ＨＥ
ＭＴに用いられる積層構造ウエハを示したものである。
導体装置の製造方法を説明する。図２〜図８は本実施の
形態の半導体装置の製造工程を説明する断面図で、ＨＥ
ＭＴに用いられる積層構造ウエハを示したものである。
【００２４】まず、図２に示したように半絶縁性ＧａＡ
ｓ等の半導体基板２１の上にバッファ層２２、チャネル
層２３、スペーサ層２４、電子供給層２５、ショットキ
ーコンタクト層２６、オーミックコンタクト層２７をＭ
ＢＥ法により順次成長していく。チャネル層２３はアン
ドーブ層であって、電子供給層２５から電子が供給され
て、ここに２次元電子ガスが形成されることになる。
ｓ等の半導体基板２１の上にバッファ層２２、チャネル
層２３、スペーサ層２４、電子供給層２５、ショットキ
ーコンタクト層２６、オーミックコンタクト層２７をＭ
ＢＥ法により順次成長していく。チャネル層２３はアン
ドーブ層であって、電子供給層２５から電子が供給され
て、ここに２次元電子ガスが形成されることになる。
【００２５】このように結晶成長を行った基板の素子形
成領域以外の部分をエッチングして素子分離を行った
後、図３のように、ソース・ドレイン領域にオーミック
電極２１０、２１１を形成する。これら、オーミック電
極２１０、２１１で囲まれた範囲が素子領域になる。
成領域以外の部分をエッチングして素子分離を行った
後、図３のように、ソース・ドレイン領域にオーミック
電極２１０、２１１を形成する。これら、オーミック電
極２１０、２１１で囲まれた範囲が素子領域になる。
【００２６】続いて、ゲート領域に開口を持つフォトレ
ジスト・パターンを形成し、このフォトレジスト・パタ
ーンを用いてゲート領域のオーミックコンタクト層２７
をエッチングし、ショットキーコンタクト層２６を露出
させる。そしてゲート電極材料を蒸着し、リフトオフ加
工をして図４に示すような断面形状がＴ型のゲート電極
２１５を形成する。
ジスト・パターンを形成し、このフォトレジスト・パタ
ーンを用いてゲート領域のオーミックコンタクト層２７
をエッチングし、ショットキーコンタクト層２６を露出
させる。そしてゲート電極材料を蒸着し、リフトオフ加
工をして図４に示すような断面形状がＴ型のゲート電極
２１５を形成する。
【００２７】次に、フォトレジストをコーティングし、
伝送線路や各端子の引き出し配線領域のパタ−ニングを
する。そしてメタル材料を蒸着し、リフトオフ法によ
り、図５に示すように第１のメタル層２１６を形成す
る。その後、ＣＶＤ法により、全面にパッシベーション
膜となるＳｉＮ２１７を堆積させる。
伝送線路や各端子の引き出し配線領域のパタ−ニングを
する。そしてメタル材料を蒸着し、リフトオフ法によ
り、図５に示すように第１のメタル層２１６を形成す
る。その後、ＣＶＤ法により、全面にパッシベーション
膜となるＳｉＮ２１７を堆積させる。
【００２８】更に、図６に示すようにオーミック電極２
１０上及びゲート引き出し電極２１５上をはじめとする
第１のメタル層２と第２のメタル層４とを接続するヴィ
アホールとなる領域のＳｉＮにコンタクトホール２１８
を開け、ＢＣＢ等の樹脂２１９をコーティングして硬化
させる。
１０上及びゲート引き出し電極２１５上をはじめとする
第１のメタル層２と第２のメタル層４とを接続するヴィ
アホールとなる領域のＳｉＮにコンタクトホール２１８
を開け、ＢＣＢ等の樹脂２１９をコーティングして硬化
させる。
【００２９】次に、フォトレジスト２２０をコーティン
グし、第１のメタル層２と第２のメタル層４とを接続す
るヴィアホールとなる領域をパターニングする。その
後、ＲＩＥにより樹脂をエッチングした後、フォトレジ
スト２２０を剥離する。
グし、第１のメタル層２と第２のメタル層４とを接続す
るヴィアホールとなる領域をパターニングする。その
後、ＲＩＥにより樹脂をエッチングした後、フォトレジ
スト２２０を剥離する。
【００３０】次に図７に示すように感光性ＢＣＢをコー
ティングし、第１のメタル層２と第２のメタル層１とを
接続するヴィァホールとなる領域及び第１のメタル層２
を使用して設けられたＣＰＷ７上の領域以外の部分にＢ
ＣＢ層（樹脂２１９に相当）を形成する。
ティングし、第１のメタル層２と第２のメタル層１とを
接続するヴィァホールとなる領域及び第１のメタル層２
を使用して設けられたＣＰＷ７上の領域以外の部分にＢ
ＣＢ層（樹脂２１９に相当）を形成する。
【００３１】続いて、更にコーティングし直したフォト
レジストで、第２のメタル層４となる配線、第１のメタ
ル層２と第２のメタル層４とを接続するヴィアホール部
等をパターニングする。そしてメタル材料を蒸着し、図
８に示すようにリフトオフ工程により、第２のメタル層
２２１を形成する。
レジストで、第２のメタル層４となる配線、第１のメタ
ル層２と第２のメタル層４とを接続するヴィアホール部
等をパターニングする。そしてメタル材料を蒸着し、図
８に示すようにリフトオフ工程により、第２のメタル層
２２１を形成する。
【００３２】尚、図６及び図７に示すようにＢＣＢ等の
樹脂２１９を２度塗りして、薄膜誘電層の厚さを制御し
ている。即ち、ＣＰＷ７上の薄いＢＣＢ樹脂２１９を１
度目のＢＣＢ塗布で作り、続いて、２度目のＢＣＢ塗布
により、ＴＦＭＳＬ部の厚いＢＣＢ樹脂２１９を作るこ
とにより、ＴＦＭＳＬ部には厚い薄膜誘電層３が、ＣＰ
Ｗ７部には薄い薄膜誘電層３が形成されることになる。
樹脂２１９を２度塗りして、薄膜誘電層の厚さを制御し
ている。即ち、ＣＰＷ７上の薄いＢＣＢ樹脂２１９を１
度目のＢＣＢ塗布で作り、続いて、２度目のＢＣＢ塗布
により、ＴＦＭＳＬ部の厚いＢＣＢ樹脂２１９を作るこ
とにより、ＴＦＭＳＬ部には厚い薄膜誘電層３が、ＣＰ
Ｗ７部には薄い薄膜誘電層３が形成されることになる。
【００３３】また、上記した厚さの違うＢＣＢ樹脂２１
９を作った時、その境目をテーパー状にするには、感光
性ＢＣＢを用い、露光量条件を調整することによって、
テーパー角を所望の値に制御して作ることができる。
９を作った時、その境目をテーパー状にするには、感光
性ＢＣＢを用い、露光量条件を調整することによって、
テーパー角を所望の値に制御して作ることができる。
【００３４】以上で、製造工程は終了する。
【００３５】本実施の形態によれば、ＴＦＭＳＬ６部の
信号線とグラウンド間の誘電体層３の厚みと比較して、
ＣＰＷ７部の第１のメタル層２の薄膜電体層３の厚みの
方が薄い構造を持ため、配線面積を小さくしたままで、
ＣＰＷ７の実行誘電率を低くすることができ、ＣＰＷ７
の特性インピーダンスの調整可能な範囲を広げることが
できると共に、低損失でクロストークを少なくすること
ができる。これにより、上記配線構造を高周波回路に使
用した時に高周波回路の性能を向上させることができ
る。
信号線とグラウンド間の誘電体層３の厚みと比較して、
ＣＰＷ７部の第１のメタル層２の薄膜電体層３の厚みの
方が薄い構造を持ため、配線面積を小さくしたままで、
ＣＰＷ７の実行誘電率を低くすることができ、ＣＰＷ７
の特性インピーダンスの調整可能な範囲を広げることが
できると共に、低損失でクロストークを少なくすること
ができる。これにより、上記配線構造を高周波回路に使
用した時に高周波回路の性能を向上させることができ
る。
【００３６】更に、薄膜誘電体層３をＢＣＢ樹脂２１９
の２度塗りで厚い部分と薄い部分を形成する際に、その
境界をテーパー状とするため、第１のメタル層２を使用
して形成されたＣＰＷ７の信号線とＴＦＭＳＬ６の信号
線接続部の段切れを減らすことができる。具体的には、
２層のＢＣＢ樹脂２１９間に中間メタル層を作り、ヴィ
アホールの側面メタルがこの中間メタル層に接続された
時に段切れを減らすことができる。
の２度塗りで厚い部分と薄い部分を形成する際に、その
境界をテーパー状とするため、第１のメタル層２を使用
して形成されたＣＰＷ７の信号線とＴＦＭＳＬ６の信号
線接続部の段切れを減らすことができる。具体的には、
２層のＢＣＢ樹脂２１９間に中間メタル層を作り、ヴィ
アホールの側面メタルがこの中間メタル層に接続された
時に段切れを減らすことができる。
【００３７】尚、配線は、第１のメタル層２と第２のメ
タル層４の両方に形成可能であるが、メタルパターンの
微細加工精度が高いのは第１のメタル層２なので、小
形、高精度が要求される部分には第１のメタル層２を用
いたＣＰＷ７が最も適していると考えられる。
タル層４の両方に形成可能であるが、メタルパターンの
微細加工精度が高いのは第１のメタル層２なので、小
形、高精度が要求される部分には第１のメタル層２を用
いたＣＰＷ７が最も適していると考えられる。
【００３８】図９は本発明の半導体装置の第２の実施の
形態の配線部を示した断面図である。但し、図１に示し
た第１の実施の形態と同様の部分には同一符号を付し、
且つその説明を適宜省略する。
形態の配線部を示した断面図である。但し、図１に示し
た第１の実施の形態と同様の部分には同一符号を付し、
且つその説明を適宜省略する。
【００３９】本実施の形態が先の実施の形態と異なる点
は、第１のメタル層２を用いて作られたＣＰＷ７上の薄
膜誘電体層３の厚みがゼロであることである。つまり、
ＣＰＷ７上には薄膜誘電体層３がかかっていない構造と
なっている。
は、第１のメタル層２を用いて作られたＣＰＷ７上の薄
膜誘電体層３の厚みがゼロであることである。つまり、
ＣＰＷ７上には薄膜誘電体層３がかかっていない構造と
なっている。
【００４０】本構造を用いることにより、第１のメタル
層を用いてＣＰＷを作った際に、その実効インピーダン
スを一層低下させることができるため、ＣＰＷの特性イ
ンピーダンスをより一層高くすることができると同時
に、隣接ＣＰＷ７とのクロストークを更に減らす効果も
期待できる。
層を用いてＣＰＷを作った際に、その実効インピーダン
スを一層低下させることができるため、ＣＰＷの特性イ
ンピーダンスをより一層高くすることができると同時
に、隣接ＣＰＷ７とのクロストークを更に減らす効果も
期待できる。
【００４１】図１０は本発明の半導体装置の第３の実施
の形態の配線部を示した断面図である。但し、図１に示
した第１の実施の形態と同様の部分には同一符号を付
し、且つその説明を適宜省略する。
の形態の配線部を示した断面図である。但し、図１に示
した第１の実施の形態と同様の部分には同一符号を付
し、且つその説明を適宜省略する。
【００４２】本実施の形態が先の実施の形態と異なる点
は、半導体基板１上に第１の薄膜誘電体層９と第２の薄
膜誘電体層１０の２層と、第１のメタル層２、第２のメ
タル層４及び第３のメタル層８の３層を有しているとこ
ろにある。
は、半導体基板１上に第１の薄膜誘電体層９と第２の薄
膜誘電体層１０の２層と、第１のメタル層２、第２のメ
タル層４及び第３のメタル層８の３層を有しているとこ
ろにある。
【００４３】このような薄膜誘電体層が複数層ある構造
の場合でも、ＣＰＷ７が構成されている部分の薄膜誘電
体層の厚みを薄くすることにより、図１に示した第１の
実施の形態と同様な効果を得ることができる。
の場合でも、ＣＰＷ７が構成されている部分の薄膜誘電
体層の厚みを薄くすることにより、図１に示した第１の
実施の形態と同様な効果を得ることができる。
【００４４】図１１は本発明の半導体装置の第４の実施
の形態を示した平面図で、図１２は図１１のＡ−Ａ´断
面図である。本実施の形態は、第１の実施の形態で述べ
た配線構造を高周波増幅器ＭＭＩＣに適用したものであ
る。但し、図１に示した第１の実施の形態と同様の部分
には同一符号を付し、且つその説明を適宜省略する。
の形態を示した平面図で、図１２は図１１のＡ−Ａ´断
面図である。本実施の形態は、第１の実施の形態で述べ
た配線構造を高周波増幅器ＭＭＩＣに適用したものであ
る。但し、図１に示した第１の実施の形態と同様の部分
には同一符号を付し、且つその説明を適宜省略する。
【００４５】高周波増幅器ＭＭＩＣは、トランジスタＴ
ｒ１、Ｔｒ２の２段構成であり、これら２つのトランジ
スタの他に整合回路、バイアス回路が形成されている。
ｒ１、Ｔｒ２の２段構成であり、これら２つのトランジ
スタの他に整合回路、バイアス回路が形成されている。
【００４６】ここで、トランジスタＴｒ１，Ｔｒ２には
ＨＥＭＴを用いている。整合回路はカップリング用のＭ
ＩＭキャパシタＣ１とＲＦ信号伝達方向の配線であるＣ
ＰＷ及びＴＦＭＳＬを用いたスタブ９１などから構成さ
れている。バイアス回路としては、ＴＦＭＳＬを用いた
スタブ９２とデカップリング用ＭＩＭキャパシタＣ２等
により、トランジスタＴｒ１のバイアス回路が、ＴＦＭ
ＳＬを用いたスタブ９４とデカップリング用ＭＩＭキャ
パシタＣ５等により、トランジスタＴｒ２のバイアス回
路が構成されている。又、ＴＦＭＳＬは整合回路の一部
の役割も同時に果たしている。
ＨＥＭＴを用いている。整合回路はカップリング用のＭ
ＩＭキャパシタＣ１とＲＦ信号伝達方向の配線であるＣ
ＰＷ及びＴＦＭＳＬを用いたスタブ９１などから構成さ
れている。バイアス回路としては、ＴＦＭＳＬを用いた
スタブ９２とデカップリング用ＭＩＭキャパシタＣ２等
により、トランジスタＴｒ１のバイアス回路が、ＴＦＭ
ＳＬを用いたスタブ９４とデカップリング用ＭＩＭキャ
パシタＣ５等により、トランジスタＴｒ２のバイアス回
路が構成されている。又、ＴＦＭＳＬは整合回路の一部
の役割も同時に果たしている。
【００４７】ＣＰＷ上には適当な間隔で第２のメタル層
を使用したブリッジ１５が形成されていて、このブリッ
ジ１５を介してＣＰＷの両側のグラウンドを電気的に同
電位にしている。尚、カップリングキャパシタＣ１、Ｃ
４、Ｃ７は同時にＣＰＷの信号線の役割も果たしてい
る。
を使用したブリッジ１５が形成されていて、このブリッ
ジ１５を介してＣＰＷの両側のグラウンドを電気的に同
電位にしている。尚、カップリングキャパシタＣ１、Ｃ
４、Ｃ７は同時にＣＰＷの信号線の役割も果たしてい
る。
【００４８】図１３は図１１に示した高周波増幅器ＭＭ
ＩＣの回路図である。入力端子（パッド）８１、キャパ
シタＣ１，トランジスタＴｒ１、キャパシタＣ４、トラ
ンジスタＴｒ２、キャパシタＣ７、出力端子８６はＲＦ
信号伝送系を成し、ここをＲＦ信号が入力端子８１から
出力端子８６方向へ伝達される。Ｚ９１は図１１に示し
たＴＦＭＳＬを用いたスタブ９１のインピーダンスで、
Ｚ９１、Ｚ９２，Ｚ９３，Ｚ９４，Ｚ９５も同様に図１
１に示したスタブ９２、９３、９４、９５のインピーダ
ンスである。他の構成部分の符号も図１１に示した高周
波増幅器ＭＭＩＣの符号に対応している。又、図中、Ｚ
は配線等で構成されるインピーダンスを示している。
ＩＣの回路図である。入力端子（パッド）８１、キャパ
シタＣ１，トランジスタＴｒ１、キャパシタＣ４、トラ
ンジスタＴｒ２、キャパシタＣ７、出力端子８６はＲＦ
信号伝送系を成し、ここをＲＦ信号が入力端子８１から
出力端子８６方向へ伝達される。Ｚ９１は図１１に示し
たＴＦＭＳＬを用いたスタブ９１のインピーダンスで、
Ｚ９１、Ｚ９２，Ｚ９３，Ｚ９４，Ｚ９５も同様に図１
１に示したスタブ９２、９３、９４、９５のインピーダ
ンスである。他の構成部分の符号も図１１に示した高周
波増幅器ＭＭＩＣの符号に対応している。又、図中、Ｚ
は配線等で構成されるインピーダンスを示している。
【００４９】入力パッド８１（ＲＦｉｎ）から入力され
た高周波信号はカップリングキャパシタＣ１を通してト
ランジスタＴｒ１に入力され、ここで増幅される。増幅
された高周波信号はカップリングキャパシタＣ４を通し
て、トランジスタＴｒ２に入力され、ここで増幅され、
カップリングキャパシタＣ７を通し、出力パッド８６
（ＲＦｏｕｔ）から外部に出力される。
た高周波信号はカップリングキャパシタＣ１を通してト
ランジスタＴｒ１に入力され、ここで増幅される。増幅
された高周波信号はカップリングキャパシタＣ４を通し
て、トランジスタＴｒ２に入力され、ここで増幅され、
カップリングキャパシタＣ７を通し、出力パッド８６
（ＲＦｏｕｔ）から外部に出力される。
【００５０】ところで、線路長が長く必要であり、高い
寸法精度が必要でない部分には小形化に有効であるＴＦ
ＭＳＬを適用し、一方、長い線路長が必要でなく高い寸
法精度が必要である部分には、高精度でパタ−ニングで
きる第１のメタル層を使用したＣＰＷを適用すること
が、回路の小形化、高性能化に有効である。
寸法精度が必要でない部分には小形化に有効であるＴＦ
ＭＳＬを適用し、一方、長い線路長が必要でなく高い寸
法精度が必要である部分には、高精度でパタ−ニングで
きる第１のメタル層を使用したＣＰＷを適用すること
が、回路の小形化、高性能化に有効である。
【００５１】そこで、本実施の形態の高周波増幅器の場
合には、ＲＦ信号伝達方向の配線としてＣＰＷを採用
し、スタブ用及びバイアス供給用配線として前記ＴＦＭ
ＳＬを適用した。この場合、ＴＦＭＳＬの信号線を第２
のメタル層に形成し、グラウンドを第１のメタル層に形
成することになるが、この時、第１のメタル層におい
て、ＣＰＷのグラウンドとＴＦＭＳＬのグラウンドを兼
用することにより、更なる小形化を達成している。
合には、ＲＦ信号伝達方向の配線としてＣＰＷを採用
し、スタブ用及びバイアス供給用配線として前記ＴＦＭ
ＳＬを適用した。この場合、ＴＦＭＳＬの信号線を第２
のメタル層に形成し、グラウンドを第１のメタル層に形
成することになるが、この時、第１のメタル層におい
て、ＣＰＷのグラウンドとＴＦＭＳＬのグラウンドを兼
用することにより、更なる小形化を達成している。
【００５２】ＭＭＩＣ上には、周辺電極部を除いた内側
に薄膜誘電体層が形成されていて、この誘電体の厚みは
場所によって異なる。即ち、ＴＦＭＳＬ上がおよそ１０
μｍ、ＣＰＷ上及びトランジスタＴｒ１、２上がおよそ
１μｍである。このように、薄膜誘電体層の一部を薄く
することにり、ＣＰＷ部の特性インピーダンス制御と低
損失化を実現できる。また、トランジスタＴｒ１、Ｔｒ
２のゲー卜電極、ドレイン電極間の容量を低減でき、高
周波領域での性能が向上する。
に薄膜誘電体層が形成されていて、この誘電体の厚みは
場所によって異なる。即ち、ＴＦＭＳＬ上がおよそ１０
μｍ、ＣＰＷ上及びトランジスタＴｒ１、２上がおよそ
１μｍである。このように、薄膜誘電体層の一部を薄く
することにり、ＣＰＷ部の特性インピーダンス制御と低
損失化を実現できる。また、トランジスタＴｒ１、Ｔｒ
２のゲー卜電極、ドレイン電極間の容量を低減でき、高
周波領域での性能が向上する。
【００５３】薄膜誘電体層形成エリアの縁の形を垂直で
はなく適当な角度を持たせたテーパ状に形成することに
より、第１のメタル層と第２のメタル層接続部での段切
れを減らすことが出来る。このテーパ形状形成方法は、
薄膜誘電体層形成工程での条件制御によって形成可能で
あるほか、図示しないが薄膜誘電体層を一層ではなく複
数層重ね、各層の薄膜誘電体層形成エリアの縁の位置を
ずらすことによっても形成可能である。
はなく適当な角度を持たせたテーパ状に形成することに
より、第１のメタル層と第２のメタル層接続部での段切
れを減らすことが出来る。このテーパ形状形成方法は、
薄膜誘電体層形成工程での条件制御によって形成可能で
あるほか、図示しないが薄膜誘電体層を一層ではなく複
数層重ね、各層の薄膜誘電体層形成エリアの縁の位置を
ずらすことによっても形成可能である。
【００５４】本実施の形態の高周波増幅器は、ＴＦＭＳ
Ｌ部の信号線とグラウンドの間の誘電体層厚と比較し
て、ＣＰＷ部の薄膜電体層の厚み（例えば１０μｍ）の
方が薄い（例えば１μｍ）構造を持ため、配線面積を小
さくしたままで、ＣＰＷ７の実行誘電率を低くすること
ができ、動作周波数６０ＧＨｚの点で利得１０ｄＢを得
た。これは、類似構造である薄膜誘電体層の厚みを１０
μｍ一定にした高周波増幅器に比べ利得を３ｄＢ向上さ
せることができ、高周波増幅器の性能向上を確認するこ
とができた。
Ｌ部の信号線とグラウンドの間の誘電体層厚と比較し
て、ＣＰＷ部の薄膜電体層の厚み（例えば１０μｍ）の
方が薄い（例えば１μｍ）構造を持ため、配線面積を小
さくしたままで、ＣＰＷ７の実行誘電率を低くすること
ができ、動作周波数６０ＧＨｚの点で利得１０ｄＢを得
た。これは、類似構造である薄膜誘電体層の厚みを１０
μｍ一定にした高周波増幅器に比べ利得を３ｄＢ向上さ
せることができ、高周波増幅器の性能向上を確認するこ
とができた。
【００５５】なお、本発明は上述した実施の形態に限定
されるものではない。例えば、上述の実施の形態ではＨ
ＥＭＴを用いた半導体装置について述べてきたが、本発
明はその他どのような素子に関しても、縦形構造のバイ
ポーラトランジスタ全般にも応用可能である。また、受
動素子のみで構成される高周波回路装置にも適用可能で
ある。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施できる。
されるものではない。例えば、上述の実施の形態ではＨ
ＥＭＴを用いた半導体装置について述べてきたが、本発
明はその他どのような素子に関しても、縦形構造のバイ
ポーラトランジスタ全般にも応用可能である。また、受
動素子のみで構成される高周波回路装置にも適用可能で
ある。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施できる。
【００５６】
【発明の効果】以上詳述したように本発明の半導体装置
によれば、第１のメタル層、薄膜誘電体層、第２のメタ
ル層を持つ半導体チップにおいて、第１のメタル層を使
用したＣＰＷとＴＦＭＳＬが設けられており、ＣＰＷ部
の薄膜誘電体層の厚みがＴＦＭＳＬ部の薄膜誘電体層の
厚みより薄い構造とすることにより、ＣＰＷ部の実行誘
電率を低下させることができるため、ＣＰＷ部の特性イ
ンピーダンスの調整可能な範囲を広げることができ、低
損失でクロストークが少なく、高性能のＭＭＩＣを実現
することができる。更に、第１のメタル層を使用して形
成されたＣＰＷの信号線とＴＦＭＳＬの信号線との接続
部をテーパ状に形成したため、接続部の段切れを減らす
ことができる。
によれば、第１のメタル層、薄膜誘電体層、第２のメタ
ル層を持つ半導体チップにおいて、第１のメタル層を使
用したＣＰＷとＴＦＭＳＬが設けられており、ＣＰＷ部
の薄膜誘電体層の厚みがＴＦＭＳＬ部の薄膜誘電体層の
厚みより薄い構造とすることにより、ＣＰＷ部の実行誘
電率を低下させることができるため、ＣＰＷ部の特性イ
ンピーダンスの調整可能な範囲を広げることができ、低
損失でクロストークが少なく、高性能のＭＭＩＣを実現
することができる。更に、第１のメタル層を使用して形
成されたＣＰＷの信号線とＴＦＭＳＬの信号線との接続
部をテーパ状に形成したため、接続部の段切れを減らす
ことができる。
【図１】本発明の半導体装置の第１の実施の形態である
配線部の構造を示した断面図である。
配線部の構造を示した断面図である。
【図２】図１で示した本実施の形態の半導体装置の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図３】図１で示した本実施の形態の半導体装置の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図４】図１で示した本実施の形態の半導体装置の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図５】図１で示した本実施の形態の半導体装置の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図６】図１で示した本実施の形態の半導体装置の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図７】図１で示した本実施の形態の半導体装置の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図８】図１で示した本実施の形態の半導体装置の製造
工程を説明する断面図である。
工程を説明する断面図である。
【図９】本発明の半導体装置の第２の実施の形態の配線
部を示した断面図である。
部を示した断面図である。
【図１０】本発明の半導体装置の第３の実施の形態の配
線部を示した断面図である。
線部を示した断面図である。
【図１１】本発明の半導体装置の第４の実施の形態を示
した平面図である。
した平面図である。
【図１２】図１１のＡ−Ａ´断面図である。
【図１３】図１１に示した高周波増幅器の回路図であ
る。
る。
【図１４】従来の半導体チップの配線部の構成例を示し
た断面図である。
た断面図である。
【図１５】従来の薄膜誘電体層を持つ半導体チップの配
線部の構成例を示した断面図である。
線部の構成例を示した断面図である。
１ 半導体基板
２ 第１のメタル層
３ 薄膜誘電体層
４ 第２のメタル層
５ ヴィアホール
６ 薄膜マイクロストリップ線路（ＴＦＭＳＬ）
７ コプラナ・ウエーブ・ガイド（ＣＰＷ）
８ 第３のメタル層
９ 第１の薄膜誘電体層
１０ 第２の薄膜誘電体層
１５ ブリッジ
２１ 半絶縁性半導体基板
２２ バッファ層
２３ チャネル層
２４ スペーサ層
２５ 電子供給層
２６ シヨットキーコンタクト層
２７ オーミックコンタクト層
２１０ オーミック電極（ソース側）
２１１ オーミック電極（ドレイン側）
２１５ ゲート電極
２１６ 第１のメタル層
２１７ パッシベーション膜
２１８ コンタクトホール
２１９ 樹脂
２２０ フォトレジスト
２２１ 第２のメタル層
Ｃ１〜Ｃ７ ＭＩＭキャパシタ
Ｔｒ１、Ｔｒ２ トランジスタ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 27/04
H01L 27/095
H01P 5/08
Claims (5)
- 【請求項１】 第１領域及び第２領域を有する基板と、
この基板上に形成された第１メタル層と、この第１メタ
ル層上に形成され、前記第１領域上で第１の厚みを有
し、前記第２領域上で前記第１の厚みよりも厚い第２の
厚みを有する誘電体層と、この誘電体層上に形成された
第２メタル層とを有し、前記第１領域上の前記第１メタ
ル層は信号線路及びこの信号線路近傍に形成された基準
電位パターンとを備えたコプラナ・ウエーブ・ガイドを
構成し、前記第２領域上の前記第１メタル層及び前記第
２メタル層は一方のメタル層を信号線路、他方のメタル
層を基準電位パタ一ンとする薄膜マイクロストリップ線
路を構成することを特徴とする半導体装置。 - 【請求項２】 前記誘電体層は、前記第１の厚みを有す
る第１誘電体層と、前記第２の厚みから前記第１の厚み
を減じた厚みを有する第２誘電体層からなることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 第１領域及び第２領域を有する基板と、
この基板上に形成された第１メタル層と、この第１メタ
ル層上の前記第２領域上にのみ形成された誘電体層と、
この誘電体層上に形成された第２メタル層とを有し、前
記第１領域上の前記第１メタル層は信号線路及びこの信
号線路近傍に形成された基準電位パターンとを備えたコ
プラナ・ウエーブ・ガイドを構成し、前記第２領域上の
前記第１メタル層及び前記第２メタル層は一方のメタル
層を信号線路、他方のメタル層を基準電位パターンとす
る薄膜マイクロストリップ線路を構成することを特徴と
する半導体装置。 - 【請求項４】 前記基板表面に形成された能動素子と、
この能動素子に対して入力信号を供給または前記能動素
子からの出力信号を伝播する第１配線と、前記第１配線
に対してバイアス電位を印加する第２配線とを有し、前
記第１配線が前記コプラナ・ウエーブ・ガイドにより構
成され、前記第２配線が前記薄膜マイクロストリップ線
路により構成されていることを特徴とする請求項１乃至
３のいずれか１項に記載の半導体装置。 - 【請求項５】 前記誘電体層は樹脂を少なくとも２度以
上重ね塗りすることによって形成することを特徴とする
請求項１又は２記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34743398A JP3493152B2 (ja) | 1998-12-07 | 1998-12-07 | 半導体装置 |
| US09/434,475 US6455880B1 (en) | 1998-11-06 | 1999-11-05 | Microwave semiconductor device having coplanar waveguide and micro-strip line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34743398A JP3493152B2 (ja) | 1998-12-07 | 1998-12-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000174209A JP2000174209A (ja) | 2000-06-23 |
| JP3493152B2 true JP3493152B2 (ja) | 2004-02-03 |
Family
ID=18390208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34743398A Expired - Fee Related JP3493152B2 (ja) | 1998-11-06 | 1998-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3493152B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4130323B2 (ja) | 2002-03-28 | 2008-08-06 | 株式会社東芝 | 高周波フィルタ及び高周波集積回路 |
| CN113113440B (zh) * | 2021-04-13 | 2023-03-28 | 中国电子科技集团公司第四十四研究所 | 一种抗辐射加固栅介质的emccd结构 |
-
1998
- 1998-12-07 JP JP34743398A patent/JP3493152B2/ja not_active Expired - Fee Related
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| JP2000174209A (ja) | 2000-06-23 |
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