JPH08288463A - ストリップ線路、インダクタ素子、およびモノリシックマイクロ波集積回路、ならびにこれらの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】高周波電流の表皮効果による線路の高抵抗化を
防止できる構造を有する低損失のストリップ線路を提供
するとともに、これにより低損失のモノリシックマイク
ロ波ＩＣを提供する。 【構成】ストリップ線路の配線層の断面形状がその厚み
方向に幅の大きさを異にする構造、あるいは配線層に絶
縁物の粒子または空隙を含む断面構造を備えるストリッ
プ線路、該ストリップ線路の螺旋状形状を有するインダ
クタ素子、およびこれらを含むモノリシックマイクロ波
ＩＣ、ならびにこれらの製造方法。 【効果】低伝送損失のストリップ線路を作製でき、ま
た、インダクタ素子の低損失化、およびモノリシックマ
イクロ波ＩＣの高利得化、低雑音化ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、移動通信、衛星通信、
および衛星放送等のマイクロ波、ミリ波領域で動作する
ストリップ線路の低損失化の構造および製造方法に係
り、またこれによる集積回路の高性能化の改善に関す
る。

【０００２】

【従来の技術】小型の高周波回路を実現するために高周
波動作する能動素子と、インピ−ダンス整合用のストリ
ップ線路、インダクタ素子、容量等の受動素子をＧａＡ
ｓ、ＩｎＰ等の半絶縁性化合物半導体基板上につくるモ
ノリシックマイクロ波集積回路（Monolithic Microwave
Integrated Circuit、以下、モノリシックマイクロ波
ＩＣという）が実用化されている。このモノリシックマ
イクロ波ＩＣの高利得化、高出力化などの高性能化の為
には、能動素子の高性能化とともに、ストリップ線路の
低損失化が必須である。従来のモノリシックマイクロ波
ＩＣに用いられるストリップ線路の伝送損失に関して
は、例えば阿部英太郎著『マイクロ波』の『３．６マイ
クロストリップの損失』の節（４３頁〜４７頁；１９８
３年刊／東京大学出版会）において論じられている。図
２に従来のストリップ線路の断面図を示す。厚さｈの半
絶縁性半導体基板１０上に、幅ｗ、厚さｔのストリップ
線路１１’がＡｕなどの導体で形成されている。１２は
裏面電極である。

【０００３】ストリップ線路の特性インピ−ダンスＺ₀
は、マイクロ波、ミリ波回路において整合回路を作製す
る上で重要なパラメ−タであり、ｗとｈの比によって決
まる。すなわち、基板厚みｈおよび基板の比誘電率εｒ
が与えられれば、所望の特性インピ−ダンスＺ₀を得る
ためのストリップ線路幅ｗは自動的に決まる。図３にス
トリップ線路の幅による、特性インピ−ダンスの変化を
示す。なおストリップ線路の特性インピ−ダンスＺ
₀は、近似的に次式で表される。

【０００４】

【数１】

【０００５】次に、線幅ｗを有するストリップ線路の伝
送損失に関して述べる。伝送損失は、導体損、誘電損、
放射損の順に小さくなり、導体損の割合が最も大きい。
導体損は、高周波電流がストリップ線路に流れる際に、
その抵抗で生じるジュ−ル損である。動作周波数をｆと
すると、導体損は√ｆに比例して増大するため、高周波
動作するほど大きくなる。一般に、高周波における導体
の抵抗Ｒは直流抵抗Ｒ₀より大きくなる。これは高周波
においては導体断面中の電流の分布が一様でなく、電流
が導体の内部より、表面の方に集中して流れる表皮効果
のためである。電流密度が表面の１／ｅに低下する厚み
を表皮深さδと言い、動作周波数ｆに依存し、次式で表
される。

【０００６】

【数２】

【０００７】すなわち、端の無い無限平板の導体を流れ
る高周波電流はその厚さ方向に一様に流れることはな
い。このため、導体厚みを表皮深さδの２倍から３倍ま
で厚くするのは高周波抵抗Ｒの低減に効果があるもの
の、それ以上導体を厚くしてもＲの低減効果はほとんど
ない。次に、図２の矩形断面を有する導体１１’（この
部分を以下単に配線層ともいう）に流れる高周波電流の
電流分布を示す。図中のグラフの実線はそれぞれ導体の
上面と下面の電流Ｉ（ｘ）の分布を表している。導体１
１’の断面において、１３’のハッチングを施した部分
が電流密度の高い場所に対応しており、このことからわ
かるように、導体底面と導体下端に集中して電流は流れ
ることになる。

【０００８】

【発明が解決しようとする課題】上記のように、ストリ
ップ線路の矩形断面の導体に流れる電流の流れ方は、比
抵抗と周波数を与えれば一義的に決まってくるものであ
る。また一方、導体の線幅ｗは特性インピ−ダンスによ
り決まるパラメ−タであり、勝手に高周波抵抗Ｒを低減
するために広くすることはできないという制約から、ス
トリップ線路の高周波抵抗Ｒを低減するためには、線路
をバルクの比抵抗ρの低い金属で、表皮深さδの２倍か
ら３倍までの厚さを有する矩形断面構造を作製する以外
に方法はなかった。

【０００９】本発明の目的は、高周波電流の表皮効果に
よる線路の高抵抗化を防止できる構造を有する低損失の
ストリップ線路を提供するとともに、これにより低損失
のモノリシックマイクロ波ＩＣを提供することにある。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明のストリップ線路は、一つには基本的に、基
板上に形成されたストリップ線路の配線層の断面形状が
その厚み方向に幅の大きさを異にする形状を少なくとも
一部に備えることを特徴とする。

【００１１】ここで、上記基板としては従来技術で用い
られているように、半絶縁性半導体基板を用いることが
でき、本発明は従来技術の上に広く適用できるものであ
る。

【００１２】この場合に、上記厚み方向に幅の大きさを
異にする形状としては、図１（ａ）に本発明によるスト
リップ線路の断面構造例を示すように、例えば半絶縁性
半導体基板１０上に形成した導体層１１の側面に凹凸を
有するようにすればよい。なお、１２は裏面電極であ
る。

【００１３】あるいは、上記厚み方向に幅の大きさを異
にする他の形状としては、例えば図６（ｃ）の導体４７
のコップ状の断面形状にみられるように、線路の側面に
凹みを有するものであってもよい。

【００１４】またあるいは、図１（ｂ）に本発明による
別のストリップ線路の基本的断面構造を示すように、線
路の配線層の少なくとも一部に絶縁物の粒子または空隙
を有するような構造にしてもよい。図１（ｂ）では、金
属マトリックス層１１０中に無機化合物又は有機化合物
１３０を埋め込んだ複合化材料でストリップ線路を構成
している。

【００１５】また、上記の目的を達成するための本発明
のインダクタ素子は、例えば図７の導体４７に例示がみ
られるように、上記のようなストリップ線路を、螺旋状
に巻いた形状を持たせる。これによりＱの高いインダク
タ素子が得られる。

【００１６】さらに、上記の目的を達成するための本発
明のモノリシックマイクロ波ＩＣでは、能動素子と、ス
トリップ線路と、両者をインピーダンス整合させる整合
回路を有するモノリシックマイクロ波ＩＣにおいて、上
記のような本発明のストリップ線路を用い、整合回路と
してインダクタンスの素子を構成要素として含む場合は
そのインダクタンスの素子として、例えば使用周波数帯
によっては上記本発明のインダクタ素子を、あるいは使
用周波数帯によっては所要長の上記本発明のストリップ
線路を用いる構成を少なくとも備えることとする。

【００１７】この場合に、上記モノリシックマイクロ波
ＩＣとしては、例えば図１０に示すように、能動素子７
１とともに該能動素子７１に所定の電圧を供給するため
の抵抗素子７３を含む構成と、配線層７４を有するスト
リップ線路の構成と、また整合回路には容量素子７２と
ともにインダクタ素子７８の構成を含んで形成してもよ
い。能動素子に所定の電圧を供給するための抵抗素子
は、当該のモノリシックマイクロ波ＩＣの外部回路に含
む場合もある。例えば図５に示す６０ＧＨｚのような高
周波のモノリシックマイクロ波ＩＣで、能動素子３１、
容量素子３２、ストリップ線路３７１で構成された例示
に示すように、上記の抵抗素子は含まず、また、ストリ
ップ線路によって整合回路のインダクタンスの素子を形
成することもできる。

【００１８】また、上記目的を達成するための本発明の
ストリップ線路の製造方法では、例えば図４に示すよう
に、少なくとも、露光時に発生する定在波により、側面
に波形形状を形成するホトレジストを基板上に形成する
工程と、該レジストをマスクとして選択的に導体パタ−
ンを形成する工程からなることを特徴とする。

【００１９】あるいは、ストリップ線路の他の製造方法
として、少なくとも、基板上のポジ型レジストの一部を
最適露光条件よりも不足の露光量で露光する工程と、該
レジストを現像し側面形状に凹みを付ける工程と、該レ
ジストをマスクとして選択的に導体パタ−ンを形成する
工程からなることとして、例えば図６の４７の導体形状
のストリップ線路を形成してもよい。

【００２０】またあるいは、ストリップ線路の別の製造
方法として、少なくとも、基板上にストリップ線路用配
線層を形成する工程において、例えば図８に示すよう
に、めっき液に絶縁物の細粒を分散させた液を用いるよ
うにしてもよい。

【００２１】この場合に、上記の絶縁物の粒子を有機化
合物で形成し、熱処理工程によるその炭化によってスト
リップ線路用配線層内に空隙を形成することとしてもよ
い。

【００２２】また、上記の目的を達成するため、本発明
では、ストリップ線路を以上の方法で製造するのみなら
ず、これを用いて集積回路素子としてのインダクタ素子
を形成し、あるいはこれらを含んでモノリシックマイク
ロ波ＩＣを形成することとする。

【００２３】

【作用】導体の側面は電界が集中しやすく、電流密度は
高くなる。本発明で、ストリップ線路の配線層の断面形
状がその厚み方向に幅の大きさを異にするような形状と
することは、電流密度の高い部分の表面積を大きくする
ことになる。すなわち、ストリップ線路の配線層の側面
に凹凸や凹みをつけることにより、表面積を拡大させて
表面電流を増大させることが可能になり、高周波抵抗の
低減が可能になる。図１（ａ）に配線層の側面に凹凸を
つけた場合の本発明によるストリップ線路内における電
流密度分布の高い場所をハッチング１３により示す。本
発明によれば、従来法による同寸法を有する図２のよう
な配線層の場合と比較して、側面における表面電流が増
加し、高周波直列抵抗Ｒの低いストリップ線路を作製す
ることが可能になる。

【００２４】別の方法として、図１（ｂ）に示すよう
に、絶縁物微粒子あるいは微細な空隙１３０によって
も、配線層の表面積を増大する効果がある。電流密度の
大きい部分を、ハッチング１４０で示す。本発明によれ
ば、従来法による同寸法を有する配線層と比較して、配
線層底面では深くまで電流が流れ、配線層側面において
は表面積を増加させることになり、電流を増加させるこ
とになる。そのため本発明によるストリップ線路の高周
波直列抵抗Ｒでは、従来素子に比べ直流抵抗Ｒ₀は相対
的に大きくなるが、動作周波数を増加していくと或る周
波数から逆転する。その結果、高周波直列抵抗Ｒの低い
ストリップ線路を作製できることになる。

【００２５】そこで、ストリップ線路のみならず、これ
を用いてインダクタ素子を形成し、またこれらによりモ
ノリシックマイクロ波ＩＣを形成することにより、これ
らを低損失化することが可能になる。この低損失化はモ
ノリシックマイクロ波ＩＣの高利得化、低雑音化、低消
費電力化などの高性能化をもたらすことになる。

【００２６】

【実施例】

（実施例１）図４は本発明による３０ＧＨｚ帯で動作す
るＧａＡｓモノリシックマイクロ波ＩＣに適用するスト
リップ線路の断面工程図であり、以下に詳細にその製造
方法を説明する。 （ａ）基板厚さ６００μｍの半絶縁性ＧａＡｓ基板２０
上にＳｉＯ₂等の絶縁膜２１を６００ｎｍ被着し、めっ
き用下地金属層２２を例えば下からＴｉ／Ａｕ（２０ｎ
ｍ／１５０ｎｍ）の二層構造を有する金属膜で形成す
る。Ｔｉは絶縁膜２１との密着性確保のために用いる。
次に通常のホトリソグラフィ−技術を用いてストリップ
線路に対応するレジストパタ−ン２３を形成する。ホト
レジストを露光するとき、光源からの入射波とレジスト
下面２３０からの反射波の干渉によってレジスト層に定
在波ができる。特に、めっき用下地金属層２２のように
反射率の高い金属層がレジスト下面２３０と接している
場合は、特に著しい。即ち、定在波の節の部分は露光不
足となり、現像の段階で、ホトマスク寸法とレジスト寸
法の間で偏差が生じる。本図の如くレジストにポジ型レ
ジストを用いれば、定在波の節の部分は残りやすく、レ
ジストパタ−ンの凸部２３１になり、定在波の腹の部分
がレジストパタ−ンの凹部２３２になる。一方ネガ型レ
ジストを用いる場合は逆になり、定在波の節の部分は現
像液に溶けやすく、レジストパタ−ンの凹部を形成し、
腹の部分は凸部になる。ホトリソグラフィ−で用いる光
源は、超高圧水銀灯のｇ線４０５ｎｍあるいは、ｉ線３
６５ｎｍである。真空中における波長が４０５ｎｍの場
合、レジスト中での波長は２７０ｎｍになるので、レジ
スト下面２３０からの距離ｘに対しｘ＝１３５×Ｎ（Ｎ
＝０、１、２、……）すなわち０ｎｍ、１３５ｎｍ、２
７０ｎｍ、４０５ｎｍ、……に節ができ、ｘ＝１３５
（Ｎ＋１／２）すなわち６８ｎｍ、２０３ｎｍ、……に
腹ができる。ｉ線の場合もやや間隔が狭くなるが、同様
の定在波の効果がレジスト断面に現われる。通常は、レ
ジスト現像後のポストベ−クにより、レジストの定在波
による凹凸をなくすのが一般的であるが、本法ではこの
効果を積極的に利用する。

【００２７】（ｂ）次にレジスト２３をマスクとして、
Ａｕの選択電解めっき法により、めっき用下地金属層２
２に電流を流し、配線層２４を形成する。配線層２４は
定在波によりできたレジストの凹凸を転写された形状に
なる。３０ＧＨｚで動作するＧａＡｓモノリシックマイ
クロ波ＩＣの場合、Ａｕのストリップ線路の表皮深さは
δ＝０．４３μｍである。ストリップ線路の膜厚は、δ
の３倍に選び、１．３μｍを用いる。

【００２８】（ｃ）レジスト２３をレジスト剥離材で除
去後、配線層２４をマスクとして、電解めっき用の下地
金属膜２２の不要部分をイオンミリングで除去する。以
上の工程を経て、ストリップ線路２５は形成される。最
後に、半絶縁性ＧａＡｓ基板２０を５０μｍまで薄層化
し、裏面電極２６を被着する。

【００２９】一例としてＧａＡｓ基板２０の厚み５０μ
ｍにおける特性インピ−ダンスＺ₀＝１００Ωのストリ
ップ線路に対して、本発明の効果を述べる。ストリップ
線路の幅はｗ＝３μｍであり、線路の側面には０．１３
５μｍ周期の凹凸ができている。凹凸の振幅は、ピ−ク
ツ−ピ−クで約０．２μｍある。表皮深さはδ＝０．４
３μｍであり、周期、振幅ともδの約１／２から１／３
になっている。表面電流は従来の構造に比べストリップ
線路の側面が増加したのに対応して流れやすくなり、高
周波抵抗Ｒは従来の８０％に低減できる。この結果、ス
トリップ線路の導体損を低減でき、その伝送損失を従来
の２．０５ｄＢ／ｃｍから１．２２ｄＢ／ｃｍに改善で
きる。上記の凹凸の振幅はストリップ線路の動作周波数
における表皮深さδを考慮する必要があり、実験的に、
表皮深さの１／１０以上から２倍以下の範囲であること
が望ましい。

【００３０】（実施例２）以下に、本発明の別の実施例
を図５の６０ＧＨｚ帯で動作するモノリシックマイクロ
波ＩＣの断面工程図を用いて詳細に説明する。 （ａ）半絶縁性ＧａＡｓ基板３００上にＩｎＧａＡｓチ
ャネルを有するシュ−ドモルフィックＨＥＭＴ用エピタ
キシャル成長層３０１を成長させたウエハ３０を用意す
る。まず能動素子として、ＩｎＧａＡｓチャネル・シュ
−ドモルフィックＨＥＭＴ３１をメサエッチングにより
アイソレ−ションした領域に形成する。ソ−ス電極３１
０、ドレイン電極３１１をＡｕＧｅ／Ｗ／Ｎｉ／Ａｕ
で、ゲ−ト電極３１２をＡｌにより形成する。ＭＩＭ
（金属−絶縁物−金属、Metal-Insulator-Metal）容量
の下層電極３２０をゲ−ト電極工程で、Ａｌを用いてあ
らかじめ形成しておく。３３は絶縁膜であり、ＳｉＯ₂
あるいはＰＳＧＣＶＤ膜５００ｎｍを用いる。

【００３１】（ｂ）ＭＩＭ容量３２は下層電極３２０の
Ａｌ層と第１の配線層３４のＭｏ／Ａｕ層によりプラズ
マＳｉＮ膜３２１を挟んだサンドイッチ構造で形成す
る。３５はＳｉＯ₂あるいはＰＳＧＣＶＤにより形成さ
れた絶縁膜６００ｎｍである。

【００３２】（ｃ）レジスト３６（４μｍ）をパタ−ン
ニングし、コンタクト孔３６０およびストリップ線路形
成部３７０に開口する。次にＴｉ／Ａｕ（２０ｎｍ／１
５０ｎｍ）の二層構造を有する金属膜でめっき用下地金
属層３７を室温蒸着により被着する。その後、エアブリ
ッジ配線（空間配線）部およびストリップ線路形成部以
外の部分を、レジスト３６’（１０μｍ）でめっき用下
地金属層３７を保護する。このレジスト３６’には定在
波効果を利用して、断面にレジストの凹凸を形成してい
る。

【００３３】（ｄ）レジスト３６’をマスクに選択電解
めっき法により、めっき用下地金属層３７上にＡｕを８
μｍ被着し、ストリップ線路３７１及びエアブリッジ３
７２を形成する。ストリップ線路３７１の膜厚として
は、δ＝０．３μｍの３倍、即ち０．９μｍあれば電気
抵抗の上では十分であるが、エアブリッジ３７２の強度
の観点から厚くしている。最後に、レジスト３６’、不
要なめっき用下地金属層３７、レジスト３６を順次ドラ
イエッチングやイオンミリング法で除去する。また半絶
縁性ＧａＡｓ基板３００を５０μｍまで薄層化し裏面電
極３８を被着する。

【００３４】以上のプロセスを経て作成された低雑音増
幅器の性能について以下に述べる。モノリシックマイク
ロ波ＩＣに用いる入出力インピ−ダンス整合回路には、
容量とインダクタンスの素子が用いられ、その低損失化
は、低雑音増幅器等の回路にとって重要である。本実施
例は、６０ＧＨｚ帯程の高い周波数帯用であるので、イ
ンダクタンスの素子としてストリップ線路自体を用いて
いる。そこで、整合回路に用いるストリップ線路の寄生
抵抗Ｒが大きいと、回路の利得は低下する。さらに利得
が低下しただけ、雑音指数も増大し、回路性能の劣化を
生じる。このためストリップ線路の伝送損失は、能動素
子であるＩｎＧａＡｓチャネル・シュ−ドモルフィック
ＨＥＭＴの雑音指数に比べ、回路として提供できる雑音
指数を劣化させるという問題がある。本発明によれば、
ストリップ線路の伝送損失を低減することができ、高性
能の高周波低雑音増幅器が作製できた。すなわち、従来
は３Ｖ動作、消費電流８ｍＡで、６０ＧＨｚにおいて動
作する低雑音増幅器の電力利得はＰＧ＝９．５ｄＢ、雑
音指数ＮＦ＝２．５ｄＢであったが、本発明によるスト
リップ線路を用いた低雑音増幅器は、同一駆動電流で、
ＰＧ＝１０．０ｄＢ、ＮＦ＝２．０ｄＢがえられた。

【００３５】（実施例３）以下に、本発明の別の実施例
を図６のインダクタ素子断面図を用いて詳細に説明す
る。図６は、本発明のストリップ線路の別の実施例を螺
旋状に巻いて形成したインダクタ素子の形成工程を断面
図的に示すものである。 （ａ）ＧａＡｓ、ＩｎＰなどの半絶縁性半導体基板４０
上にＳｉＯ₂等の絶縁膜４１を６００ｎｍ被着し、第１
の金属配線層４２を例えば下からＭｏ／Ａｕ／Ｍｏ（１
５０ｎｍ／１．０μｍ／５０ｎｍ）の三層構造を有する
金属膜で形成する。第１の金属配線層は本発明の例えば
図１（ａ）の構造を有するストリップ線路である。配線
幅は１０μｍ〜４０μｍをもちいる。第２の絶縁膜４
３、例えばＳｉＯ₂、ＳｉＮあるいはポリイミド樹脂等
を６００ｎｍあるいは６μｍ被着後、通常のホトリソグ
ラフィ−技術を用いてコンタクト孔４５を開口する。４
４はレジストを表す。

【００３６】（ｂ）次にめっき用下地金属膜４６を、例
えば下からＴｉ（２０ｎｍ）／Ａｕ（１．０μｍ）の２
層膜で形成する。膜の形成手段としては、蒸着法、スパ
ッタ法が用いられる。次に、第２の配線層を選択めっき
により形成するため、マスク材として、ポジ型レジスト
４４’厚さ１０μｍのパタ−ンを形成する。厚膜のレジ
ストの下の部分の露光量が不足の状態で露光をやめて現
像すると、レジスト側面は図のような湾曲した形状とな
る。次にホトレジスト４４’のパタ−ンをマスクに、選
択電解めっき法により、第２の配線層４７を８μｍのＡ
ｕめっき膜で形成する。配線層の線幅ｌ、線間距離ｓは
４〜１６μｍを用いる。

【００３７】（ｃ）ホトレジスト４４’をレジスト剥離
材で除去後、第２の配線層４７をマスクとして、電解め
っき用の下地金属膜４６をイオンミリングで除去する。
イオンミリングにより第２の配線層４７のＡｕの厚みは
約７μｍになる。最後に、半絶縁性半導体基板４０を１
００μｍ〜２００μｍまで薄層化し、その裏面に裏面電
極４８を被着する。以上の工程で形成したスパイラルイ
ンダクタ素子の断面鳥瞰図を図７に示す。第２の配線層
４７は上面に比べ基板側がくびれて凹みを生じている。
めっき用下地金属膜４６は第２の配線層４７をマスクに
イオンミリングで加工しているため影になり、基板側の
くびれよりも幅が広い。本発明によれば電流の集中する
配線層側面の表面積を増大させることができ、インダク
タ素子の外形寸法は小型でありながら、高周波における
抵抗を低減できる。

【００３８】配線幅ｌ＝１８μｍ、線間距離ｓ＝１４μ
ｍの巻数６タ−ンでＬ＝１０ｎＨのスパイラルインダク
タ素子について、従来構造のインダクタ素子と、本発明
によるインダクタ素子とについて、そのＱ値及び寄生抵
抗Ｒを比較した。本発明のインダクタ素子の第２の配線
層４７は厚さ７μｍのＡｕめっき膜であり、めっき用下
地金属膜４６には電気抵抗の低いＡｕを１μｍ用いてい
る。移動通信で用いられる周波数ｆ＝２ＧＨｚ付近にお
ける表皮深さδは約２μｍである。表面電流は第２の配
線層４７の下端面と、めっき用下地金属膜４６とに集中
して流れるが、側面を流れる表面電流は従来に比べ増大
できる。この結果、２ＧＨｚにおけるインダクタ素子の
寄生抵抗値Ｒは約２０％低減でき、電力損失を表す性能
指数であるＱ値も１５から１８に改善されている。この
インダクタ素子を、３Ｖ動作、消費電流２ｍＡで、２Ｇ
Ｈｚにおいて動作するＧａＡｓ低雑音増幅器の整合回路
に適用したところ、電力利得はＰＧ＝１３．５ｄＢ、雑
音指数ＮＦ＝１．５ｄＢであり、従来のＩＣに比べ電力
利得で０．７ｄＢ、ＮＦで０．５ｄＢの改善が図れた。

【００３９】本実施例は、配線層の側面に凹みを設けた
ストリップ線路を螺旋状にして形成した例であるが、ス
トリップ線路として図１に示すような凹凸を設けた形状
のものを用いることもできる。また、モノリシックマイ
クロ波ＩＣに組み込むストリップ線路としても何れの形
状のものでもよい。これらのストリップ線路は、基本的
に、配線層の断面形状がその厚み方向に幅の大きさを異
にする形状を有する本発明の実施例である。

【００４０】（実施例４）図８は本発明によるさらに別
のストリップ線路の断面工程図であり、以下に詳細にそ
の製造方法を説明する。図８（ａ）は絶縁物微粒子を分
散しためっき層の断面図を示す。５１は電解めっき液中
に分散された絶縁物微粒子であり、電解めっきをする
と、金属マトリックス層５２の中に絶縁物微粒子５３が
埋め込まれた構造ができる。５０は半絶縁性基板、５４
はホトレジストなどのマスク材、５５はめっき用下地金
属である。また絶縁物が有機化合物の場合、高温の熱処
理により炭化でき金属マトリックス層５２内に微細な空
隙が形成できる。絶縁物微粒子或いは微細な空隙５３
は、配線金属の表面積を増大する効果がある。図８
（ｂ）に従来法と本発明によるストリップ線路の導体内
における電流密度分布の比較を示す。電流密度の高い場
所を、ハッチング５６及び５６’で示す。本発明によれ
ば、従来法による同寸法を有する配線層と比較して、配
線層底面では深くまで電流が流れ、配線層側面において
は表面積を増加させることになり、電流を増加させるこ
とができる。そのため本発明によるストリップ線路の直
列抵抗では、従来素子に比べ直流抵抗Ｒ₀は相対的に大
きくなるが、動作周波数を増加していくと或る周波数か
ら逆転する。その結果、高周波直列抵抗Ｒの低いストリ
ップ線路を作製できる。

【００４１】（実施例５）図９は本発明による別のイン
ダクタ素子の断面工程図であり、以下に詳細にその製造
方法を説明する。 （ａ）ＧａＡｓ、ＩｎＰなどの半絶縁性半導体基板６０
上にＳｉＯ₂等の絶縁膜６１を６００ｎｍ被着し、第１
の金属配線層６２を例えば下からＭｏ／Ａｕ／Ｍｏ（１
５０ｎｍ／１．０μｍ／５０ｎｍ）の三層構造を有する
金属膜で形成する。第１の金属配線層は本発明の例えば
図１（ｂ）の構造を有するものである。配線幅は１０μ
ｍ〜４０μｍを用いる。第２の絶縁膜６３、例えばＳｉ
Ｏ₂、ＳｉＮを６００ｎｍあるいはポリイミド樹脂６μ
ｍを被着後、通常のホトリソグラフィ−技術を用いてコ
ンタクト孔６５を開口する。６４はホトレジストを表
す。

【００４２】（ｂ）次に電解めっき用の下地金属膜６６
を、例えば下からＴｉ（２０ｎｍ）／Ｎｉ（１５０ｎ
ｍ）の２層膜で形成する。膜の形成手段としては、蒸着
法、スパッタ法が用いられる。次に、第２の配線層を選
択めっきにより形成するため、マスク材として、ホトレ
ジスト６４’のパタ−ンを形成する。次にホトレジスト
６４’のパタ−ンをマスクに、選択電解めっき法によ
り、第２の配線層６７を形成する。このときめっき液に
分散粒子として絶縁物微粒子を分散しておくと、絶縁物
微粒子が金属マトリックスの中に埋め込まれた配線層が
形成できる。マトリックスとなる金属はＡｕ、Ａｇ、Ｃ
ｕなど低電気抵抗の金属を用い、分散粒子としてはＡｌ
₂Ｏ₃、ＴｉＯ₂、ＳｉＯ₂、Ｃｒ₂Ｏ₃等の酸化物のほか、
炭化物、窒化物を用いる。配線層の線幅ｌ、線間距離ｓ
は４〜１６μｍを用いる。また分散粒子としてフェノ−
ル樹脂などの有機高分子化合物も適用可能である。この
後４００℃で熱処理すると、有機物は炭化し微細な空隙
ができる。

【００４３】（ｃ）ホトレジスト６４’をレジスト剥離
材で除去後、第２の配線層６７をマスクとして、電解め
っき用下地金属膜６６をイオンミリングで除去する。最
後に、半絶縁性半導体基板６０を１００μｍ〜２００μ
ｍまで薄層化し、その裏面に裏面電極６８を被着する。
この後４００℃で熱処理すると、有機物は炭化し微細な
空隙ができる。

【００４４】配線幅ｌ＝１８μｍ、線間距離ｓ＝１４μ
ｍの巻数６タ−ンでＬ＝１０ｎＨのスパイラルインダク
タ素子について、従来構造のインダクタ素子と、本発明
によるインダクタ素子とについて、インダクタの電力損
失に関する性能指数であるＱ値及び寄生抵抗Ｒを比較し
た。本発明のインダクタ素子の配線層２は厚さ８μｍの
Ａｕめっき膜に、粒径０．２μｍの絶縁物微粒子を体積
濃度１０％含んだものである。移動通信で用いられる周
波数ｆ＝２ＧＨｚ付近における寄生抵抗値Ｒは約２０％
低減でき、Ｑ値も１５から１８に改善されている。絶縁
物微粒子あるいは微細な空隙５３の最長径の寸法は、イ
ンダクタの動作周波数における表皮深さδを考慮する必
要があり、実験的に、表皮深さδの１／１０以上から２
倍以下の範囲であることが望ましい。

【００４５】（実施例６）以下に、本発明の一実施例を
図１０のモノリシックマイクロ波ＩＣの断面工程図を用
いて詳細に説明する。 （ａ）半絶縁性ＧａＡｓ基板７０上にＧａＡｓＦＥＴ７
１、ＭＩＭ（Metal-Insulator-Metal）容量７２、抵抗
７３、及び第１の配線層７４が形成されたウエハを用意
する。ＧａＡｓＦＥＴ７１はイオン打ち込み法によりｎ
＋、ｎ層を、ソ−ス電極７１０、ドレイン電極７１２を
ＡｕＧｅ／Ｗ／Ｎｉ／Ａｕで、ゲ−ト電極７１１をＡｌ
により形成する。ＭＩＭ容量７２は下層電極７２０のＡ
ｌ層と第１の配線層７４のＭｏ／Ａｕ層によりプラズマ
ＳｉＮ膜７２１を挟んだサンドイッチ構造である。抵抗
７３はｎ＋層にオ−ミック電極７３１をＡｕＧｅ／Ｗ／
Ｎｉ／Ａｕにより形成する。第１の配線層７４’はイン
ダクタ素子の引出線であり、７５は絶縁膜である。

【００４６】（ｂ）層間絶縁膜７６を被着後、コンタク
ト孔７４０を開口し、選択金めっきにより、絶縁物微粒
子を分散したインダクタ素子７８のコイル部分を第２の
配線層７７により形成する。金めっきの厚さは８μｍ、
Ａｌ₂Ｏ₃の０．１μｍ粒子を体積濃度５〜１０％含んだ
組成を用い、コイルの線幅／線間距離は８μｍ／４μｍ
を用いた。

【００４７】（ｃ）パッシベ−ション膜７６’としてポ
リイミド樹脂を被着する。最後に、半絶縁性ＧａＡｓ基
板７０を１５０μｍまで薄層化し、裏面電極７９を被着
する。

【００４８】以上のプロセスを経て作成された低雑音増
幅器の性能について以下に述べる。モノリシックマイク
ロ波ＩＣに用いる入出力インピ−ダンス整合回路には、
容量とインダクタ素子が用いられ、その低損失化は、低
雑音増幅器等の回路にとって重要である。すなわち、整
合回路に用いるインダクタ素子の寄生抵抗Ｒが大きい
と、回路の利得は低下する。さらに利得が低下しただ
け、雑音指数も増大し、回路性能の劣化を生じる。この
ためインダクタ素子による損失は、能動素子であるＧａ
ＡｓＭＥＳＦＥＴの雑音指数に比べ、回路として提供で
きる雑音指数を劣化させるという問題がある。本発明に
よれば、インダクタ素子の寄生抵抗を低減することがで
き、高性能の低雑音増幅器が作成できた。すなわち、従
来は消費電流２ｍＡで、１．９ＧＨｚにおいて動作する
低雑音増幅器の電力利得はＰＧ＝１３．５ｄＢ、雑音指
数ＮＦ＝２．０ｄＢであったが、本発明によるインダク
タ素子を用いた低雑音増幅器は、同一駆動電流で、ＰＧ
＝１４．５ｄＢ、ＮＦ＝１．４ｄＢが得られた。また、
消費電流を１．６ｍＡ、すなわち２０％低減しても、Ｐ
Ｇ＝１３．５ｄＢ、雑音指数ＮＦ＝２．０ｄＢの従来の
インダクタ素子を用いた場合の回路性能が得られた。本
発明によるインダクタ素子を用いることにより、回路の
高利得化、低消費電力化、低雑音化が出来ることが明ら
かである。

【００４９】（実施例７）以下に、本発明の別の実施例
を図１１のインダクタ素子断面図を用いて詳細に説明す
る。 （ａ）スパイラルインダクタの第２の配線層８５は、め
っき用下地金属層８２と絶縁物微粒子を分散した金属層
８３の間に、絶縁物粒子を含まない金属めっき層８４を
挟んでも良い。絶縁物粒子を含まないこれらの層はＡ
ｕ、Ａｇ、Ｃｕ等の低電気抵抗金属膜で形成している。
８０は半絶縁性半導体基板、８１はＰＳＧ、ＳｉＯ₂等
の絶縁膜、８６は裏面電極、８７は第１の配線層であ
る。

【００５０】（ｂ）第２の配線層８５を用いボンディン
グパッド等を形成する場合は、インダクタの第２の配線
層８５の構成を絶縁物微粒子を分散した金属層８３上に
絶縁物粒子を含まない金属層、例えばＡｕ層８４’にす
ると良い。

【００５１】

【発明の効果】本発明によれば、高周波におけるストリ
ップ線路の寄生抵抗Ｒを低減でき、さらにストリップ線
路を螺旋状に巻いたスパイラルインダクタ素子の低損失
化が図れる。さらに、本発明によるストリップ線路ある
いはインダクタ素子を用いたモノリシックマイクロ波Ｉ
Ｃの高利得化、低消費電力化ができ、ＩＣの高性能化が
図れる。

【図面の簡単な説明】

【図１】本発明によるストリップ線路の断面図。

【図２】従来のストリップ線路の断面図。

【図３】特性インピ−ダンスのストリップ線路幅依存性
を示す図。

【図４】本発明による一実施例のストリップ線路断面工
程図。

【図５】本発明による別の実施例のモノリシックマイク
ロ波ＩＣの断面工程図。

【図６】本発明による別の実施例のインダクタ素子の断
面図。

【図７】本発明によるインダクタ素子の断面鳥瞰図。

【図８】本発明による別の実施例のストリップ線路の断
面図。

【図９】本発明による一実施例のインダクタ素子断面工
程図。

【図１０】本発明による一実施例のモノリシックマイク
ロ波ＩＣの断面工程図。

【図１１】本発明による一実施例のインダクタ素子の断
面図。

【符号の説明】

１０、４０、５０、６０、８０……半絶縁性半導体基板 １１……側面に凹凸を有する導体 １１’、２５、３７１……ストリップ線路 １２、２６、３８、６８、７９、８６……裏面電極 １３、１３’……電流密度の高い場所 １１０、５２……金属マトリックス層 １３０……絶縁物微粒子或いは空隙 １４０、５６、５６’……電流密度の大きい部分 ２０、３００、７０……半絶縁性ＧａＡｓ基板 ２１、３３、４１……絶縁膜 ２２、３７、４６、５５、６６……めっき用下地金属 ２３、３６、３６’、４４……レジスト ２４……配線層 ６１、７６……層間絶縁膜 ４１、６２、７４、８７……第１の配線層 ４３……第２の絶縁膜 ４７、６７、７７、８５、８５’……第２の配線層 ５１、５３……絶縁物微粒子 ７１……ＧａＡｓＦＥＴ ７８……インダクタ素子

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大部 功 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (16)

【特許請求の範囲】
1. 【請求項１】基板上に形成されたストリップ線路におい
   て、該ストリップ線路の配線層の断面形状がその厚み方
   向に幅の大きさを異にする形状を少なくとも一部に備え
   ることを特徴とするストリップ線路。
2. 【請求項２】請求項１記載のストリップ線路において、
   上記基板が半絶縁性半導体基板であることを特徴とする
   ストリップ線路。
3. 【請求項３】請求項１または請求項２記載のストリップ
   線路において、上記厚み方向に幅の大きさを異にする形
   状が、線路の側面に凹凸を有するものであることを特徴
   とするストリップ線路。
4. 【請求項４】請求項１または請求項２記載のストリップ
   線路において、上記厚み方向に幅の大きさを異にする形
   状が、線路の側面に凹みを有するものであることを特徴
   とするストリップ線路。
5. 【請求項５】請求項１から請求項４の何れかに記載のス
   トリップ線路を螺旋状に巻いた形状を有することを特徴
   とするインダクタ素子。
6. 【請求項６】能動素子と、ストリップ線路と、両者をイ
   ンピーダンス整合させる整合回路を有するモノリシック
   マイクロ波集積回路において、 上記ストリップ線路は、請求項１から請求項４の何れか
   に記載のストリップ線路の構成を備え、また、 インダクタンスの素子を含む整合回路には、該インダク
   タンスの素子として、請求項５記載のインダクタ素子ま
   たは少なくとも上記請求項１から請求項４の何れかに記
   載のストリップ線路の構成を備えることを特徴とするモ
   ノリシックマイクロ波集積回路。
7. 【請求項７】基板上に形成されたストリップ線路におい
   て、該ストリップ線路の配線層の断面構造が、絶縁物の
   粒子または空隙を含む構造を少なくとも一部に備えるこ
   とを特徴とするストリップ線路。
8. 【請求項８】請求項７記載のストリップ線路において、
   上記基板が半絶縁性半導体基板であることを特徴とする
   ストリップ線路。
9. 【請求項９】請求項７または請求項８記載のストリップ
   線路を螺旋状に巻いた形状を有することを特徴とするイ
   ンダクタ素子。
10. 【請求項１０】能動素子と、ストリップ線路と、両者を
    インピーダンス整合させる整合回路を有するモノリシッ
    クマイクロ波集積回路において、 上記ストリップ線路は、請求項７または請求項８記載の
    ストリップ線路の構成を備え、また、 インダクタンスの素子を含む整合回路には、該インダク
    タンスの素子として、請求項９記載のインダクタ素子ま
    たは少なくとも上記請求項７または請求項８に記載のス
    トリップ線路の構成を備えることを特徴とするモノリシ
    ックマイクロ波集積回路。
11. 【請求項１１】能動素子と、ストリップ線路と、両者を
    インピーダンス整合させる整合回路を有するモノリシッ
    クマイクロ波集積回路において、 上記能動素子と該能動素子に所定の電圧を供給するため
    の抵抗素子とのうち少なくとも上記能動素子を含む構成
    と、 上記ストリップ線路には、請求項６または請求項１０記
    載のストリップ線路の構成と、 上記整合回路には、容量素子とともに請求項６または請
    求項１０記載のインダクタンスの素子の構成を備えるこ
    とを特徴とするモノリシックマイクロ波集積回路。
12. 【請求項１２】少なくとも、露光時に発生する定在波に
    より、側面に波形形状を形成するホトレジストを基板上
    に形成する工程と、該レジストをマスクとして選択的に
    導体パタ−ンを形成する工程からなることを特徴とする
    ストリップ線路の製造方法。
13. 【請求項１３】少なくとも、基板上のポジ型レジストの
    一部を最適露光条件よりも不足の露光量で露光する工程
    と、該レジストを現像し側面形状に凹みを付ける工程
    と、該レジストをマスクとして選択的に導体パタ−ンを
    形成する工程からなることを特徴とするストリップ線路
    の製造方法。
14. 【請求項１４】少なくとも、基板上にストリップ線路用
    配線層を形成する工程において、めっき液に絶縁物の細
    粒を分散させた液を用いたことを特徴とするストリップ
    線路の製造方法。
15. 【請求項１５】請求項１４記載のストリップ線路の製造
    方法において、上記絶縁物の粒子が有機化合物であり、
    熱処理工程による炭化によってストリップ線路用配線層
    内に空隙を形成することを特徴とするストリップ線路の
    製造方法。
16. 【請求項１６】請求項１２から請求項１５の何れかに記
    載のストリップ線路の製造方法を含むインダクタ素子ま
    たはモノリシックマイクロ波集積回路の製造方法。