JPH08222695A - インダクタ素子及びその製造方法 - Google Patents
インダクタ素子及びその製造方法Info
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- JPH08222695A JPH08222695A JP2371795A JP2371795A JPH08222695A JP H08222695 A JPH08222695 A JP H08222695A JP 2371795 A JP2371795 A JP 2371795A JP 2371795 A JP2371795 A JP 2371795A JP H08222695 A JPH08222695 A JP H08222695A
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- inductor element
- substrate
- wiring layer
- inductor
- wiring
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Abstract
(57)【要約】
【目的】モノリシックマイクロ波ＩＣ用の小型かつ低損
失なインダクタ素子を提供する。 【構成】比誘電率の高い半絶縁性半導体基板１０に入り
込む電気力線を低減するために、溝１０２を掘り、寄生
容量である第二の配線金属層１３の線間容量Ｃ１を大幅
に低減する。 【効果】広い帯域に渡ってインダクタンスが一定で、低
損失のインダクタ素子を作製できる。また、モノリシッ
クマイクロ波ＩＣの高利得化，低消費電力化，広域化が
できる。
失なインダクタ素子を提供する。 【構成】比誘電率の高い半絶縁性半導体基板１０に入り
込む電気力線を低減するために、溝１０２を掘り、寄生
容量である第二の配線金属層１３の線間容量Ｃ１を大幅
に低減する。 【効果】広い帯域に渡ってインダクタンスが一定で、低
損失のインダクタ素子を作製できる。また、モノリシッ
クマイクロ波ＩＣの高利得化，低消費電力化，広域化が
できる。
Description
【０００１】
【産業上の利用分野】本発明は、移動通信，衛星通信、
及び衛星放送等のマイクロ波領域で動作する集積回路に
おいて、その高周波インピーダンスの整合に用いるイン
ダクタ素子の素子構造、及びその製作法に関する。
及び衛星放送等のマイクロ波領域で動作する集積回路に
おいて、その高周波インピーダンスの整合に用いるイン
ダクタ素子の素子構造、及びその製作法に関する。
【０００２】
【従来の技術】これまで高周波回路を実現するには高周
波動作する能動素子と，インピーダンス整合用のインダ
クタ素子，容量等の受動素子とを個別にセラミックス等
の配線基板上に組み立てていた。しかし、その組み立て
位置により整合特性が変わるので、高歩留まりで、かつ
大量生産することは、きわめて困難であった。この欠点
を解決するために、インダクタ素子，容量素子，抵抗等
の受動素子，トランジスタ，ダイオードなどの能動素子
をＧａＡｓ，ＩｎＰ等の半絶縁性化合物半導体基板上に
つくるモノリシックマイクロ波ＩＣ（Monolithic Micro
wave IntegratedCircuit ）が実用化されている。ここ
で用いられるインダクタ素子にとっては、ＩＣの集積度
を上げるための小型化、およびＩＣの高利得化，低消費
電力化のための低損失化が必須である。
波動作する能動素子と，インピーダンス整合用のインダ
クタ素子，容量等の受動素子とを個別にセラミックス等
の配線基板上に組み立てていた。しかし、その組み立て
位置により整合特性が変わるので、高歩留まりで、かつ
大量生産することは、きわめて困難であった。この欠点
を解決するために、インダクタ素子，容量素子，抵抗等
の受動素子，トランジスタ，ダイオードなどの能動素子
をＧａＡｓ，ＩｎＰ等の半絶縁性化合物半導体基板上に
つくるモノリシックマイクロ波ＩＣ（Monolithic Micro
wave IntegratedCircuit ）が実用化されている。ここ
で用いられるインダクタ素子にとっては、ＩＣの集積度
を上げるための小型化、およびＩＣの高利得化，低消費
電力化のための低損失化が必須である。
【０００３】従来のモノリシックマイクロ波ＩＣに用い
られるインダクタ素子の高性能化に関しては、例えば、
長谷等により、『移動通信用低雑音ＧａＡｓモノリシッ
ク増幅器の低消費電力化』と題する電子情報通信学会秋
季大会予稿集ＳＣ−６−８（５卷−１９８頁〜１９９
頁）において論じられている。
られるインダクタ素子の高性能化に関しては、例えば、
長谷等により、『移動通信用低雑音ＧａＡｓモノリシッ
ク増幅器の低消費電力化』と題する電子情報通信学会秋
季大会予稿集ＳＣ−６−８（５卷−１９８頁〜１９９
頁）において論じられている。
【０００４】図２に従来のインダクタ素子の斜視図を示
す。半絶縁性半導体基板１０上に層間絶縁膜１１が被着
されており、その上にインダクタ素子の引出線が第一の
配線金属層１２で形成されている。外形は四角形で渦状
の金属パターンが、線間距離ｓ，線幅ｌで第二の配線金
属層１３により形成されている。第一の配線金属層１１
と第二の配線金属層１３とは、コンタクト孔１５におい
て電気的接続がなされている。配線間の寄生容量を低減
する目的で、前記配線金属層間の交差部は比誘電率εｒ
＝１の空気により絶縁するエア・ブリッジ構造１４にな
っている。
す。半絶縁性半導体基板１０上に層間絶縁膜１１が被着
されており、その上にインダクタ素子の引出線が第一の
配線金属層１２で形成されている。外形は四角形で渦状
の金属パターンが、線間距離ｓ，線幅ｌで第二の配線金
属層１３により形成されている。第一の配線金属層１１
と第二の配線金属層１３とは、コンタクト孔１５におい
て電気的接続がなされている。配線間の寄生容量を低減
する目的で、前記配線金属層間の交差部は比誘電率εｒ
＝１の空気により絶縁するエア・ブリッジ構造１４にな
っている。
【０００５】１６は裏面電極である。
【０００６】また回路設計では、このインダクタ素子は
集中定数素子として取り扱われ、図３に示すような等価
回路モデルにより表現される。以下に図３を用いてイン
ダクタ素子の性能向上に必要な条件を述べる。同図
（ａ）はインダクタ素子をインダクタンスＬと寄生抵抗
Ｒ，寄生容量Ｃ１，Ｃ２，Ｃ３とを用いて表現したもの
である。
集中定数素子として取り扱われ、図３に示すような等価
回路モデルにより表現される。以下に図３を用いてイン
ダクタ素子の性能向上に必要な条件を述べる。同図
（ａ）はインダクタ素子をインダクタンスＬと寄生抵抗
Ｒ，寄生容量Ｃ１，Ｃ２，Ｃ３とを用いて表現したもの
である。
【０００７】一般に、導体の高周波における抵抗は直流
抵抗より大きくなる。これは高周波では導体断面中の電
流の分布が一様でなく、電流が導体の内部より、縁の方
に集中して流れる表皮効果のためである。インダクタ素
子の寄生抵抗Ｒは配線金属層の表皮効果のため数１の如
く表され、周波数が高くなるほど高抵抗になる。
抵抗より大きくなる。これは高周波では導体断面中の電
流の分布が一様でなく、電流が導体の内部より、縁の方
に集中して流れる表皮効果のためである。インダクタ素
子の寄生抵抗Ｒは配線金属層の表皮効果のため数１の如
く表され、周波数が高くなるほど高抵抗になる。
【０００８】
【数１】
【０００９】抵抗Ｒの低減のためには、Ａｕ，Ａｇ，Ｃ
ｕ，Ａｌ等の電気抵抗の低い金属を配線金属層に用い、
その配線幅ｌ，配線厚みの最適化を図ることにより解決
できる。
ｕ，Ａｌ等の電気抵抗の低い金属を配線金属層に用い、
その配線幅ｌ，配線厚みの最適化を図ることにより解決
できる。
【００１０】一方、Ｃ１は線間容量であり、図２におけ
る第一の金属配線層１２と第二の金属配線層１３の交差
部の容量と第二の金属配線層１３で出来たスパイラル部
分自身の有する線間容量の和である。Ｃ２，Ｃ３は半絶
縁性半導体基板１０を介し、裏面電極１６と第二の金属
配線層１３とで形成される基板容量である。寄生容量の
問題を明らかにするため、更にこの等価回路を図３
（ｂ）のように簡略化するとインダクタ素子のインピー
ダンスＺは数２で表すことが出来る。
る第一の金属配線層１２と第二の金属配線層１３の交差
部の容量と第二の金属配線層１３で出来たスパイラル部
分自身の有する線間容量の和である。Ｃ２，Ｃ３は半絶
縁性半導体基板１０を介し、裏面電極１６と第二の金属
配線層１３とで形成される基板容量である。寄生容量の
問題を明らかにするため、更にこの等価回路を図３
（ｂ）のように簡略化するとインダクタ素子のインピー
ダンスＺは数２で表すことが出来る。
【００１１】
【数２】
【００１２】ここで等価インダクタンスＬ′と等価直列
抵抗Ｒ′はいずれも周波数依存性を有する。また、イン
ダクタ素子の性能指数として、共振の尖鋭度Ｑ及びＱ＝
０となる共振周波数ｆｒは次の数３，数４で表される。
式から明らかなごとく、Ｑ及びｆｒが大きいほど良いイ
ンダクタ素子といえる。
抵抗Ｒ′はいずれも周波数依存性を有する。また、イン
ダクタ素子の性能指数として、共振の尖鋭度Ｑ及びＱ＝
０となる共振周波数ｆｒは次の数３，数４で表される。
式から明らかなごとく、Ｑ及びｆｒが大きいほど良いイ
ンダクタ素子といえる。
【００１３】
【数３】
【００１４】
【数４】
【００１５】図４はインダクタ素子におけるＬ′，
Ｒ′，Ｑの周波数依存性を示したものである。Ｌ′，
Ｒ′は周波数とともに増加する傾向を示すが、理想的な
インダクタ素子は、広い帯域に渡って等価インダクタン
スＬ′が一定で、低い等価直列抵抗Ｒ′を有することが
望ましい。なお、等価直列抵抗Ｒ′の周波数特性は、Ｒ
の周波数特性より急峻であり、表皮効果の他に、寄生容
量の効果を含んでいることがわかる。即ち、インダクタ
素子の高性能化には、寄生容量の低減が必須である。
Ｒ′，Ｑの周波数依存性を示したものである。Ｌ′，
Ｒ′は周波数とともに増加する傾向を示すが、理想的な
インダクタ素子は、広い帯域に渡って等価インダクタン
スＬ′が一定で、低い等価直列抵抗Ｒ′を有することが
望ましい。なお、等価直列抵抗Ｒ′の周波数特性は、Ｒ
の周波数特性より急峻であり、表皮効果の他に、寄生容
量の効果を含んでいることがわかる。即ち、インダクタ
素子の高性能化には、寄生容量の低減が必須である。
【００１６】また、性能指数Ｑにより、このＬ′，Ｒ′
の効果を代表できることが図からもわかる。即ち、高い
Ｑ値を示すインダクタ素子は高性能のモノリシックマイ
クロ波ＩＣを作製するうえで必要である。
の効果を代表できることが図からもわかる。即ち、高い
Ｑ値を示すインダクタ素子は高性能のモノリシックマイ
クロ波ＩＣを作製するうえで必要である。
【００１７】
【発明が解決しようとする課題】理想的なインダクタ素
子は、広い帯域に渡って等価インダクタンスＬ′が一定
で、低い等価直列抵抗Ｒ′を有することである。さら
に、寄生容量のため等価直列抵抗Ｒ′はＲよりもさらに
増加傾向が激しい。Ｒの低減のためには、インダクタ素
子の配線金属層の直流抵抗を低減すれば良く、電気伝導
度の良い金属配線を用い、配線幅ｌの拡大，配線厚みの
最適化により解決できる。一方寄生容量の低減には線間
容量の低減が必要で、第二の配線金属層１３（図２）の
線間距離ｓを広げることにより達成できるが、この解決
法はインダクタ素子が大型化し、好ましくない。
子は、広い帯域に渡って等価インダクタンスＬ′が一定
で、低い等価直列抵抗Ｒ′を有することである。さら
に、寄生容量のため等価直列抵抗Ｒ′はＲよりもさらに
増加傾向が激しい。Ｒの低減のためには、インダクタ素
子の配線金属層の直流抵抗を低減すれば良く、電気伝導
度の良い金属配線を用い、配線幅ｌの拡大，配線厚みの
最適化により解決できる。一方寄生容量の低減には線間
容量の低減が必要で、第二の配線金属層１３（図２）の
線間距離ｓを広げることにより達成できるが、この解決
法はインダクタ素子が大型化し、好ましくない。
【００１８】本発明の目的は、高い共振の尖鋭度Ｑと高
い共振周波数ｆr を有する小型のインダクタを提供する
ことにある。
い共振周波数ｆr を有する小型のインダクタを提供する
ことにある。
【００１９】
【課題を解決するための手段】図２の構造を詳細に検討
すると、線間に生じる電気力線は比誘電率の高い半絶縁
性半導体基板１０に集中し、寄生容量を増加させている
ことがわかる。半絶縁性ＧａＡｓ基板で比誘電率εｒ＝
１２.５，半絶縁性ＩｎＰ基板でεｒ＝１２.６と高い。
このため、線間容量Ｃ１を低減するためには、半絶縁性
半導体基板１０に入り込む電気力線を低減することが必
要である。そのためにはインダクタ素子を構成する配線
層を半絶縁性半導体基板１０からできるかぎり遠ざける
ことが必要である。
すると、線間に生じる電気力線は比誘電率の高い半絶縁
性半導体基板１０に集中し、寄生容量を増加させている
ことがわかる。半絶縁性ＧａＡｓ基板で比誘電率εｒ＝
１２.５，半絶縁性ＩｎＰ基板でεｒ＝１２.６と高い。
このため、線間容量Ｃ１を低減するためには、半絶縁性
半導体基板１０に入り込む電気力線を低減することが必
要である。そのためにはインダクタ素子を構成する配線
層を半絶縁性半導体基板１０からできるかぎり遠ざける
ことが必要である。
【００２０】図１は本発明によるスパイラルインダクタ
の斜視図である。半絶縁性半導体基板１０，層間絶縁膜
１１，第一及び第二の配線金属層１２，１３が図のよう
に配置されており、配線金属１２，１３を支持している
絶縁膜１１および半絶縁性半導体基板１０１を残して、
半絶縁性半導体基板１０に溝１０２が形成されている。
の斜視図である。半絶縁性半導体基板１０，層間絶縁膜
１１，第一及び第二の配線金属層１２，１３が図のよう
に配置されており、配線金属１２，１３を支持している
絶縁膜１１および半絶縁性半導体基板１０１を残して、
半絶縁性半導体基板１０に溝１０２が形成されている。
【００２１】
【作用】比誘電率の高い半絶縁性半導体基板１０に入り
込む電気力線を低減するために、溝１０２を掘り、第二
の配線金属層１３の線間容量を低減出来た。その結果、
線間容量Ｃ１を大幅に低減でき、広い帯域に渡って等価
インダクタンスＬ′が一定で、低い等価直列抵抗Ｒ′を
有する小型のインダクタ素子を作成できた。Ｑ値も従来
のインダクタ素子に比べて、大幅に向上することができ
た。
込む電気力線を低減するために、溝１０２を掘り、第二
の配線金属層１３の線間容量を低減出来た。その結果、
線間容量Ｃ１を大幅に低減でき、広い帯域に渡って等価
インダクタンスＬ′が一定で、低い等価直列抵抗Ｒ′を
有する小型のインダクタ素子を作成できた。Ｑ値も従来
のインダクタ素子に比べて、大幅に向上することができ
た。
【００２２】
（実施例１）図５は本発明によるインダクタ素子の工程
図であり、以下に詳細にその製造方法を説明する。
図であり、以下に詳細にその製造方法を説明する。
【００２３】（ａ）ＧａＡｓ，ＩｎＰなどの半絶縁性半
導体基板２０上にＳｉＯ2 等の絶縁膜２１を６００ｎｍ
被着し、第一の金属配線層２２を例えば下からＭｏ／Ａ
ｕ／Ｍｏ(１５０ｎｍ／１.０μｍ ／５０ｎｍ)の三層構
造を有する金属膜で形成する。配線幅は１０μｍ〜４０
μｍを用いる。第二の絶縁膜２３、例えばＳiＯ2，Ｓｉ
Ｎを６００ｎｍ被着後、通常のホトリソグラフィー技術
を用いてコンタクト孔２５を開口する。２４はホトレジ
ストを表す。
導体基板２０上にＳｉＯ2 等の絶縁膜２１を６００ｎｍ
被着し、第一の金属配線層２２を例えば下からＭｏ／Ａ
ｕ／Ｍｏ(１５０ｎｍ／１.０μｍ ／５０ｎｍ)の三層構
造を有する金属膜で形成する。配線幅は１０μｍ〜４０
μｍを用いる。第二の絶縁膜２３、例えばＳiＯ2，Ｓｉ
Ｎを６００ｎｍ被着後、通常のホトリソグラフィー技術
を用いてコンタクト孔２５を開口する。２４はホトレジ
ストを表す。
【００２４】（ｂ）次に電解めっき用の下地金属膜２６
を、例えば下からＴｉ（２０ｎｍ）／Ｎｉ（１５０ｎ
ｍ）の二層膜で形成する。膜の形成手段としては、蒸着
法，スパッタ法が用いられる。次に、第二の配線金属層
を選択めっきにより形成するため、マスク材として、ホ
トレジスト２４′のパターンを形成する。
を、例えば下からＴｉ（２０ｎｍ）／Ｎｉ（１５０ｎ
ｍ）の二層膜で形成する。膜の形成手段としては、蒸着
法，スパッタ法が用いられる。次に、第二の配線金属層
を選択めっきにより形成するため、マスク材として、ホ
トレジスト２４′のパターンを形成する。
【００２５】（ｃ）ホトレジスト２４′のパターンをマ
スクに、選択電解めっき法により、第二の配線金属層２
７を形成する。めっきする金属は高電気伝導度を有する
Ａｕ，Ａｇ，Ｃｕなどが良い。線幅ｌ，線間距離ｓは４
〜１６μｍを用いる。
スクに、選択電解めっき法により、第二の配線金属層２
７を形成する。めっきする金属は高電気伝導度を有する
Ａｕ，Ａｇ，Ｃｕなどが良い。線幅ｌ，線間距離ｓは４
〜１６μｍを用いる。
【００２６】（ｄ）ホトレジスト２４′をレジスト剥離
材で除去後、第二の配線金属層２７をマスクとして、電
解めっき用の下地金属膜２６をイオンミリングで、第二
の絶縁膜２３及び第一の絶縁膜２１をＣＨＦ3 ガス＋Ｃ
2Ｆ6ガスを用いたドライエッチングにより順次除去す
る。さらに、ＳｉＣｌ4ガス＋ＳＦ6ガスを用いてＧａＡ
ｓの基板を深さ８μｍ〜２０μｍエッチングし、溝２８
を形成する。
材で除去後、第二の配線金属層２７をマスクとして、電
解めっき用の下地金属膜２６をイオンミリングで、第二
の絶縁膜２３及び第一の絶縁膜２１をＣＨＦ3 ガス＋Ｃ
2Ｆ6ガスを用いたドライエッチングにより順次除去す
る。さらに、ＳｉＣｌ4ガス＋ＳＦ6ガスを用いてＧａＡ
ｓの基板を深さ８μｍ〜２０μｍエッチングし、溝２８
を形成する。
【００２７】ＩｎＰ基板の場合は、ＣＨ4ガス＋Ｈ2ガス
などを用いる。さらに、図には示していないが、この溝
２８をＰＩＱ、サイトップ（旭化成のフッソ系樹脂の商
品名）等の低比誘電率を示す樹脂などで埋めこんでもよ
い。最後に、半絶縁性半導体基板２０を１００μｍ〜２
００μｍまで薄層化し、その裏面に裏面電極２９を被着
する。
などを用いる。さらに、図には示していないが、この溝
２８をＰＩＱ、サイトップ（旭化成のフッソ系樹脂の商
品名）等の低比誘電率を示す樹脂などで埋めこんでもよ
い。最後に、半絶縁性半導体基板２０を１００μｍ〜２
００μｍまで薄層化し、その裏面に裏面電極２９を被着
する。
【００２８】図６は配線幅ｌ＝１８μｍ，線間距離ｓ＝
１４μｍの巻数６ターンでＬ＝１０ｎＨのスパイラルイ
ンダクタ素子について、従来構造のインダクタ素子
（ｂ）と，半絶縁性ＧａＡｓ基板を８μｍエッチングし
た本発明によるインダクタ素子（ａ）とについて、その
性能を比較したものである。比較する項目はＬ′，
Ｒ′，Ｑである。本発明によるインダクタ素子はＬ＝
Ｌ′の範囲が広く、かつ等価直列抵抗Ｒ′も比較的低く
抑えられていることがわかる。移動通信で用いられる周
波数ｆ＝２ＧＨｚ付近におけるＱ値も１５から２１に改
善されている。また線間容量Ｃ１は、従来のインダクタ
素子の０.１９ｐＦ に対し、本発明によるものは、０.
０４９ｐＦまで低減されている。それに対応し、共振周
波数ｆｒは３.６５ＧＨｚから７.１５ＧＨｚ へ改善さ
れている。
１４μｍの巻数６ターンでＬ＝１０ｎＨのスパイラルイ
ンダクタ素子について、従来構造のインダクタ素子
（ｂ）と，半絶縁性ＧａＡｓ基板を８μｍエッチングし
た本発明によるインダクタ素子（ａ）とについて、その
性能を比較したものである。比較する項目はＬ′，
Ｒ′，Ｑである。本発明によるインダクタ素子はＬ＝
Ｌ′の範囲が広く、かつ等価直列抵抗Ｒ′も比較的低く
抑えられていることがわかる。移動通信で用いられる周
波数ｆ＝２ＧＨｚ付近におけるＱ値も１５から２１に改
善されている。また線間容量Ｃ１は、従来のインダクタ
素子の０.１９ｐＦ に対し、本発明によるものは、０.
０４９ｐＦまで低減されている。それに対応し、共振周
波数ｆｒは３.６５ＧＨｚから７.１５ＧＨｚ へ改善さ
れている。
【００２９】図７は配線幅ｌ＝１８μｍ，線間距離ｓ＝
１４μｍで６ターンのインダクタ素子に関し、半絶縁性
ＧａＡｓ基板のエッチング深さとＱ値の関係を示してい
る。深さが２０μｍまではＱの増加傾向が見られ、やが
て飽和することがわかる。これは、ある深さ以上基板を
掘っても、線間容量は低減できないことと一致してい
る。
１４μｍで６ターンのインダクタ素子に関し、半絶縁性
ＧａＡｓ基板のエッチング深さとＱ値の関係を示してい
る。深さが２０μｍまではＱの増加傾向が見られ、やが
て飽和することがわかる。これは、ある深さ以上基板を
掘っても、線間容量は低減できないことと一致してい
る。
【００３０】（実施例２）以下に、本発明の一実施例を
図８のモノリシックマイクロ波ＩＣの断面工程図を用い
て詳細に説明する。
図８のモノリシックマイクロ波ＩＣの断面工程図を用い
て詳細に説明する。
【００３１】（ａ）半絶縁性ＧａＡｓ基板３０上にＧａ
ＡｓＦＥＴ３１，ＭＩＭ（Metal-Insulator-Metal ）容
量３２，抵抗３５、及び配線層３４が形成されたウエハ
を用意する。ＧａＡｓＦＥＴ３１はイオン打ち込み法に
よりｎ+ ，ｎ層を、ソース電極３１０，ドレイン電極３
１２をＡｕＧｅ／Ｗ／Ｎｉ／Ａｕで、ゲート電極３１１
をＡｌにより形成する。ＭＩＭ容量３２は下層電極３２
０のＡｌ層と第一の配線金属層３４のＭｏ／Ａｕ層によ
りプラズマＳｉＮ膜３２１を挟んだサンドイッチ構造で
ある。抵抗３５はｎ+ 層にオーミック電極３５１をAuGe
／Ｗ／Ｎｉ／Ａｕにより形成する。第一の配線金属層３
４′はインダクタ素子の引出線であり、３５は絶縁膜で
ある。
ＡｓＦＥＴ３１，ＭＩＭ（Metal-Insulator-Metal ）容
量３２，抵抗３５、及び配線層３４が形成されたウエハ
を用意する。ＧａＡｓＦＥＴ３１はイオン打ち込み法に
よりｎ+ ，ｎ層を、ソース電極３１０，ドレイン電極３
１２をＡｕＧｅ／Ｗ／Ｎｉ／Ａｕで、ゲート電極３１１
をＡｌにより形成する。ＭＩＭ容量３２は下層電極３２
０のＡｌ層と第一の配線金属層３４のＭｏ／Ａｕ層によ
りプラズマＳｉＮ膜３２１を挟んだサンドイッチ構造で
ある。抵抗３５はｎ+ 層にオーミック電極３５１をAuGe
／Ｗ／Ｎｉ／Ａｕにより形成する。第一の配線金属層３
４′はインダクタ素子の引出線であり、３５は絶縁膜で
ある。
【００３２】（ｂ）絶縁膜３５′を被着後、コンタクト
孔３６を開口し、選択金めっきにより、インダクタ素子
のコイル部分を第二の配線金属層３７により形成する。
金めっきの厚さは８μｍ、コイルの線／線間距離は６μ
ｍ／４μｍを用いた。
孔３６を開口し、選択金めっきにより、インダクタ素子
のコイル部分を第二の配線金属層３７により形成する。
金めっきの厚さは８μｍ、コイルの線／線間距離は６μ
ｍ／４μｍを用いた。
【００３３】（ｃ）ホトレジスト３８２と金めっきによ
り形成されたインダクタ素子のコイル部分をエッチング
マスクにして、絶縁膜３５，３５′をエッチングする。
さらに、半絶縁性ＧａＡｓ基板３０を深さ１０μｍエッ
チングし、コイルの間に深い溝３８１を有するをインダ
クタ素子３８を形成する。最後に、半絶縁性GaAs基板３
０を１５０μｍまで薄層化し、裏面電極３９を被着す
る。
り形成されたインダクタ素子のコイル部分をエッチング
マスクにして、絶縁膜３５，３５′をエッチングする。
さらに、半絶縁性ＧａＡｓ基板３０を深さ１０μｍエッ
チングし、コイルの間に深い溝３８１を有するをインダ
クタ素子３８を形成する。最後に、半絶縁性GaAs基板３
０を１５０μｍまで薄層化し、裏面電極３９を被着す
る。
【００３４】以上のプロセスを経て作成された低雑音増
幅器の性能について以下に述べる。モノリシックマイク
ロ波ＩＣに用いる入出力インピーダンス整合回路には、
容量とインダクタ素子が用いられ、その低損失化は、低
雑音増幅器等の回路にとって重要である。即ち、整合回
路に用いるインダクタ素子の等価直列抵抗Ｒ′が大きい
と、回路の利得は低下する。さらに利得が低下しただ
け、雑音指数も増大し、回路性能の劣化を生じる。この
ためインダクタ素子による損失は、能動素子であるＧａ
ＡｓMESFETの雑音指数に比べ、回路として提供できる雑
音指数を劣化させるという問題がある。本実施例によれ
ば、インダクタ素子の線間寄生容量を低減することがで
き、高性能の低雑音増幅器が作成できた。
幅器の性能について以下に述べる。モノリシックマイク
ロ波ＩＣに用いる入出力インピーダンス整合回路には、
容量とインダクタ素子が用いられ、その低損失化は、低
雑音増幅器等の回路にとって重要である。即ち、整合回
路に用いるインダクタ素子の等価直列抵抗Ｒ′が大きい
と、回路の利得は低下する。さらに利得が低下しただ
け、雑音指数も増大し、回路性能の劣化を生じる。この
ためインダクタ素子による損失は、能動素子であるＧａ
ＡｓMESFETの雑音指数に比べ、回路として提供できる雑
音指数を劣化させるという問題がある。本実施例によれ
ば、インダクタ素子の線間寄生容量を低減することがで
き、高性能の低雑音増幅器が作成できた。
【００３５】即ち、従来は消費電流２ｍＡで、１.９Ｇ
Ｈｚ で動作する低雑音増幅器の電力利得はＰＧ＝１３.
５ｄＢ、雑音指数ＮＦ＝２.０ｄＢであったが、本実施
例によるインダクタ素子を用いた低雑音増幅器は、同一
駆動電流で、ＰＧ＝１４.５dB，ＮＦ＝１.２ｄＢが得ら
れた。また、消費電流を１.６ｍＡ、即ち２０％低減し
ても、ＰＧ＝１３.５ｄＢ，雑音指数ＮＦ＝２.０ｄＢの
従来のインダクタ素子を用いた場合の回路性能が得られ
た。本実施例によるインダクタ素子を用いることによ
り、回路の高利得化，低消費電力化，低雑音化が出来る
ことが明らかである。さらに、広い周波数範囲に渡って
等価インダクタンスＬ′が一定であるため、高帯域増幅
器などのマイクロ波回路を容易に設計できる。
Ｈｚ で動作する低雑音増幅器の電力利得はＰＧ＝１３.
５ｄＢ、雑音指数ＮＦ＝２.０ｄＢであったが、本実施
例によるインダクタ素子を用いた低雑音増幅器は、同一
駆動電流で、ＰＧ＝１４.５dB，ＮＦ＝１.２ｄＢが得ら
れた。また、消費電流を１.６ｍＡ、即ち２０％低減し
ても、ＰＧ＝１３.５ｄＢ，雑音指数ＮＦ＝２.０ｄＢの
従来のインダクタ素子を用いた場合の回路性能が得られ
た。本実施例によるインダクタ素子を用いることによ
り、回路の高利得化，低消費電力化，低雑音化が出来る
ことが明らかである。さらに、広い周波数範囲に渡って
等価インダクタンスＬ′が一定であるため、高帯域増幅
器などのマイクロ波回路を容易に設計できる。
【００３６】（実施例３）以下に、本発明の別の実施例
を図９のインダクタ素子断面図を用いて詳細に説明す
る。
を図９のインダクタ素子断面図を用いて詳細に説明す
る。
【００３７】（ａ）ミアンダパターンによるインダクタ
素子の平面図を図９（ａ）に示し、そのＡ−Ａ′に沿っ
た断面図を同図（ｂ）に示す。配線４３で作られたパタ
ーンの外周に位置する半絶縁性半導体基板４０をエッチ
ング除去したものである。基板の溝４１はεｒ＝３のＰ
ＩＱ４４を用いて埋め込まれている。４２は層間絶縁
膜、４７は裏面電極を表す。
素子の平面図を図９（ａ）に示し、そのＡ−Ａ′に沿っ
た断面図を同図（ｂ）に示す。配線４３で作られたパタ
ーンの外周に位置する半絶縁性半導体基板４０をエッチ
ング除去したものである。基板の溝４１はεｒ＝３のＰ
ＩＱ４４を用いて埋め込まれている。４２は層間絶縁
膜、４７は裏面電極を表す。
【００３８】（ｂ）Ｓ字パターンによるインダクタ素子
の平面図を図９（ｃ）に示す。配線４５で作られたパタ
ーンの外周に位置する半絶縁性半導体基板４０をエッチ
ング除去し、溝４６を形成したものである。
の平面図を図９（ｃ）に示す。配線４５で作られたパタ
ーンの外周に位置する半絶縁性半導体基板４０をエッチ
ング除去し、溝４６を形成したものである。
【００３９】以上の他に、ストリップ線路による線状の
インダクタに関しても、ストリップ線路の両側の基板を
掘ることにより、性能の向上が図れる。
インダクタに関しても、ストリップ線路の両側の基板を
掘ることにより、性能の向上が図れる。
【００４０】
【発明の効果】本発明によれば、インダクタ素子の線間
容量Ｃ１を大幅に低減でき、広い帯域に渡って等価イン
ダクタンスＬ′が一定で、低い等価直列抵抗Ｒ′を有す
る小型で低損失のインダクタ素子を作製できる。また共
振の尖鋭度Ｑ，共振周波数ｆｒも従来のインダクタ素子
に比べて、大幅に向上することができる。さらに、本発
明によるインダクタを用いたモノリシックマイクロ波Ｉ
Ｃの高利得化，低消費電力化ができるとともに、回路の
広帯域化設計が容易にできる。
容量Ｃ１を大幅に低減でき、広い帯域に渡って等価イン
ダクタンスＬ′が一定で、低い等価直列抵抗Ｒ′を有す
る小型で低損失のインダクタ素子を作製できる。また共
振の尖鋭度Ｑ，共振周波数ｆｒも従来のインダクタ素子
に比べて、大幅に向上することができる。さらに、本発
明によるインダクタを用いたモノリシックマイクロ波Ｉ
Ｃの高利得化，低消費電力化ができるとともに、回路の
広帯域化設計が容易にできる。
【図１】本発明によるインダクタ素子の斜視図。
【図２】従来のインダクタ素子の斜視図。
【図３】インダクタ素子の等価回路図。
【図４】インダクタ素子の等価回路定数の周波数依存性
の特性図。
の特性図。
【図５】本発明による一実施例のインダクタ素子の工程
を示す断面図。
を示す断面図。
【図６】従来及び本発明によるインダクタ素子の性能比
較特性図。
較特性図。
【図７】本発明によるインダクタ素子の溝の深さとＱ値
の関係を示す特性図。
の関係を示す特性図。
【図８】本発明による一実施例のモノリシックマイクロ
波ＩＣの工程を示す断面図。
波ＩＣの工程を示す断面図。
【図９】本発明による一実施例のインダクタ素子の断面
図。
図。
１０，１０１，４０…半絶縁性半導体基板、１１…層間
絶縁膜、１２…第一の配線金属層、１３…第二の配線金
属層。
絶縁膜、１２…第一の配線金属層、１３…第二の配線金
属層。
Claims (10)
- 【請求項１】基板上に形成されたインダクタ素子におい
て、前記インダクタ素子を構成する配線層間の間隙に位
置する前記基板を、その一部分の深さまで除去したこと
を特徴とするインダクタ素子。 - 【請求項２】請求項１において、前記基板が半絶縁性半
導体基板であるインダクタ素子。 - 【請求項３】請求項１において、前記配線層が円形のコ
イル状、或いは四角形のコイル状、或いは多角形のコイ
ル状になっているインダクタ素子。 - 【請求項４】請求項１において、前記配線層がミアンダ
パターンになっているインダクタ素子。 - 【請求項５】請求項１において、前記配線層がＳ字パタ
ーンになっているインダクタ素子。 - 【請求項６】基板上に形成された線状のインダクタ素子
において、前記インダクタ素子を構成する配線層の両側
に位置する前記基板を、その一部分の深さまで除去した
ことを特徴とするインダクタ素子。 - 【請求項７】請求項１において、一部分の深さまで除去
された基板の溝を前記基板よりも低い比誘電率を有する
絶縁物で充填したインダクタ素子。 - 【請求項８】少なくとも、基板上にインダクタ素子用配
線層を形成する工程と，前記配線層の線間に位置する前
記基板を一部の深さまで除去して溝を掘る工程とからな
るインダクタ素子の製造方法。 - 【請求項９】少なくとも、基板上にインダクタ素子用配
線層を形成する工程と，前記配線層の線間に位置する前
記基板を一部の深さまで除去して溝を掘る工程と，前記
溝を前記基板よりも低い比誘電率を有する絶縁物で充填
する工程とからなるインダクタ素子の製造方法。 - 【請求項１０】請求項１に記載のインダクタ素子を含む
モノリシックマイクロ波集積回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2371795A JPH08222695A (ja) | 1995-02-13 | 1995-02-13 | インダクタ素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2371795A JPH08222695A (ja) | 1995-02-13 | 1995-02-13 | インダクタ素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08222695A true JPH08222695A (ja) | 1996-08-30 |
Family
ID=12118091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2371795A Pending JPH08222695A (ja) | 1995-02-13 | 1995-02-13 | インダクタ素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08222695A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000209057A (ja) * | 1999-01-14 | 2000-07-28 | Fuji Electric Co Ltd | ノイズフィルタ |
| WO2000051181A1 (en) * | 1999-02-24 | 2000-08-31 | Hitachi Maxell, Ltd. | Ic device and its production method, and information carrier mounted with ic device and its production method |
| JP2000312121A (ja) * | 1999-04-27 | 2000-11-07 | Fuji Electric Co Ltd | ノイズフィルタ |
| JP2001005942A (ja) * | 1999-06-24 | 2001-01-12 | Shinko Electric Ind Co Ltd | Ｉｃカード及びその製造方法並びにアンテナ付き半導体装置及びその製造方法 |
| WO2002001641A1 (fr) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
| CN100367455C (zh) * | 2004-10-28 | 2008-02-06 | 复旦大学 | 用集成电路工艺设计低寄生电容差分驱动对称电感的方法 |
| JP2008084865A (ja) * | 2006-09-28 | 2008-04-10 | Applied Materials Inc | 可変のインピーダンス分析を用いたマッチングネットワークの特性化 |
| KR100954922B1 (ko) * | 2007-12-27 | 2010-04-27 | 주식회사 동부하이텍 | 인덕터 및 인덕터 제조 방법 |
| JP2016009827A (ja) * | 2014-06-26 | 2016-01-18 | 富士通株式会社 | コイル部品、及びコイル部品の製造方法 |
-
1995
- 1995-02-13 JP JP2371795A patent/JPH08222695A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7129145B2 (en) * | 1999-02-24 | 2006-10-31 | Hitachi Maxell, Ltd. | Method of manufacturing an IC coil mounted in an information carrier |
| WO2000051181A1 (en) * | 1999-02-24 | 2000-08-31 | Hitachi Maxell, Ltd. | Ic device and its production method, and information carrier mounted with ic device and its production method |
| CN102254865A (zh) * | 1999-02-24 | 2011-11-23 | 日立马库塞鲁株式会社 | 集成电路元件的制造方法 |
| EP1193759A1 (en) * | 1999-02-24 | 2002-04-03 | Hitachi Maxell, Ltd. | Ic device and its production method, and information carrier mounted with ic device and its production method |
| EP1193759A4 (en) * | 1999-02-24 | 2003-04-23 | Hitachi Maxell | INTEGRATED CIRCUIT DEVICE AND ITS PRODUCTION METHOD, AND INFORMATION MEDIUM PROVIDED WITH SUCH AN INTEGRATED CIRCUIT DEVICE AND ITS PRODUCTION METHOD |
| JP2000312121A (ja) * | 1999-04-27 | 2000-11-07 | Fuji Electric Co Ltd | ノイズフィルタ |
| JP2001005942A (ja) * | 1999-06-24 | 2001-01-12 | Shinko Electric Ind Co Ltd | Ｉｃカード及びその製造方法並びにアンテナ付き半導体装置及びその製造方法 |
| US6674131B2 (en) | 2000-06-27 | 2004-01-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor power device for high-temperature applications |
| WO2002001641A1 (fr) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Dispositif semi-conducteur |
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| US10629371B2 (en) | 2014-06-26 | 2020-04-21 | Fujitsu Limited | Method of manufacturing coil component |
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