JPH0774311A - 半導体アナログ集積回路 - Google Patents
半導体アナログ集積回路Info
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- JPH0774311A JPH0774311A JP22036493A JP22036493A JPH0774311A JP H0774311 A JPH0774311 A JP H0774311A JP 22036493 A JP22036493 A JP 22036493A JP 22036493 A JP22036493 A JP 22036493A JP H0774311 A JPH0774311 A JP H0774311A
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Abstract
(57)【要約】
【目的】 本発明は、アナログ集積回路のレイアウトに
おいて、受動素子間の距離を低減し、より高性能で小型
の半導体アナログ集積回路を提供することを目的とす
る。 【構成】半導体アナログ集積回路を構成する受動素子の
形成において、同一基板上に受動素子と接地用の配線パ
ターンを形成し、受動素子を形成する配線のメタル厚よ
りも、接地用パターンを形成する配線のメタル厚のほう
が大きく、受動素子と受動素子の間には接地用パターン
が存在することを特徴とする。 【効果】半導体アナログ集積回路を構成する受動素子の
レイアウトにおいて、受動素子と受動素子の間には接地
用パターンが存在し、しかも受動素子を形成する配線の
メタル厚よりも、接地用パターンを形成する配線のメタ
ル厚のほうが大きいため、素子間干渉が起こりにくくな
るため、素子間の距離を小さくすることができる。その
ため、アナログ集積回路の小型化と高性能化が実現でき
る。
おいて、受動素子間の距離を低減し、より高性能で小型
の半導体アナログ集積回路を提供することを目的とす
る。 【構成】半導体アナログ集積回路を構成する受動素子の
形成において、同一基板上に受動素子と接地用の配線パ
ターンを形成し、受動素子を形成する配線のメタル厚よ
りも、接地用パターンを形成する配線のメタル厚のほう
が大きく、受動素子と受動素子の間には接地用パターン
が存在することを特徴とする。 【効果】半導体アナログ集積回路を構成する受動素子の
レイアウトにおいて、受動素子と受動素子の間には接地
用パターンが存在し、しかも受動素子を形成する配線の
メタル厚よりも、接地用パターンを形成する配線のメタ
ル厚のほうが大きいため、素子間干渉が起こりにくくな
るため、素子間の距離を小さくすることができる。その
ため、アナログ集積回路の小型化と高性能化が実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体アナログ集積回
を構成する受動素子と接地のレイアウトに関する。
を構成する受動素子と接地のレイアウトに関する。
【０００２】
【従来の技術】モノリシックマイクロ波集積回路（ＭＭ
ＩＣ）の占有面積は、構成素子である受動素子によって
大きく規定される。そのためＭＭＩＣの小型化には、受
動素子そのものを小型化する方法と、受動素子間の距離
を小さくする方法が考えられる。
ＩＣ）の占有面積は、構成素子である受動素子によって
大きく規定される。そのためＭＭＩＣの小型化には、受
動素子そのものを小型化する方法と、受動素子間の距離
を小さくする方法が考えられる。
【０００３】受動素子そのものを小型化する方法として
は、多層化して占有面積を節約する方法が一般的である
が、多層化に伴う寄生容量などの寄生成分が付加しやす
いため設計が難しい。一方、受動素子間の距離を小さく
する方法は、小型化のためには有効であるが、距離を近
づける程素子間干渉を引き起こしやすい、といった問題
がある。
は、多層化して占有面積を節約する方法が一般的である
が、多層化に伴う寄生容量などの寄生成分が付加しやす
いため設計が難しい。一方、受動素子間の距離を小さく
する方法は、小型化のためには有効であるが、距離を近
づける程素子間干渉を引き起こしやすい、といった問題
がある。
【０００４】特に、インダクタンスどうしが近づくと相
互インダクタンスが生じる。相互インダクタンスが生じ
ると、各インダクタンスの間で信号パワーの漏洩が起こ
るため、設計が非常に難しくなる。また、キャパシタン
ス間でも接近することにより、結合容量が生じる。
互インダクタンスが生じる。相互インダクタンスが生じ
ると、各インダクタンスの間で信号パワーの漏洩が起こ
るため、設計が非常に難しくなる。また、キャパシタン
ス間でも接近することにより、結合容量が生じる。
【０００５】図３に、スパイラルインダクタ１２，１３
を２つ並べてレイアウトしたパターン示す。各スパイラ
ルインダクタのインダクタンスは、Ｌ＝５ｎＨである。
またスパイラルインダクタの周辺には接地用のパターン
１１が在る。
を２つ並べてレイアウトしたパターン示す。各スパイラ
ルインダクタのインダクタンスは、Ｌ＝５ｎＨである。
またスパイラルインダクタの周辺には接地用のパターン
１１が在る。
【０００６】図４に、図３のレイアウトにおけるインダ
クタ間の距離（ｌ）と相互インダクタンス（Ｍ）の関係
を、電磁解析シミュレーションで求めた結果を示す。即
ち、ｌ＝２００μｍでは、Ｍ＝０．１ｎＨであり、ｌ＝
５０μｍではＭ＝０．５ｎＨであり、ｌが小さいほどＭ
は大きくなる傾向が見られる。
クタ間の距離（ｌ）と相互インダクタンス（Ｍ）の関係
を、電磁解析シミュレーションで求めた結果を示す。即
ち、ｌ＝２００μｍでは、Ｍ＝０．１ｎＨであり、ｌ＝
５０μｍではＭ＝０．５ｎＨであり、ｌが小さいほどＭ
は大きくなる傾向が見られる。
【０００７】この様に、素子間の配置は素子間干渉を考
慮して、素子間に距離を設けなければならない。そのた
め、受動素子そのものを小型化しても、素子間距離を小
さくすることが難しいため、ＭＭＩＣの小型化が難しい
といった問題があった。
慮して、素子間に距離を設けなければならない。そのた
め、受動素子そのものを小型化しても、素子間距離を小
さくすることが難しいため、ＭＭＩＣの小型化が難しい
といった問題があった。
【０００８】
【発明が解決しようとする課題】以上のように従来のＭ
ＭＩＣにおいて、受動素子間の距離を小さくすると素子
間干渉が起こるので、チップの小型化が困難であった。
本発明は、このような点に鑑みなされたもので、ＭＭＩ
Ｃにおける受動素子の占有面積を減少し、より高性能で
小型の半導体アナログ集積回路を提供することを目的と
する。
ＭＩＣにおいて、受動素子間の距離を小さくすると素子
間干渉が起こるので、チップの小型化が困難であった。
本発明は、このような点に鑑みなされたもので、ＭＭＩ
Ｃにおける受動素子の占有面積を減少し、より高性能で
小型の半導体アナログ集積回路を提供することを目的と
する。
【０００９】
【課題を解決するための手段】半導体アナログ集積回路
を構成する受動素子の形成において、同一基板上に受動
素子と接地用の配線パターンを形成し、受動素子を形成
する配線のメタル厚よりも、接地用パターンを形成する
配線のメタル厚のほうが大きく、受動素子と受動素子の
間には接地用パターンが存在することを特徴とする。
を構成する受動素子の形成において、同一基板上に受動
素子と接地用の配線パターンを形成し、受動素子を形成
する配線のメタル厚よりも、接地用パターンを形成する
配線のメタル厚のほうが大きく、受動素子と受動素子の
間には接地用パターンが存在することを特徴とする。
【００１０】
【作用】本発明によれば、受動素子と受動素子の間には
接地用パターンが存在し、しかも受動素子を形成する配
線のメタル厚よりも、接地用パターンを形成する配線の
メタル厚のほうが大きいため、素子間干渉を起こりにく
くなり、素子間の距離を小さくすることができる。その
ため、ＭＭＩＣの小型化が実現できる。
接地用パターンが存在し、しかも受動素子を形成する配
線のメタル厚よりも、接地用パターンを形成する配線の
メタル厚のほうが大きいため、素子間干渉を起こりにく
くなり、素子間の距離を小さくすることができる。その
ため、ＭＭＩＣの小型化が実現できる。
【００１１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１の（ａ）は、本発明の半導体アナログ集積回
路を構成するスパイラルインダクタを２つ並べてレイア
ウトしたパターンの一実施例を示す。各スパイラルイン
ダクタのインダクタンスは、Ｌ＝５ｎＨである。またス
パイラルインダクタの周辺と各スパイラルインダクタの
間には接地用のパターンが在る。
する。図１の（ａ）は、本発明の半導体アナログ集積回
路を構成するスパイラルインダクタを２つ並べてレイア
ウトしたパターンの一実施例を示す。各スパイラルイン
ダクタのインダクタンスは、Ｌ＝５ｎＨである。またス
パイラルインダクタの周辺と各スパイラルインダクタの
間には接地用のパターンが在る。
【００１２】図１の（ｂ）には図１の（ａ）のＡ−Ａ′
で見た断面図を示す。本実施例で形成した構造は、半絶
縁ＧａＡｓ基板４上絶縁膜としてシリコン酸化膜３を堆
積し、この膜上にＴｉ／Ｐｔ／Ａｕの積層金属膜をパタ
ーニングしたものである。スパイラル部２はこの金属膜
のみで形成され、その膜厚は、約１μｍである。接地１
とする金属部にはＡｕメッキにより膜厚を増やしてスパ
イラル部よりも厚くしてある。本実施例においてはスパ
イラル部の厚さに対して１．５〜１０倍の厚さのものを
用いた。
で見た断面図を示す。本実施例で形成した構造は、半絶
縁ＧａＡｓ基板４上絶縁膜としてシリコン酸化膜３を堆
積し、この膜上にＴｉ／Ｐｔ／Ａｕの積層金属膜をパタ
ーニングしたものである。スパイラル部２はこの金属膜
のみで形成され、その膜厚は、約１μｍである。接地１
とする金属部にはＡｕメッキにより膜厚を増やしてスパ
イラル部よりも厚くしてある。本実施例においてはスパ
イラル部の厚さに対して１．５〜１０倍の厚さのものを
用いた。
【００１３】各スパイラルインダクタの間にある接地の
幅（ＧＷ）は５０ｕｍである。接地の幅を一定にして、
スパイラルインダクタ間の距離（ｌ）を変えたパターン
をそれぞれ試作した。
幅（ＧＷ）は５０ｕｍである。接地の幅を一定にして、
スパイラルインダクタ間の距離（ｌ）を変えたパターン
をそれぞれ試作した。
【００１４】図２に、試作したパターンを測定して求め
た、インダクタンス間の距離（ｌ）と相互インダクタン
ス（Ｍ）の関係を示す（図中ａ）。また比較のために、
接地部にＡｕメッキをせず、接地部とスパイラル部との
膜厚が同じである場合（図中ｂ）と、インダクタトイン
ダクタの間に接地のパターンがない場合（図中ｃ）、の
結果についても示す。
た、インダクタンス間の距離（ｌ）と相互インダクタン
ス（Ｍ）の関係を示す（図中ａ）。また比較のために、
接地部にＡｕメッキをせず、接地部とスパイラル部との
膜厚が同じである場合（図中ｂ）と、インダクタトイン
ダクタの間に接地のパターンがない場合（図中ｃ）、の
結果についても示す。
【００１５】スパイラルインダクタの間に接地パターン
がない場合（図中ｃ）、ｌ＝２００μｍではＭ＝０．１
ｎＨであり、ｌ＝５０μｍではＭ＝０．５ｎＨであるの
に対して、インダクタとインダクタの間に接地のパター
ンがあり、接地部とスパイラル部膜厚が等しい場合（図
中ｂ）は、ｌ＝２００μｍではＭ＝０．０３６ｎＨであ
り、ｌ＝５０μｍではＭ＝０．１６ｎＨである。インダ
クタとインダクタの間に接地のパターンがあるほうが、
ない場合に比べてＭが小さい。
がない場合（図中ｃ）、ｌ＝２００μｍではＭ＝０．１
ｎＨであり、ｌ＝５０μｍではＭ＝０．５ｎＨであるの
に対して、インダクタとインダクタの間に接地のパター
ンがあり、接地部とスパイラル部膜厚が等しい場合（図
中ｂ）は、ｌ＝２００μｍではＭ＝０．０３６ｎＨであ
り、ｌ＝５０μｍではＭ＝０．１６ｎＨである。インダ
クタとインダクタの間に接地のパターンがあるほうが、
ない場合に比べてＭが小さい。
【００１６】インダクタとインダクタの間に接地のパタ
ーンがあり、接地部が、スパイラル部よりも膜厚が大き
い場合（図中ａ）は、ｌ＝２００μｍのときＭ−０．０
２ｎＨ、ｌ＝５０μｍのときＭ−０．１ｎＨである。接
地とスパイラル部の膜厚が等しい場合に比べるとさらに
Ｍは小さくなった。
ーンがあり、接地部が、スパイラル部よりも膜厚が大き
い場合（図中ａ）は、ｌ＝２００μｍのときＭ−０．０
２ｎＨ、ｌ＝５０μｍのときＭ−０．１ｎＨである。接
地とスパイラル部の膜厚が等しい場合に比べるとさらに
Ｍは小さくなった。
【００１７】例えば、レイアウトする際、各スパイラル
インダクタのインダクタンス（Ｌ＝５ｎＨ）の１／５０
であるＭ≦０．１ｎＨを設計基準とすると、インダクタ
間の距離（ｌ）は、次のような条件が必要である。即
ち、スパイラルインダクタの間に接地のパターンがない
場合は、ｌ≧２００μｍが必要であり、インダクタとイ
ンダクタの間に接地パターンがあり、接地部とスパイラ
ル部の膜厚が等しい場合は、ｌ≧１００μｍが必要であ
り、インダクタとインダクタの間に接地パターンがあ
り、接地部が、スパイラル部よりも膜厚が大きい場合
は、ｌ≧５０μｍが必要である。
インダクタのインダクタンス（Ｌ＝５ｎＨ）の１／５０
であるＭ≦０．１ｎＨを設計基準とすると、インダクタ
間の距離（ｌ）は、次のような条件が必要である。即
ち、スパイラルインダクタの間に接地のパターンがない
場合は、ｌ≧２００μｍが必要であり、インダクタとイ
ンダクタの間に接地パターンがあり、接地部とスパイラ
ル部の膜厚が等しい場合は、ｌ≧１００μｍが必要であ
り、インダクタとインダクタの間に接地パターンがあ
り、接地部が、スパイラル部よりも膜厚が大きい場合
は、ｌ≧５０μｍが必要である。
【００１８】スパイラルインダクタの間に接地のパター
ンがない場合に比べると、インダクタとインダクタの間
に接地のパターンがあり、接地部が、スパイラル部より
も膜厚が大きい場合は、インダクタ間の距離が１／４
（＝５０μｍ／２００μｍ）で済むことになる。
ンがない場合に比べると、インダクタとインダクタの間
に接地のパターンがあり、接地部が、スパイラル部より
も膜厚が大きい場合は、インダクタ間の距離が１／４
（＝５０μｍ／２００μｍ）で済むことになる。
【００１９】Ｍ≦０．１ｎＨの設計基準でパワーアンプ
のＭＭＩＣを上記の各デザインルールでレイアウトし
た。その結果スパイラルインダクタの間に接地のパター
ンがないデザインルールでレイアウトした場合、チップ
面積は３ｍｍ×３ｍｍであった。インダクタとインダク
タの間に接地パターンがあり、接地部とスパイラル部の
膜厚が等しい場合、チップ面積は２．２ｍｍ×２．２ｍ
ｍであった。また、インダクタとインダクタの間に接地
のパターンがあり、接地部が、スパイラル部よりも膜厚
が大きい場合、チップ面積は１．７ｍｍ×１．７ｍｍで
あった。そして、スパイラルインダクタの間に接地のパ
ターンがない場合に比べると、インダクタとインダクタ
の間に接地パターンがあり、接地部が、スパイラル部よ
りも膜厚が大きい場合は、チップ面積が（１．７×１．
７）／（３×３）＝０．３２と約１／３になった。
のＭＭＩＣを上記の各デザインルールでレイアウトし
た。その結果スパイラルインダクタの間に接地のパター
ンがないデザインルールでレイアウトした場合、チップ
面積は３ｍｍ×３ｍｍであった。インダクタとインダク
タの間に接地パターンがあり、接地部とスパイラル部の
膜厚が等しい場合、チップ面積は２．２ｍｍ×２．２ｍ
ｍであった。また、インダクタとインダクタの間に接地
のパターンがあり、接地部が、スパイラル部よりも膜厚
が大きい場合、チップ面積は１．７ｍｍ×１．７ｍｍで
あった。そして、スパイラルインダクタの間に接地のパ
ターンがない場合に比べると、インダクタとインダクタ
の間に接地パターンがあり、接地部が、スパイラル部よ
りも膜厚が大きい場合は、チップ面積が（１．７×１．
７）／（３×３）＝０．３２と約１／３になった。
【００２０】なお、接地部の膜厚が、スパイラル部の膜
厚の１．５倍以上であれば、干渉を抑制する効果が現
れ、その効果は接地部の膜厚がスパイラル部の膜厚より
も大きいほど顕著である。
厚の１．５倍以上であれば、干渉を抑制する効果が現
れ、その効果は接地部の膜厚がスパイラル部の膜厚より
も大きいほど顕著である。
【００２１】
【発明の効果】以上説明したように本発明によれば、半
導体アナログ集積回路を構成する受動素子のレイアウト
において、受動素子と受動素子の間には接地用パターン
が存在し、しかも受動素子を形成する配線のメタル厚よ
りも、接地用パターンを形成する配線のメタル厚のほう
が大きいため、素子間干渉が起こりにくくなるため、素
子間の距離を小さくすることができる。そのため、アナ
ログ集積回路の小型化と高性能化が実現できる。
導体アナログ集積回路を構成する受動素子のレイアウト
において、受動素子と受動素子の間には接地用パターン
が存在し、しかも受動素子を形成する配線のメタル厚よ
りも、接地用パターンを形成する配線のメタル厚のほう
が大きいため、素子間干渉が起こりにくくなるため、素
子間の距離を小さくすることができる。そのため、アナ
ログ集積回路の小型化と高性能化が実現できる。
【図１】 本発明の一実施例を示す構成説明図。
【図２】 本発明の実施例の素子間距離と相互インダク
タンスの関係を示す線図。
タンスの関係を示す線図。
【図３】 従来のレイアウト図。
【図４】 従来の素子間距離と相互インダクタンスの関
係を示す線図。
係を示す線図。
１…接地部 ２…スパイラル部 ３…シリコン酸化膜、
４…半絶縁製ＧａＡｓ基板。
４…半絶縁製ＧａＡｓ基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長岡 正見 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (3)
- 【請求項１】半導体アナログ集積回路を構成する受動素
子を形成する配線をメタル厚よりも、接地用パターンを
形成する配線のメタル厚のほうが大きいことを特徴とす
る半導体アナログ集積回路。 - 【請求項２】半導体アナログ集積回路を構成する受動素
子を形成する配線と、接地用パターンを形成する配線と
が、同一基板上に形成されていることを特徴とする請求
項１記載の半導体アナログ集積回路。 - 【請求項３】半導体アナログ集積回路を構成する受動素
子が復数ある場合、受動素子と受動素子の間には接地用
パターンが存在することを特徴とする請求項１記載の半
導体アナログ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22036493A JPH0774311A (ja) | 1993-09-06 | 1993-09-06 | 半導体アナログ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22036493A JPH0774311A (ja) | 1993-09-06 | 1993-09-06 | 半導体アナログ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774311A true JPH0774311A (ja) | 1995-03-17 |
Family
ID=16749984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22036493A Pending JPH0774311A (ja) | 1993-09-06 | 1993-09-06 | 半導体アナログ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774311A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1168442A2 (fr) * | 2000-06-20 | 2002-01-02 | Koninklijke Philips Electronics N.V. | Circuit intégré incluant un élément inductif de facteur de qualité élevé et présentant une grande compacité |
| US6759727B2 (en) | 1999-08-23 | 2004-07-06 | Hynix Semiconductor Inc. | Inductor and fabricating method thereof |
| WO2004107444A1 (ja) * | 2003-05-29 | 2004-12-09 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置 |
| JP2006060029A (ja) * | 2004-08-20 | 2006-03-02 | Renesas Technology Corp | インダクタを備えた半導体装置 |
| KR100709782B1 (ko) * | 2006-02-16 | 2007-04-23 | 충북대학교 산학협력단 | 고주파 반도체 수동 소자 및 그 제조 방법 |
| US8710622B2 (en) * | 2011-11-17 | 2014-04-29 | Harris Corporation | Defected ground plane inductor |
-
1993
- 1993-09-06 JP JP22036493A patent/JPH0774311A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2002093916A (ja) * | 2000-06-20 | 2002-03-29 | Koninkl Philips Electronics Nv | 大きなｑ因子を有する誘導素子を含む非常にコンパクトな集積回路 |
| EP1168442A3 (fr) * | 2000-06-20 | 2002-05-02 | Koninklijke Philips Electronics N.V. | Circuit intégré incluant un élément inductif de facteur de qualité élevé et présentant une grande compacité |
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| EP1538672A1 (en) * | 2003-05-29 | 2005-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| EP1538672A4 (en) * | 2003-05-29 | 2005-10-19 | Mitsubishi Electric Corp | SEMICONDUCTOR COMPONENT |
| CN100375283C (zh) * | 2003-05-29 | 2008-03-12 | 三菱电机株式会社 | 半导体装置 |
| JP2006060029A (ja) * | 2004-08-20 | 2006-03-02 | Renesas Technology Corp | インダクタを備えた半導体装置 |
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