JP3255287B2

JP3255287B2 - 半導体集積回路

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Publication number: JP3255287B2
Application number: JP07303799A
Authority: JP
Inventors: 仁之矢野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-03-18
Filing date: 1999-03-18
Publication date: 2002-02-12
Anticipated expiration: 2019-03-18
Also published as: JP2000269429A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、整合回路を有する
半導体集積回路に関し、特に、２GHz以上の周波数の信
号を増幅、周波数変換するRF回路を備えた半導体集積回
路に関するものである。

【０００２】

【従来の技術】近年、情報のマルチメディア化が進む中
で、無線通信では周波数が高周波化進められるとともに
取り扱うデータのデータレートも高速化している。一方
で、高速道路におけるノンストップ自動料金収受システ
ムが開発されるなど無線システムの多様化、高度化が進
められており、無線システムで用いられる周波数は今後
一層高くなるものと予想されている。例えば、これまで
移動体電話として２ＧＨｚ程度の周波数まで使われてき
たが、今後は需要の増加とともにより高い周波数が開放
されるようになる。これまでの移動体通信システムにお
いても半導体RF ICは必要な重要なコンポーネントであ
ったが、新しい無線システムにおいては、より高性能の
半導体RF ICの提供が必要となる。

【０００３】２GHz帯を超える周波数領域での無線シス
テムのキー半導体RF ICとしてはGaAs半導体を用いたIC
がこれまで研究開発され実用化されてきた。これは、こ
の材料がシリコン半導体と比べて材料的に高周波デバイ
スを作ることが容易であったことによる。しかし、最近
の微細加工技術の進歩によりシリコン半導体を用いたゲ
ート長がサブミクロン以下に小さくなったMOSFETの性能
が非常に高くなり、２GHzを超える周波数においても適
用が可能になっている。シリコン半導体とGaAs半導体と
を比較すると、シリコン半導体は大きな市場であるディ
ジタルICの市場に使われてきた経緯からデバイス製造技
術が成熟しておりかつデバイスを低コストで提供するこ
とが可能である。また、ディジタル ICとRF ICとの融合
が比較的容易でありこれらをワンチップ化することによ
り、さらに小型化、低コスト化が可能である。

【０００４】しかし、２GHz以上のRF回路を実現するに
は、デバイスの性能に加えて性能を発揮させるパッシブ
な整合回路の実現が必要である。図１５（ａ）、（ｂ）
に、MOSFETを用いた抵抗負荷型増幅器と入出力整合型増
幅器の回路例を示す。図１５において、Ｉｎは入力端
子、Ｏutは出力端子、ＱはＭＯＳＦＥＴ、Ｒは負荷抵
抗、Ｌは高周波分離用のコイル、ＭＣ（１）は入力側整
合回路、ＭＣ（２）は出力側整合回路である。図１６
は、この回路を用いたときの利得の周波数依存性を示す
グラフである。図１６のグラフにおいて、MSG(Maximum
Stable Gain)はデバイスのもつ最大安定利得と呼ばれ発
振しない状態で最大可能な利得を、MAG(Maximum Availa
ble Gain)は最大有能電力と呼ばれるもので、両方とも
デバイスの利用可能な最大の利得を表している。

【０００５】同図に示されるように、図１５（ａ）の抵
抗負荷型増幅器の利得−周波数特性はMSGのラインより
はるかに低くかつ低い周波数で利得が０ｄＢとなってし
まう。これは、デバイスのもつ相互インダクタンスと負
荷抵抗で決まる利得と、デバイスが寄生的にもつ対グラ
ウンド(基板)容量Ｃ_DSで与えられる利得の周波数特性
は、GB積一定の法則に律束され高い周波数を増幅するに
は利得を下げて設計しなければならないことによる。ま
たシリコン半導体の場合、抵抗率が小さいためシリコン
デバイスが寄生的にもつ対グラウンド(基板)容量Ｃ_DSが
半絶縁性基板上に作られるデバイスと比べておおきくな
り、低い周波数で利得が０ｄＢとなってしまう。

【０００６】これに対して図１５（ｂ）に示す入出力整
合型増幅器では、整合回路のもつ特性により広帯域化は
難しい代わりに目的の周波数のところでデバイスが寄生
的にもつ対グラウンド(基板)容量をこみで電力の授受が
最高率になるよう整合回路のパラメータをチューニング
することができ、図１６に示すようにMSG,MAGのレベル
まで利得を稼ぐことができる。以上より分かるようにRF
回路では整合回路を用いることが必須となる。

【０００７】２GHzまでは半導体デバイスのチップと別
にチップインダクタやチップキャパシタなどのチップ部
品を同一のボード上に実装することにより比較的容易に
整合回路を実現することができる。実際移動体電話の大
半はそのように構成されている。しかし、２GHzを超え
るとＱ値の高いチップインダクタ、チップキャパシタを
得ることが難しいこと、および実装によって加わるボン
ディングワイヤーなどの寄生素子により設計どおりの性
能が得にくいことなどの問題が出てくる。この解決策と
して整合回路を半導体基板上に半導体デバイスといっし
ょに作り込むいわゆるMMIC(Monolithic Microwave Inte
grated Circuit；モノリシックマイクロ波集積回路)が
実用化しており、GaAs半導体で作られる多くのICはMMIC
となっている。GaAs半導体MMICの場合、基板が半絶縁性
基板で抵抗率が高いためにGaAs基板は誘電体基板として
働き比較的容易にＱ値の高い整合回路を半導体表面上に
作り込むことができる。

【０００８】

【発明が解決しようとする課題】これに対してシリコン
半導体上の整合回路の場合は基板抵抗率が小さいため半
導体表面上に配置した整合回路と基板との電磁結合によ
りシリコン基板中に電流が流れこの電流による損失によ
ってＱ値が小さくなってしまう。また、整合回路に寄生
的に付加される大きな対グラウンド(基板)容量により所
望の周波数特性が得られないという問題があり、２GHz
以上の周波数帯におけるシリコンMMICの実現が非常に困
難な状況にある。

【０００９】したがって、本発明の目的は、低抵抗率の
半導体基板、特に一般的なシリコン基板を用いたRF IC
において２GHz以上の周波数帯に適用可能なモノリシッ
ク整合回路を提供することである。

【００１０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、抵抗率が１００オームセンチメー
トル以下の低抵抗の基板である半導体基板と、前記半導
体基板の下面に形成されたその電位が第１の固定電位に
固定された第１の導電層と、前記半導体基板上を覆う第
１の層間絶縁膜と、前記第１の層間絶縁膜上に形成され
た第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成
された第１種の導電パターンと、を備え、前記第１種の
導電パターンが前記第１の導電層と協働して第１種の伝
送線路として機能しこの第１種の伝送線路が整合回路の
要素として用いられていることを特徴とする半導体集積
回路、が提供される。

【００１１】また、上記の目的を達成するため、本発明
によれば、半導体基板と、前記半導体基板の下面に形成
されたその電位が第１の固定電位に固定された第１の導
電層と、前記半導体基板上を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成されたその電位が第２の
固定電位に固定された第２の導電層と、前記第１の層間
絶縁膜および前記第２の導電層上に形成された第２の層
間絶縁膜と、前記第２の層間絶縁膜上であって前記第２
の導電層が形成されていない領域上に形成された第１種
の導電パターンと、前記第２の層間絶縁膜上であって前
記第２の導電層が形成された領域上に形成された第２種
の導電パターンと、を備え、前記第１および第２の導電
パターンがそれぞれ前記第１、第２の導電層と協働して
第１種、第２種の伝送線路として機能し、前記第１種、
第２種の伝送線路がそれぞれ整合回路の要素として用い
られていることを特徴とする半導体集積回路、が提供さ
れる。

【００１２】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の実施の形
態を説明するための断面・斜視図である。図１におい
て、１１は半導体基板、１２は第１の層間絶縁膜、１３
は第２の固定電位導電層、１４は第２の層間絶縁膜、１
５は、基板裏面の固定電位導電層（１７）により第１の
伝送線路(TYPE A)となる第１の導電パターン、１６は、
第２の固定電位導電層１３と結合して第２の伝送線路(T
YPE B)となる第２の導電パターン、１７は、基板電位を
与える第１の固定電位導電層である。ここで、(TYPE A)
と(TYPE B)の伝送線路は、後述するように、インダクテ
ィブまたはキャパシティブ素子として機能し、整合回路
用素子として用いられる。第１、第２の導電パターン１
５、１６はストライプ状ないしスパイラル状に形成され
る。半導体基板の材料としては、シリコン、ゲルマニウ
ム、ＧａＡｓ、ＩｎＰ等が用いられる。シリコン基板や
ゲルマニウム基板を用いる場合には、基板の抵抗率が１
００オームセンチメートル以下の低いものとなるが、本
願発明は低抵抗率基板を用いた場合にも十分の効果を期
待することができるものである。従って、高集積化が可
能で成熟した製造技術を利用することができるシリコン
を用いることが特に有利である。半導体基板１１の表面
領域内には、本発明に係る整合回路によって整合が図ら
れるアクティブ素子が形成される。アクティブ素子とし
ては、ＭＯＳＦＥＴ、ＭＥＳＦＥＴ（ＨＥＭＴを含
む）、接合型ＦＥＴ、バイポーラトランジスタが用いら
れる。また、ＢｉＭＯＳやＢｉＣＭＯＳであってもよ
い。本発明に係る整合回路によって整合が図られるアク
ティブ素子の機能としては、増幅、周波数逓倍、ミキサ
ー、発振などである。また、半導体基板１１の他の表面
領域内には、整合をとる必要のない半導体デバイスを形
成することができる。それらの半導体デバイスとして
は、メモリや論理回路などのディジタル回路を構成する
素子であってもよい。また、本発明による整合回路が形
成された半導体基板上に、別途製作された個別素子ある
いは集積回路を搭載し、これらの個別素子や集積回路の
回路に対する整合のために、本願発明に係る整合回路を
使用することもできる。この場合、搭載される個別素子
や集積回路はフリップチップ構造の半導体装置とするこ
とが好ましい。

【００１３】第１、第２の層間絶縁膜の材料としては、
シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化
膜、ＰＳＧ膜、ＢＰＳＧ膜などの無機絶縁膜やポリイミ
ド膜、ＢＣＢ（benzocyclobutene）膜などの有機絶縁膜
を用いることが出来る。特に、第２の層間絶縁膜は膜厚
４．０μｍ以上（RF周波数によって異なる）と厚く形成
する必要があることから、有機絶縁膜または無機絶縁膜
と有機絶縁膜との複合膜とすることが望ましい。第２の
層間絶縁膜を厚く形成する必要があるのは、(TYPE A)の
伝送線路を形成する第１の導電パターン１５の半導体基
板との電気的および磁気的結合を弱くするために必要な
ことである。第１の層間絶縁膜内には、半導体素子に対
する接続を図るために１層ないし複数層の配線が形成さ
れる。また、(TYPE A)および(TYPE B)の伝送線路によっ
て、整合が図られるアクティブ素子の各領域は、第１、
第２の層間絶縁膜１２、１４に開孔されたコンタクトホ
ール、ビアホールを介して第２の層間絶縁膜１４上にま
で引き上げられて、第１または第２の導電パターン１
５、１６に接続される。導電層１３、１７および導電パ
ターン１５、１６の材料としては、Ａｌ（Ａｌ合金を含
む）、Ａｕ、Ｃｕなどの金属、タングステンシリサイ
ド、チタンシリサイド、コバルトシリサイドなどの高融
点金属シリサイド、あるいはこれらのシリサイドを用い
たポリサイドを用いることができる。導電層１３、１７
に与えられる固定電位は、通常は接地電位（グラウン
ド）であるが、交流的に接地されていればよく、必ずし
も接地電位に固定する必要はない。また、二つの導電層
１３、１７の電位が同電位である必要もない。

【００１４】次に、(TYPE A)および(TYPE B)の伝送線路
の整合用素子としての機能について説明する。(TYPE A)
の伝送線路は第１の固定電位導電層１７をグラウンド層
として第１の導電パターン１５により構成され、(TYPE
B)の伝送線路は第２の固定電位導電層１３をグラウンド
層として第２の導電パターン１６により構成されてい
る。ここで、(TYPE A)の伝送線路と(TYPE B)の伝送線路
とは、図２（ａ）、（ｂ）に示されるように、それぞれ
ポート１とポート２の２つのポートを持つ伝送線路
（Ａ）２１、伝送線路（Ｂ）２２と模式的に表わされる
ものとして以下説明する。両者の電気的な違いは、図１
に模式的に記入したL,R,Cの等価回路に現れている。図
のLA,RA,LB,RBは配線金属によるインダクタンス、抵抗
を表している。また、RSUBは半導体基板を介してグラウ
ンドに向かって基板を流れる電流に対する基板抵抗であ
り、CA,CBは配線容量を表す。

【００１５】配線構造の伝送線路と考えた場合、RA=RB
になる断面形状を選ぶと配線構造(TYPE A)の方がRSUBの
ため損失が大きくなる可能性がある。しかし、インダク
タンスの大きさを比較すると(TYPE A)の伝送線路の方が
有利である。図３は、第１の導電パターン１５(TYPE A)
と第２の導電パターン１６(TYPE B)の配線幅とインダク
タンスの関係を実際の構造を作って評価した結果であ
る。同図は、横軸に配線幅を、縦軸に単位長当たりのイ
ンダクタンスをとり４ＧＨｚでの評価をプロットしたも
のである。同図に示されるように、(TYPE A)の伝送線路
が有する単位長当たりのインダクタンス値の方が(TYPE
B)のものより２倍以上大きい。これは、インダクタンス
素子として伝送線路を選択するとき(TYPE A)の伝送線路
の方が有利であることを意味する。なぜなら、同じ大き
さのインダクタンス値を持つ両タイプの配線長は(TYPE
A)の方が短くすみ、配線のもつ総抵抗も短いために小さ
くなり、直列抵抗の小さいインダクタンス素子を提供で
きるからである。

【００１６】次に、両タイプの伝送線路の周波数特性の
測定結果について説明する。図１の構造にて、シリコン
基板を用い、配線長を１ｍｍ、配線膜厚を３μｍとし、
配線幅が３μｍと８０μｍの２種類について図２に示さ
れるように２ポートの伝送線路を形成し、ポート２側を
ショート、オープンのときのポート１側から見た反射係
数を周波数０．１ＧＨｚから４０ＧＨｚまで測った。そ
の結果をスミスチャートにて図４と図５に示す。ポート
２側をショートした場合はインダクタンスの特性、ポー
ト２側をオープンにした場合はキャパシタンスの特性を
見ているといえる。

【００１７】図４は、(TYPE A)の伝送線路の測定結果を
示す。ポート２側ショートの結果で配線幅３μｍと８０
μｍを比較すると低周波では配線幅が８０μｍの方がス
ミスチャートの外側にあり直列抵抗性分が小さいが、高
い周波数になるとこれが逆転し配線幅３μｍの方のロス
が小さい。このように(TYPE A)の伝送線路では、特に高
い周波数にてロスの少ないインダクタンス素子が実現で
きる。例えば、５０オームのシステムにて入出力インピ
ーダンスの整合を図る場合、これ以上の特性インピーダ
ンスをもつハイインピーダンスのインダクティブ整合素
子が必要となるが、本発明による(TYPE A)の伝送線路に
てこれを実現することができる。次に、ポート２オープ
ンの結果をみると配線幅３μｍ、８０μｍともにスミス
チャートの中心に向かうインピーダンスの軌跡になって
おり直列抵抗性分が大きくＱ値の低いキャパシタとして
みえており、この配線構造(TYPE A)でキャパシティブ素
子を構成し整合回路を組んでもロスの大きい整合回路に
しかならない。

【００１８】図５は、(TYPE B)の伝送線路の測定結果を
示す。ポート２側ショートの結果をみると、(TYPE A)と
さほど変わらない特性を示している。しかし、先に述べ
たようにインダクタンスの絶対値が同じ配線幅、長さで
小さいので配線構造(TYPE A)と比べてインダクタンス素
子としては不利である。

【００１９】次に、ポート２オープンの結果をみると配
線幅８０μｍではほとんどスミスチャートの外周をなぞ
るように軌跡を描いており、Ｑの高いキャパシタンスと
して動作しうることを示している。配線幅８０μｍに対
して３μｍの場合若干内側に軌跡を描いているがこれは
配線の直列抵抗によるものである。このようにキャパシ
ティブな素子を構成するには、(TYPE B)の伝送線路を使
用することが有利である。以上説明したように、本発明
によれば、低抵抗率の半導体基板上にも、２GHz以上の
高周波にてＱ値の高いインダクティブ素子とキャパシテ
ィブ素子とを形成することが可能になり、これらの素子
を組み合わせて入出力整合回路を構成すると、低抵抗率
の半導体基板上に２GHz以上の周波数帯で動作するRF IC
を実現することが可能になる。

【００２０】

【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。図６は、本発明の一実施例の主要部
を示す断面図である。図６に示すように、６４０μｍ厚
のシリコン基板６０１表面上にMOSFETを形成した後、0.
6μｍ厚のシリコン酸化膜６０２を層間絶縁膜として形
成しその上に膜厚０．７μｍのＡｌからなる配線層６０
３を形成した後、さらに膜厚１．５μｍのシリコン酸化
膜６０４を成膜する。そして、その上に膜厚０．７μｍ
のＡｌからなるグラウンドプレーン６０５を配線しその
上に膜厚１μｍのシリコン窒化膜６０６を成膜する。こ
こまでは、いわゆる通常の２層配線CMOSプロセスと称さ
れるプロセスを使って形成できる。さらに本実施例にお
いてはシリコン窒化膜６０６の上に膜厚４．７μｍのポ
リイミド膜６０７を成膜しその上に膜厚３μｍのＡｌを
用い、(TYPE A)の伝送線路となる第１導電パターン６０
８と、(TYPE B)の伝送線路となる第２導電パターン６０
９を形成した。そして、基板裏面に第１導電パターン６
０８のグラウンド層となる裏面グラウンド層６１０をシ
リコン基板６０１とオーミックに接触させて形成した。
ここで、ポリイミド膜が4.7μｍとしたのは２０GHz以上
の周波数において良い整合回路を形成することを目標と
しているからである。

【００２１】本実施例において、グラウンドプレーンを
形成しシリコン窒化膜にて被覆するまでの工程は、前述
したように通常用いられているＣＭＯＳプロセスと同様
の工程であるから、CMOSプロセスで可能な大規模なディ
ジタルICを作り込んだ後、RFICのための整合回路を独立
して作製することが可能である。したがって、ディジタ
ルICとRF ICとを同一チップ上に集積化することが容易
に行える。

【００２２】次に、この実施例の配線構造を用いたオン
チップマッチング増幅器について説明する。図７（ａ）
に回路構成図を示し、図７（ｂ）にその等価回路図を示
す。図７において、Ｑは、ゲート長0.18μｍ、ゲート幅
２００μｍ、相互コンダクタンスが９０ｍSのＭＯＳＦ
ＥＴであって、その入力側に、(TYPE B)の伝送線路
（Ｂ）７０１と(TYPE A)の伝送線路（Ａ）７０２が配置
され、その出力側に(TYPEA)の伝送線路（Ａ）７０３と
(TYPE B)の伝送線路（Ｂ）７０４が配されている。伝送
線路（Ａ）７０２は、配線幅３μｍ、配線長370μｍに
形成され、伝送線路（Ａ）７０３は配線幅３μｍ、配線
長２１５μｍに形成されている。図７（ｂ）の等価回路
では、それぞれの伝送線路はそれぞれハイインピーダン
スのインダクタＬ１、Ｌ２として示されている。また、
伝送線路（Ｂ）７０１は、配線幅８０μｍ、配線長４５
６μｍに形成され、伝送線路（Ｂ）７０４は配線幅８０
μｍ、配線長５００μｍに形成されている。図７（ｂ）
の等価回路では、それぞれの伝送線路はそれぞれローイ
ンピーダンスのキャパシタＣ１、Ｃ２として示されてい
る。

【００２３】出来上がったICをネットワークアナライザ
ーを用いてスキャタリング(S)パラメータを測定した結
果を図８に示す。ドレイン電極に２V、ゲート電極に
１．２V加え、ドレイン電流を２５ｍA流している。利得
S21は２０GHzで７dBと高い性能を得ている。入出力のミ
スマッチを表わすS11,S22は２０GHzで-10dB以下となっ
ており入出力マッチングが達成されていることが分か
る。

【００２４】次に、図６に示した実施例の配線構造を用
いたオンチップマッチング増幅器の他の例について説明
する。図９（ａ）に回路構成図を示し、図９（ｂ）にそ
の等価回路図を示す。図９に示されるように、ゲート長
0.18μｍ、ゲート幅２００μｍ、相互コンダクタンスが
９０ｍSのＭＯＳＦＥＴＱ１、Ｑ２がカスコード接続さ
れており、その入力側に、(TYPE B)の伝送線路（Ｂ）９
０１と(TYPE A)の伝送線路（Ａ）９０２が配置され、そ
の出力側に(TYPE A)の伝送線路（Ａ）９０３と(TYPE B)
の伝送線路（Ｂ）９０４が配置されている。この実施例
では、トランジスタがカスコード接続されていることに
より高い周波数での動作が可能であり、またゲート接地
になっているMOSFETＱ２のゲートバイアス電圧をコント
ロールすることによって利得を制御することができる。

【００２５】伝送線路（Ａ）９０２は、配線幅３μｍ、
配線長370μｍに形成され、伝送線路（Ａ）９０３は配
線幅３μｍ、配線長４３５μｍに形成されている。図９
（ｂ）の等価回路図では、それぞれの伝送線路はそれぞ
れハイインピーダンスのインダクタＬ３、Ｌ４として示
されている。また、伝送線路（Ｂ）９０１は、配線幅８
０μｍ、配線長３８７μｍに形成され、伝送線路（Ｂ）
９０４は配線幅８０μｍ、配線長４３６μｍに形成され
ている。図９（ｂ）の等価回路では、それぞれの伝送線
路はそれぞれローインピーダンスのキャパシタＣ３、Ｃ
４として示されている。

【００２６】出来上がったICをネットワークアナライザ
ーを用いてSパラメータの評価を行い、周波数特性とし
てプロットしたグラフを図１０に示す。同図では、ドレ
イン電極側に３V、MOSFETＱ１のゲート電圧VG1を１Vと
し、MOSFETＱ２のゲート電圧VG2を1.9Vから1.0Vに変え
たときのS21をプロットしている。電流はVG2が1.9Vのと
き15.5mAである。グラフに示されるように、23GHzで10d
Bという高い性能が得られ、かつ10-23GHzと広帯域に渡
って平坦な特性をもつアンプが実現できている。また、
VG2を絞ることにより利得を0dBまで可変できることが分
かる。

【００２７】次に、導電パターンをスパイラル状に形成
した実施例について説明する。図１１にスパイラル状導
電パターンの平面図を示す。図に示すように、スパイラ
ル状導電パターン１１０１は、ポート１、ポート２の２
ポートを有する。スパイラル状に形成することで隣接線
同士の相互インダクタンスが増えインダクタンス値が増
加する。最外周３００μｍ、配線幅10μｍ、配線間隔５
μｍで２．５周巻いたスパイラルインダクタを、図６に
示す(TYPE A)と(TYPE B)の構造に製作し、その特性を測
定した。その結果を図１２に示す。この図はポート２側
をショートし、ポート１側から見た反射係数を周波数0.
05GHzから40GHzまで変化させたときの軌跡として表わし
たスミスチャートである。図に示されるように、この場
合においても(TYPE A)構造のパターンの方が外側を回り
損失の少ないインダクタを形成し得ることが示されてい
る。

【００２８】次に、(TYPE A)構造のスパイラル状導電パ
ターンにより作製した整合回路の実施例について説明す
る。図１３に示すように、カスコード接続されたMOSFET
Ｑ１、Ｑ２の入出力にスパイラル状インダクタをオンチ
ップで装荷した。そのＳパラメータの評価結果を図１４
に示す。同図には、MOSFETＱ２のドレイン電極側の電圧
が3V、MOSFETＱ１のゲート電圧VG1が１Vで、Ｑ２のゲー
ト電圧VG2が1.6VのときのS21、S11,S22がプロットされ
ている。消費電流は18.5mAである。スパイラル形状の場
合大きなインダクタンスを得ることができるため、8GHz
程度のところでのマッチングが取れるようになる。図１
４に示されるように、6-10GHzのところでS11,S22が最小
となっている。最小値はS11で-5dB、S22で-10dBとさほ
ど小さくはないがこれはスパイラル状インダクタの装荷
のみだからであり、キャパシティブな素子の追加により
より良い整合状態を達成できる。なお、利得S21は15dB
以上を得ている。

【００２９】

【発明の効果】以上説明したように、本発明によれば、
低抵抗率の半導体基板上にも良質な整合回路を形成する
ことが可能になり、シリコン基板のような低抵抗率基板
を用いても２GHz以上の周波数で動作するRF IC を実現
することができる。さらに、本発明の半導体集積回路は
従来のCMOSプロセスをそのまま利用することが可能であ
るので、ローコストで安定して製造することができる。
そして、本発明に係る整合回路はこのCMOSプロセスの後
これと独立して作製が可能なので、従来のプロセスによ
るディジタル回路と本発明の整合回路によって構成され
るRF回路とを同じチップの上に搭載することなども容易
に行うことが可能になり、多機能で高性能の半導体集積
回路を安価に提供することが可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態を説明するための、本発明
の整合回路に用いる２種類〔(TYPE A)と(TYPE B)〕の伝
送線路を備えた半導体集積回路の断面・斜視図。

【図２】２ポートを有する、本発明による(TYPE A)、(T
YPE B)の伝送線路を示す模式図。

【図３】整合回路に用いる本発明の伝送線路の単位長あ
たりのインダクタンス値を(TYPE A)と(TYPE B)に分けて
示した特性図。

【図４】本発明の(TYPE A)の伝送線路のポート２側をシ
ョート、オープンしたときのポート１側からみた特性
図。

【図５】本発明の(TYPE B)の伝送線路のポート２側をシ
ョート、オープンしたときのポート１側からみた特性
図。

【図６】本発明の一実施例の断面図。

【図７】本発明の実施例である入出力整合型MOSFETアン
プの回路図。

【図８】図７に示される実施例の利得、反射特性の周波
数依存性を示す特性図。

【図９】本発明の実施例であるカスコード型MOSFETアン
プの回路図。

【図１０】図９に示される実施例の利得の周波数依存性
を示す特性図。

【図１１】本発明の実施例を説明するための、スパイラ
ル状導電パターンの平面図。

【図１２】本発明の実施例を説明するための、２種類
〔(TYPE A)と(TYPE B)〕のスパイラル状導電パターンの
反射係数を示す特性図。

【図１３】本発明の実施例である、スパイラルインダク
タを入出力部の整合回路とするカスコード型MOSFETアン
プの回路図。

【図１４】図１３に示される実施例の利得、反射特性の
周波数依存性を示す特性図。

【図１５】抵抗負荷型MOSFET増幅器と入出力整合型MOSF
ET増幅器の回路図。

【図１６】MOSFETのMSG／MAGと、抵抗負荷型増幅器の利
得および入出力整合型増幅器の利得の周波数特性を示す
特性図。

【符号の説明】

１１半導体基板１２第１の層間絶縁膜１３第２の固定電位導電層１４第２の層間絶縁膜１５第１の導電パターン１６第２の導電パターン１７第１の固定電位導電層２１伝送線路（Ａ）２２伝送線路（Ｂ）６０１シリコン基板６０２、６０４シリコン酸化膜６０３配線層６０５グラウンドプレーン６０６シリコン窒化膜６０７ポリイミド膜６０８第１導電パターン６０９第２導電パターン６１０裏面グラウンド層７０２、７０３、９０２、９０３伝送線路（Ａ）７０１、７０４、９０１、９０４伝送線路（Ｂ）１１０１、１３０１、１３０２スパイラル状導電パタ
ーン

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/768 H01L 21/822 H01P 3/08

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の下面に
形成されたその電位が第１の固定電位に固定された第１
の導電層と、前記半導体基板上を覆う第１の層間絶縁膜
と、前記第１の層間絶縁膜上に形成された第２の層間絶
縁膜と、前記第２の層間絶縁膜上に形成された第１種の
導電パターンと、を備え、前記第１の固定電位がグラウ
ンド電位（接地電位）であり、かつ、前記第１種の導電
パターンが前記第１の導電層と協働して第１種の伝送線
路として機能しこの第１種の伝送線路が整合回路の要素
として用いられていることを特徴とする半導体集積回
路。
【請求項２】抵抗率が１００オームセンチメートル以
下の低抵抗の基板である半導体基板と、前記半導体基板
の下面に形成されたその電位が第１の固定電位に固定さ
れた第１の導電層と、前記半導体基板上を覆う第１の層
間絶縁膜と、前記第１の層間絶縁膜上に形成された第２
の層間絶縁膜と、前記第２の層間絶縁膜上に形成された
第１種の導電パターンと、を備え、前記第１種の導電パ
ターンが前記第１の導電層と協働して第１種の伝送線路
として機能しこの第１種の伝送線路が整合回路の要素と
して用いられていることを特徴とする半導体集積回路。
【請求項３】半導体基板と、前記半導体基板の下面に
形成されたその電位が第１の固定電位に固定された第１
の導電層と、前記半導体基板上を覆う第１の層間絶縁膜
と、前記第１の層間絶縁膜上に形成された第２の層間絶
縁膜と、前記第２の層間絶縁膜上に形成された第１種の
導電パターンと、を備え、前記第１種の導電パターンが
前記第１の導電層と協働して第１種の伝送線路として機
能しこの第１種の伝送線路が整合回路の要素として用い
られており、かつ、前記第１種の伝送線路がインダクテ
ィブ素子として機能していることを特徴とする半導体集
積回路。
【請求項４】半導体基板と、前記半導体基板の下面に
形成されたその電位が第１の固定電位に固定された第１
の導電層と、前記半導体基板上を覆う第１の層間絶縁膜
と、前記第１の層間絶縁膜上に形成されたその電位が第
２の固定電位に固定された第２の導電層と、前記第１の
層間絶縁膜および前記第２の導電層上に形成された第２
の層間絶縁膜と、前記第２の層間絶縁膜上であって前記
第２の導電層が形成されていない領域上に形成された第
１種の導電パターンと、前記第２の層間絶縁膜上であっ
て前記第２の導電層が形成された領域上に形成された第
２種の導電パターンと、を備え、前記第１および第２の
導電パターンがそれぞれ前記第１、第２の導電層と協働
して第１種、第２種の伝送線路として機能し、前記第１
種、第２種の伝送線路がそれぞれ整合回路の要素として
用いられていることを特徴とする半導体集積回路。
【請求項５】前記第１の固定電位、または、前記第１
の固定電位および前記第２の固定電位がグラウンド電位
（接地電位）であることを特徴とする請求項２、３また
は４記載の半導体集積回路。
【請求項６】前記半導体基板は、抵抗率が１００オー
ムセンチメートル以下の低抵抗の基板であることを特徴
とする請求項１、３または４記載の半導体集積回路。
【請求項７】前記第１種の伝送線路がインダクティブ
素子として機能する、若しくは、前記第１種の伝送線路
がインダクティブ素子として機能しかつ前記第２種の伝
送線路がキャパシティブ素子として機能することを特徴
とする請求項１、２または４記載の半導体集積回路。
【請求項８】前記第１種の導電パターン、または、前
記第１種の導電パターンおよび前記第２種の導電パター
ンがスパイラル状に形成されていることを特徴とする請
求項１から４のいずれかに記載の半導体集積回路。
【請求項９】前記第１の層間絶縁膜が無機絶縁膜であ
り、前記第２の層間絶縁膜が有機絶縁膜または無機絶縁
膜と有機絶縁膜との複合膜であることを特徴とする請求
項１から４のいずれかに記載の半導体集積回路。
【請求項１０】前記半導体基板の表面領域には、回路
素子が形成されており少なくともその一部の回路素子は
前記第１種の伝送線路または前記第１種の伝送線路およ
び前記第２種の伝送線路によって回路間の整合が図られ
ていることを特徴とする請求項１から４のいずれかに記
載の半導体集積回路。
【請求項１１】前記回路素子が、電界効果トランジス
タ、および／または、バイポーラトランジスタであるこ
とを特徴とする請求項１０記載の半導体集積回路。
【請求項１２】前記第１の層間絶縁膜内に前記回路素
子に接続される配線層が形成されていることを特徴とす
る請求項１０記載の半導体集積回路。
【請求項１３】前記半導体基板上には、他の半導体基
板の表面領域に回路素子が作り込まれてなる半導体装置
が搭載され、該半導体装置の回路素子が前記第１種の伝
送線路または前記第１種の伝送線路および前記第２種の
伝送線路によって回路間の整合が図られていることを特
徴とする請求項１から４のいずれかに記載の半導体集積
回路。
【請求項１４】前記半導体装置が、フリップチップ形
態の半導体装置であることを特徴とする請求項１３記載
の半導体集積回路。
【請求項１５】前記伝送線路の形成された半導体基板
の表面領域内にはディジタル回路が形成され、アナログ
／ディジタル複合回路が構成されていることを特徴とす
る請求項１０または１３記載の半導体集積回路。