JP3176730B2 - キャパシタの製法 - Google Patents
キャパシタの製法Info
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Description
【０００１】
【産業上の利用分野】本発明はキャパシタの製法に関す
る。さらに詳しくは、キャパシタの構造を立体的に形成
し、面積の縮小化を図ったキャパシタの製法に関する。
る。さらに詳しくは、キャパシタの構造を立体的に形成
し、面積の縮小化を図ったキャパシタの製法に関する。
【０００２】
【従来の技術】高周波用の半導体集積回路装置として従
来より、半導体基板に高周波用の電界効果トランジスタ
（以下、ＦＥＴという）が形成されると共に、基板上に
インダクタやキャパシタが形成されたモノリシックマイ
クロ波集積回路装置（以下、ＭＭＩＣという）が利用さ
れている。
来より、半導体基板に高周波用の電界効果トランジスタ
（以下、ＦＥＴという）が形成されると共に、基板上に
インダクタやキャパシタが形成されたモノリシックマイ
クロ波集積回路装置（以下、ＭＭＩＣという）が利用さ
れている。
【０００３】このＭＭＩＣで、基板表面に形成される伝
送回路素子のうち、キャパシタは図４〜５に示されるよ
うな構成になっている。図４〜５においてガリウムヒ素
（ＧａＡｓ）などからなる半導体基板32上に一方の電極
とする第１の金属膜33が形成され、その表面全体に誘電
体膜34が設けられ、さらにその上に他方の電極とする第
２の金属膜35が設けられてキャパシタ31が作製されてい
る。
送回路素子のうち、キャパシタは図４〜５に示されるよ
うな構成になっている。図４〜５においてガリウムヒ素
（ＧａＡｓ）などからなる半導体基板32上に一方の電極
とする第１の金属膜33が形成され、その表面全体に誘電
体膜34が設けられ、さらにその上に他方の電極とする第
２の金属膜35が設けられてキャパシタ31が作製されてい
る。
【０００４】
【発明が解決しようとする課題】叙上のキャパシタ31
は、両電極間の間隔は耐圧の点から限界近くまで狭く形
成されており、容量を大きくするためには、第１の金属
膜33と第２の金属膜35との対向面積を大きく形成する必
要がある。しかし、対向面積を大きくすると、基板32表
面の広い面積をキャパシタのために占有することにな
る。このためＭＭＩＣの小型化が困難となり、それに伴
い低コスト化も困難になる。
は、両電極間の間隔は耐圧の点から限界近くまで狭く形
成されており、容量を大きくするためには、第１の金属
膜33と第２の金属膜35との対向面積を大きく形成する必
要がある。しかし、対向面積を大きくすると、基板32表
面の広い面積をキャパシタのために占有することにな
る。このためＭＭＩＣの小型化が困難となり、それに伴
い低コスト化も困難になる。
【０００５】本発明では、かかる問題を解消し、しかも
微小な面積で大容量がえられるキャパシタの製法を提供
することを目的とする。
微小な面積で大容量がえられるキャパシタの製法を提供
することを目的とする。
【０００６】
【０００７】
【課題を解決するための手段】 また、本発明のキャパシ
タの製法は、(a) 基板上に保護膜を設けると共に保護膜
を設ける前または保護膜を設ける途中または保護膜を設
けたのちに一定間隙を有する接続配線を形成し、 (b) 前記接続配線の一定間隙で対向した側の端部をそれ
ぞれ通るように、前記保護膜にそれと垂直方向に２つの
エッチング溝を形成し、 (c) 該エッチング溝に金属材料を積層させて電極壁を形
成することを特徴とするものである。
タの製法は、(a) 基板上に保護膜を設けると共に保護膜
を設ける前または保護膜を設ける途中または保護膜を設
けたのちに一定間隙を有する接続配線を形成し、 (b) 前記接続配線の一定間隙で対向した側の端部をそれ
ぞれ通るように、前記保護膜にそれと垂直方向に２つの
エッチング溝を形成し、 (c) 該エッチング溝に金属材料を積層させて電極壁を形
成することを特徴とするものである。
【０００８】
【０００９】
【００１０】
【作用】 また、本発明の製法によれば、前記電極膜のあ
いだの誘電体膜と外側の保護膜を同一材料で形成し、そ
ののち電極膜形成場所をエッチングしてエッチング溝を
形成し、電極壁とする金属材料を蒸着またはスパッタリ
ング法により形成しているため、通常の半導体装置など
の製造と同様にＣＶＤ法、蒸着法、スパッタリング法な
どの薄膜形成技術とフォトリソグラフィ工程との組合わ
せで簡単に作製できる。
いだの誘電体膜と外側の保護膜を同一材料で形成し、そ
ののち電極膜形成場所をエッチングしてエッチング溝を
形成し、電極壁とする金属材料を蒸着またはスパッタリ
ング法により形成しているため、通常の半導体装置など
の製造と同様にＣＶＤ法、蒸着法、スパッタリング法な
どの薄膜形成技術とフォトリソグラフィ工程との組合わ
せで簡単に作製できる。
【００１１】
【００１２】
【実施例】つぎに図面を参照しながら本発明について説
明する。図１は、本発明の一実施例であるキャパシタ部
分を示す断面説明図、図２は図１のキャパシタを有する
高周波増幅回路の主要部分を示す平面配置図、図３は図
２の等価回路図である。
明する。図１は、本発明の一実施例であるキャパシタ部
分を示す断面説明図、図２は図１のキャパシタを有する
高周波増幅回路の主要部分を示す平面配置図、図３は図
２の等価回路図である。
【００１３】本発明の製法によりえられる半導体集積回
路装置の構成要素であるキャパシタ１の構造を図１に基
づき説明する。たとえば、ガリウムヒ素（ＧａＡｓ）な
どからなる半導体基板２上にＴｉ／Ａｕの２層からなる
接続配線３ａ、３ｂが形成されている。この接続配線３
ａ、３ｂはキャパシタを形成すべき場所の電極壁のあい
だに相当する部分を除去して間隙部Ａが形成されてい
る。その表面にはＳｉＯ2 、ＳｉＮ、ＳｉＯＮなどから
なる保護膜４が形成されている。さらに、前記接続配線
３ａ、３ｂの間隙部Ａを形成している端部と接続され保
護膜４で囲まれたＴｉ／Ａｕなどからなる電極壁６ａ、
６ｂが形成されている。電極壁６ａ、６ｂは、前述の接
続配線３ａ、３ｂの端部とそれぞれ接続され、電極端子
として他の素子と接続されたり、外部に導出されてい
る。その結果、電極壁６ａと電極壁６ｂとのあいだに
は、保護膜として形成された誘電体膜７が配置されてお
り、電極壁６ａ、６ｂと誘電体膜７によりキャパシタ１
が形成されている。
路装置の構成要素であるキャパシタ１の構造を図１に基
づき説明する。たとえば、ガリウムヒ素（ＧａＡｓ）な
どからなる半導体基板２上にＴｉ／Ａｕの２層からなる
接続配線３ａ、３ｂが形成されている。この接続配線３
ａ、３ｂはキャパシタを形成すべき場所の電極壁のあい
だに相当する部分を除去して間隙部Ａが形成されてい
る。その表面にはＳｉＯ2 、ＳｉＮ、ＳｉＯＮなどから
なる保護膜４が形成されている。さらに、前記接続配線
３ａ、３ｂの間隙部Ａを形成している端部と接続され保
護膜４で囲まれたＴｉ／Ａｕなどからなる電極壁６ａ、
６ｂが形成されている。電極壁６ａ、６ｂは、前述の接
続配線３ａ、３ｂの端部とそれぞれ接続され、電極端子
として他の素子と接続されたり、外部に導出されてい
る。その結果、電極壁６ａと電極壁６ｂとのあいだに
は、保護膜として形成された誘電体膜７が配置されてお
り、電極壁６ａ、６ｂと誘電体膜７によりキャパシタ１
が形成されている。
【００１４】叙上のように構成されるキャパシタ１は、
対向する電極壁６ａ、６ｂが垂直方向に形成されている
ため、半導体基板２の表面で占める面積は非常に小さく
なる。しかも、容量を大きくするため、電極壁を大きく
形成するばあいであも、基板と垂直方向に形成され、微
小な面積で大容量のキャパシタを形成することができ
る。
対向する電極壁６ａ、６ｂが垂直方向に形成されている
ため、半導体基板２の表面で占める面積は非常に小さく
なる。しかも、容量を大きくするため、電極壁を大きく
形成するばあいであも、基板と垂直方向に形成され、微
小な面積で大容量のキャパシタを形成することができ
る。
【００１５】前述の例では接続配線３ａ、３ｂを半導体
基板２の直上に形成する例で説明したが、電極壁６ａ、
６ｂとそれぞれ接続されればよく、保護膜４の中に形成
されてもよく、また、保護膜４の表面に形成されてもよ
い。さらに、半導体基板上にキャパシタを形成する例で
説明したが、半導体素子を形成する必要がないばあい
は、絶縁基板上に形成してもよい。
基板２の直上に形成する例で説明したが、電極壁６ａ、
６ｂとそれぞれ接続されればよく、保護膜４の中に形成
されてもよく、また、保護膜４の表面に形成されてもよ
い。さらに、半導体基板上にキャパシタを形成する例で
説明したが、半導体素子を形成する必要がないばあい
は、絶縁基板上に形成してもよい。
【００１６】さらに、素子の立体化を図るばあい、電極
壁６ａ、６ｂの上部にさらに層間絶縁膜を形成して他の
伝送回路素子を形成することにより、容易に多層構造の
回路を作製することができる。
壁６ａ、６ｂの上部にさらに層間絶縁膜を形成して他の
伝送回路素子を形成することにより、容易に多層構造の
回路を作製することができる。
【００１７】前述の構成で、たとえば電極壁の高さが約
５μｍ、幅100 μｍ、間隔１μｍで0.025 ｐＦのキャパ
シタを形成できる。
５μｍ、幅100 μｍ、間隔１μｍで0.025 ｐＦのキャパ
シタを形成できる。
【００１８】つぎに、本発明のキャパシタ１の製法につ
いて説明する。
いて説明する。
【００１９】まず基板上に保護膜を設けると共に、保護
膜を設ける前または保護膜を設ける途中または保護膜を
設けたのちに一定間隙を有する接続配線を形成する。具
体的にはガリウムヒ素（ＧａＡｓ）などからなる半導体
基板２上にＴｉ／Ａｕの２層構造などからなる金属膜を
それぞれ0.01〜0.1 μｍ、0.5 〜２μｍ、蒸着またはス
パッタリング法などにより成膜し、フォトリソグラフィ
工程によりエッチングして接続配線３ａ、３ｂが間隙Ａ
を介して対向するように形成する。その表面にＳｉ
Ｏ2 、ＳｉＮ、ＳｉＯＮなどからなる保護膜４をＣＶＤ
法やスパッタ法などにより設ける。この保護膜の厚さ
は、形成しようとするキャパシタの容量に応じた面積で
決まるが、通常は２〜10μｍで、幅（図面に垂直方向の
長さ）は１〜５μｍに形成する。
膜を設ける前または保護膜を設ける途中または保護膜を
設けたのちに一定間隙を有する接続配線を形成する。具
体的にはガリウムヒ素（ＧａＡｓ）などからなる半導体
基板２上にＴｉ／Ａｕの２層構造などからなる金属膜を
それぞれ0.01〜0.1 μｍ、0.5 〜２μｍ、蒸着またはス
パッタリング法などにより成膜し、フォトリソグラフィ
工程によりエッチングして接続配線３ａ、３ｂが間隙Ａ
を介して対向するように形成する。その表面にＳｉ
Ｏ2 、ＳｉＮ、ＳｉＯＮなどからなる保護膜４をＣＶＤ
法やスパッタ法などにより設ける。この保護膜の厚さ
は、形成しようとするキャパシタの容量に応じた面積で
決まるが、通常は２〜10μｍで、幅（図面に垂直方向の
長さ）は１〜５μｍに形成する。
【００２０】この具体例では半導体基板上に接続配線３
ａ、３ｂを形成したのち保護膜を形成する例で説明した
が、この接続配線３ａ、３ｂは保護膜４を堆積する途中
に形成してもよいし、また保護膜４を堆積し終ったのち
の保護膜４の表面に形成してもよい。
ａ、３ｂを形成したのち保護膜を形成する例で説明した
が、この接続配線３ａ、３ｂは保護膜４を堆積する途中
に形成してもよいし、また保護膜４を堆積し終ったのち
の保護膜４の表面に形成してもよい。
【００２１】つぎに前記接続配線の一定間隙で対向した
側の端部をそれぞれ通るように前記保護膜に保護膜と垂
直方向に２つのエッチング溝を形成する。具体例として
はフォトマスクでパターンニングしてプラズマエッチン
グして電極壁を形成する場所にエッチング溝を形成す
る。この２つのエッチング溝の間隔はキャパシタの誘電
体膜の厚さになり、面積と共にキャパシタの容量を決め
るのに重要な寸法となる。しかも前述の接続配線３ａ、
３ｂの端部がこのエッチング溝で挟まれた誘電体膜の中
まで入らないように形成する。このエッチング溝で挟ま
れた誘電体膜の幅は通常１μｍ位の幅になるように形成
されるが、使用する誘電体膜の比誘電率やキャパシタの
所望の容量によって変る。
側の端部をそれぞれ通るように前記保護膜に保護膜と垂
直方向に２つのエッチング溝を形成する。具体例として
はフォトマスクでパターンニングしてプラズマエッチン
グして電極壁を形成する場所にエッチング溝を形成す
る。この２つのエッチング溝の間隔はキャパシタの誘電
体膜の厚さになり、面積と共にキャパシタの容量を決め
るのに重要な寸法となる。しかも前述の接続配線３ａ、
３ｂの端部がこのエッチング溝で挟まれた誘電体膜の中
まで入らないように形成する。このエッチング溝で挟ま
れた誘電体膜の幅は通常１μｍ位の幅になるように形成
されるが、使用する誘電体膜の比誘電率やキャパシタの
所望の容量によって変る。
【００２２】つぎに、前記エッチング溝に金属材料を積
層させて電極壁を設ける。具体例としては、基板上に形
成した接続配線３ａ、３ｂが残っているばあいはその上
にＴｉ膜を蒸着法またはスパッタリング法により0.01〜
0.1 μｍ、ついでＡｕ膜を蒸着法、スパッタリング法ま
たはメッキ法により保護膜の表面まで積層する。積層す
る電極壁の厚さ（高さ）が厚い（高い）ばあいはメッキ
法で行った方が蒸着法より１／４の時間で所望の厚さを
成膜できる。すなわち３μｍの厚さの電極壁を形成する
のにメッキ法では２時間位、スパッタリング法では５時
間位、蒸着法では８時間位要する。
層させて電極壁を設ける。具体例としては、基板上に形
成した接続配線３ａ、３ｂが残っているばあいはその上
にＴｉ膜を蒸着法またはスパッタリング法により0.01〜
0.1 μｍ、ついでＡｕ膜を蒸着法、スパッタリング法ま
たはメッキ法により保護膜の表面まで積層する。積層す
る電極壁の厚さ（高さ）が厚い（高い）ばあいはメッキ
法で行った方が蒸着法より１／４の時間で所望の厚さを
成膜できる。すなわち３μｍの厚さの電極壁を形成する
のにメッキ法では２時間位、スパッタリング法では５時
間位、蒸着法では８時間位要する。
【００２３】こうしてエッチング溝を埋めるように金属
材料を積層することにより、誘電体膜７の両側に電極壁
６ａ、６ｂが設けられたキャパシタが形成される。
材料を積層することにより、誘電体膜７の両側に電極壁
６ａ、６ｂが設けられたキャパシタが形成される。
【００２４】つぎに叙上のように構成されるキャパシタ
１を含む高周波増幅回路を作製した例を示す。
１を含む高周波増幅回路を作製した例を示す。
【００２５】図２〜３に示されるように、高周波増幅器
などに用いられる高周波増幅回路は、半導体基板に能動
素子としてＦＥＴ８、12が形成され、初段増幅用ＦＥＴ
８のゲート電極９が第１の端子10に電気的に接続され、
ドレイン電極11が段間容量を形成するキャパシタ１の電
極壁６ａに電気的に接続され、増幅用ＦＥＴ12のゲート
電極13がキャパシタ１の垂直電極壁６ｂに電気的に接続
され、ドレイン電極14が第２の端子15と電気的に接続さ
れ、さらに前記ＦＥＴ８のソース電極16およびＦＥＴ12
のソース電極17がそれぞれアース端子18に電気的に接続
されて構成されている。また、第１および第２の端子1
0、15の入力端子27および出力端子28側にはそれぞれ直
流カット用のキャパシタ19、20が直列に接続されると共
に、さらにインダクタ21、22を介して第１のバイアス端
子23および第２のバイアス端子24が形成され、ＤＣバイ
アスを供給できるようになっている。さらに、ＦＥＴ12
のゲート電極13には、インダクタ25を介してＤＣバイア
ス端子26が形成されている（図３参照）。
などに用いられる高周波増幅回路は、半導体基板に能動
素子としてＦＥＴ８、12が形成され、初段増幅用ＦＥＴ
８のゲート電極９が第１の端子10に電気的に接続され、
ドレイン電極11が段間容量を形成するキャパシタ１の電
極壁６ａに電気的に接続され、増幅用ＦＥＴ12のゲート
電極13がキャパシタ１の垂直電極壁６ｂに電気的に接続
され、ドレイン電極14が第２の端子15と電気的に接続さ
れ、さらに前記ＦＥＴ８のソース電極16およびＦＥＴ12
のソース電極17がそれぞれアース端子18に電気的に接続
されて構成されている。また、第１および第２の端子1
0、15の入力端子27および出力端子28側にはそれぞれ直
流カット用のキャパシタ19、20が直列に接続されると共
に、さらにインダクタ21、22を介して第１のバイアス端
子23および第２のバイアス端子24が形成され、ＤＣバイ
アスを供給できるようになっている。さらに、ＦＥＴ12
のゲート電極13には、インダクタ25を介してＤＣバイア
ス端子26が形成されている（図３参照）。
【００２６】この半導体集積回路装置は、キャパシタ１
が従来のものに比べ微小な面積に配置されているため、
回路全体が小型化されている。
が従来のものに比べ微小な面積に配置されているため、
回路全体が小型化されている。
【００２７】
【発明の効果】本発明によれば、キャパシタを基板の表
面に対して垂直方向に電極壁を形成し、そのあいだ誘電
体膜を配置してキャパシタを形成しているため、容量を
大きくする目的で電極壁の面積を大きくしても、上方に
延びるだけで基板表面の面積は変わらず、微小な面積で
大きな容量がえられる。
面に対して垂直方向に電極壁を形成し、そのあいだ誘電
体膜を配置してキャパシタを形成しているため、容量を
大きくする目的で電極壁の面積を大きくしても、上方に
延びるだけで基板表面の面積は変わらず、微小な面積で
大きな容量がえられる。
【００２８】また、半導体基板にＦＥＴなど高周波素子
が形成されると共に、基板表面に形成されるキャパシタ
が本発明のキャパシタで形成されることにより、チップ
面積の小さいモノリシックマイクロ波集積回路装置を形
成できる。さらには素子面積が小さくなる結果、素子間
を接続する配線も短くなり、マイクロ波帯域で起こりや
すい配線での相互干渉やノイズの発生も抑制でき、高特
性のモノリシックマイクロ波集積回路装置をうることが
できる。
が形成されると共に、基板表面に形成されるキャパシタ
が本発明のキャパシタで形成されることにより、チップ
面積の小さいモノリシックマイクロ波集積回路装置を形
成できる。さらには素子面積が小さくなる結果、素子間
を接続する配線も短くなり、マイクロ波帯域で起こりや
すい配線での相互干渉やノイズの発生も抑制でき、高特
性のモノリシックマイクロ波集積回路装置をうることが
できる。
【００２９】また装置の小型化に伴ない、最近の電子機
器の小型化に対応できると共に、コストダウンにも寄与
するという効果がある。
器の小型化に対応できると共に、コストダウンにも寄与
するという効果がある。
【図１】本発明の一実施例である伝送回路素子のキャパ
シタ部分を示す断面説明図である。
シタ部分を示す断面説明図である。
【図２】半導体集積回路の一実施例の主要部分を示す平
面配置図である。
面配置図である。
【図３】図２の等価回路図である。
【図４】従来のキャパシタの構造を示す平面図である。
【図５】図４のキャパシタのＶ−Ｖ線断面図である。
１ キャパシタ ２ 半導体基板 ３ａ、３ｂ 接続配線 ４ 保護膜 ６ａ、６ｂ 電極壁 ７ 誘電体膜
Claims (1)
- 【請求項１】 (a) 基板上に保護膜を設けると共に保護
膜を設ける前または保護膜を設ける途中または保護膜を
設けたのちに一定間隙を有する接続配線を形成し、 (b) 前記接続配線の一定間隙で対向した側の端部をそれ
ぞれ通るように、前記保護膜にそれと垂直方向に２つの
エッチング溝を形成し、 (c) 該エッチング溝に金属材料を積層させて電極壁を形
成することを特徴とするキャパシタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21400692A JP3176730B2 (ja) | 1992-08-11 | 1992-08-11 | キャパシタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21400692A JP3176730B2 (ja) | 1992-08-11 | 1992-08-11 | キャパシタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661422A JPH0661422A (ja) | 1994-03-04 |
| JP3176730B2 true JP3176730B2 (ja) | 2001-06-18 |
Family
ID=16648706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21400692A Expired - Fee Related JP3176730B2 (ja) | 1992-08-11 | 1992-08-11 | キャパシタの製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3176730B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793076A (en) * | 1995-09-21 | 1998-08-11 | Micron Technology, Inc. | Scalable high dielectric constant capacitor |
| US5940713A (en) * | 1996-03-01 | 1999-08-17 | Micron Technology, Inc. | Method for constructing multiple container capacitor |
| US6124164A (en) * | 1998-09-17 | 2000-09-26 | Micron Technology, Inc. | Method of making integrated capacitor incorporating high K dielectric |
-
1992
- 1992-08-11 JP JP21400692A patent/JP3176730B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0661422A (ja) | 1994-03-04 |
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