JP2812263B2 - 高周波回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波で用いられ
るバイアス供給回路に関する。

【０００２】

【従来の技術】マイクロ波・ミリ波帯等の高周波回路に
おいては、集積化による小型化や低コスト化の試みがな
されている。しかしながら、一般に集積回路等で用いる
バイアス供給回路（「バイアス回路」ともいう）は比較
的大きな面積を占めている。

【０００３】マイクロストリップ線路で構成された従来
のバイアス回路の一例を図３に示す。

【０００４】図３を参照して、バイアス回路は、電気長
がλ／４（λは例えば使用周波数帯域の中心周波数波
長）のマイクロストリップ線路２０と、マイクロストリ
ップ線路２０の一端に接続されたキャパシタ４と、ロー
パスフィルタ５と、からなる。

【０００５】バイアス印加点６には電界効果トランジス
タ（以下「ＦＥＴ」という）１０のドレインに対して上
記バイアス回路を介して供給されるバイアス電圧Ｖｄが
印加され、バイアス印加点７にはＦＥＴ１１のゲートに
対して上記バイアス回路を介して供給されるバイアス電
圧Ｖｇが印加される。

【０００６】このバイアス回路において、マイクロスト
リップ線路２０の一端はキャパシタ４により高周波短絡
（高周波的に接地に短絡）されているため、主線路１、
２側から見たマイクロストリップ線路２０側のインピー
ダンスは無限大となっている。したがってバイアス回路
は整合状態に関与しない。

【０００７】また、主線路１と主線路２との間にはＤＣ
カットキャパシタ１９が挿入され、前段と後段へのＤＣ
（直流）バイアスを独立に印加することができる。

【０００８】

【発明が解決しようとする課題】上記した従来のバイア
ス回路を実際にレイアウト設計をする際には、電磁干渉
（クロストーク）の問題を避けるために、マイクロスト
リップ線路２０は整合回路８及び９や、ＦＥＴ１０及び
１１等の素子と十分に離間して配設することが必要とさ
れる。従って、個々のバイアス回路が占有する面積は比
較的大きくなる。

【０００９】さらに、上記従来のバイアス回路は、必要
とするバイアスの数と同じ数だけ設けられており、総チ
ップ面積に占めるバイアス回路の割合は必然的に大きく
ならざるを得ないという問題を有する。

【００１０】また、バイアス供給回路の挿入により損失
が導入されるため、性能向上の面からみてもバイアス回
路数の低減が望まれている。

【００１１】従って、本発明は、上記従来技術の問題点
を解消し、多段回路において、チップ面積を削減すると
共に回路内の損失低減を抑止して高周波回路の性能向上
を達成するバイアス回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、伝送線路を用いて構成されたバイアス供
給回路を複数段有する高周波回路において、前記伝送線
路の所定の区間を誘電体を介して平行平板状に多層化す
ることにより前段及び次段のバイアスを共通化して供給
することを特徴とする高周波回路を提供する。

【００１３】本発明に係る高周波回路においては、該伝
送線路の一端が高周波短絡されていることを特徴とす
る。

【００１４】また、本発明に係る高周波回路において
は、該伝送線路の電気長がλ／４であることを特徴とす
る。

【００１５】

【作用】本発明は、各段の間に設けられたバイアス供給
線路を多層にし、前段及び次段へのバイアスを１つの伝
送線路を介して供給することを特徴としている。

【００１６】多層化されたバイアス供給回路は、各層の
導体層（金属配線）とその間に挿入される誘電膜と共に
平板キャパシタを構成する。このキャパシタの容量密度
が十分高い（例えば金属配線の線幅の拡大、金属配線間
の距離の縮小、あるいは誘電率の大な誘電膜の使用等）
と、電気波長λと比較して十分小さな線路区間（バイア
ス供給線路上の線路区間）でみたキャパシタ構造のリア
クタンスは無視できる程に小さくなる。

【００１７】この場合、多層バイアス供給線路の各金属
配線層は高周波的に同一電位とされ、多層バイアス供給
線路は通常（単層）の伝送線路とみなすことができる。
したがって、高周波設計では、多層バイアス供給線路
は、従来通りの伝送線路として取り扱うことができ、か
つ、複数のＤＣバイアスを供給することが可能となる。

【００１８】

【発明の実施の形態】以下に本発明の実施の形態を図面
を参照にして詳細に説明する。

【００１９】図１に、本発明の一実施形態に係るバイア
ス回路の構成を示す。

【００２０】図１を参照して、前段のＦＥＴ１０及び後
段のＦＥＴ１１は、整合回路８と主線路１、及び整合回
路９と主線路２を介してバイアス供給線路３の一端とそ
れぞれ接続されている。

【００２１】バイアス供給線路３の他端はそれぞれキャ
パシタ４、４′を介して高周波短絡（高周波的に接地に
短絡）されている。

【００２２】本発明の一実施形態をさらに詳細に説明す
るために、バイアス供給線路３の平面構造を図２（ａ）
に示す。

【００２３】図２（ａ）を参照して、主線路１及び主線
路２に一端がそれぞれ接続された第１の配線金属１２及
び第２の配線金属１３は多層構造とされる。第２の配線
金属１３は第１層の第１の配線金属１２の上層にてこれ
にオーバラップするように形成されている。そして、第
１の配線金属１２及び第２の配線金属１３は、主線路１
及び主線路２に接続する側と相対する側においてそれぞ
れキャパシタ４、４′の一側端子に接続され、キャパシ
タ４、４′の他側端子は接地に接続されている。

【００２４】図２（ｂ）は、図２（ａ）に平面図を示し
たバイアス供給線路のＡ−Ｂ線に沿った断面を示す。

【００２５】図２（ｂ）を参照して、第１の配線金属１
２及び第２の配線金属１３は、誘電膜１８を挟んでなる
キャパシタ構造をとっている。

【００２６】線路長さ当たりの容量が十分大きい場合、
電気波長λ（λは例えば使用周波数帯域の中心周数数の
波長）と比較して十分小さな線路区間でみた該キャパシ
タ構造における高周波のリアクタンスは無視できるほど
低くなる。この場合、バイアス供給線路３を構成する多
層線路は、高周波的に、単層線路と同等の電気特性を有
するものとみなすことができる。

【００２７】したがって、バイアス供給線路３の電気長
をλ／４とすれば、主線路１及び主線路２側からみたバ
イアス供給線路のインピーダンスは無限大となり、整合
インピーダンスに関与しない。

【００２８】さらに、多層線路は、ＤＣカットキャパシ
タも内包しており、このため、前段と後段へのＤＣ（直
流）バイアスを独立に印加することができる。すなわ
ち、第１の配線金属１２と第２の配線金属１３及びその
間に介装された誘電膜１８（図２（ｂ）参照）とからな
るキャパシタ構造が、図３に示したＤＣカットキャパシ
タ１９として機能し、図１に示すように、本実施形態に
おいても、バイアス印加点６からは、前段のＦＥＴ１０
のドレインに対し、ローパスフィルタ５、バイアス供給
線路３、主線路１、及び整合回路８を介してバイアス電
圧Ｖｄが印加され、バイアス印加点７からは、ＦＥＴ１
１のゲートに対し、ローパスフィルタ５′、バイアス供
給線路３、主線路２、及び整合回路９を介してバイアス
電圧Ｖｇがバイアス電圧Ｖｄとは独立に印加することが
できる。

【００２９】１段当たり２つのバイアス印加が必要なＮ
段回路（Ｎは所定の正整数）においては、前記従来例で
は、２Ｎの数に等しいバイアス供給線路を設けることが
必要とされたが、本実施形態においては、バイアス供給
線路の数はＮ＋１とすることができる。

【００３０】したがって、本実施形態は、バイアス供給
線路が占有する面積の総和を前記従来例よりも格段に削
減することができる。このため、本実施形態に係るバイ
アス回路は、例えばマイクロ波集積回路（ＭＩＣ）等に
好適とされる。

【００３１】さらに、本実施形態においては、バイアス
供給線路数が少ないため、バイアス供給線路の挿入に伴
う損失（信号伝送上の挿入損）が低減され、高周波回路
全体の特性を向上することを可能としている。

【００３２】なお、本発明の実施の形態として、上記の
如く、２層のバイアス供給線路について説明したが、本
発明は、上記形態に限定されるものでなく、前段又は後
段の回路が並列に分岐され、複数のバイアスを必要とす
る場合であれば、さらに多層のバイアス供給線路を用い
ることもできる。

【００３３】また、バイアス供給線路の電気長は、上記
実施の形態で説明した、長さλ／４のみに限定されるも
のでなくない。さらに、本発明は、伝送線路の種類もマ
イクロストリップ線路に限定されるものでなく、例えば
コプレーナー線路等各種平面型導波路に対して適用可能
である。

【００３４】そして、本発明の実施形態では、回路中の
基本能動素子として電界効果トランジスタ（ＦＥＴ）を
用いて説明したが、本発明は特にトランジスタの種類を
限定するものではない。さらにトランジスタ以外であっ
ても、バイアスを必要とするものであれば本発明の原理
に従う構成のバイアス回路を適用することができる。

【００３５】

【発明の効果】以上説明したように、本発明によれば、
比較的大きな面積を占有するバイアス供給線路を共通化
したことにより、チップ全体の面積を大幅に縮減するこ
とを可能とし集積化に好適とされる。また、本発明によ
れば、バイアス供給線路の数を低減することができるた
め、線路による損失を低減することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るバイアス回路の構成
を説明するための図である。

【図２】本発明の一実施形態に係るバイアス供給線路の
構造を説明するための図である。 （ａ）バイアス供給線路の平面図である。 （ｂ）バイアス供給線路の図２（ａ）のＡ−Ｂ線の断面
図である。

【図３】従来のバイアス回路を説明するための図であ
る。

【符号の説明】

１、２ 主線路 ３ 多層バイアス供給線路 ４ キャパシタ ５ ローパスフィルタ ６、７ バイアス印加点 ８、９ 整合回路 １０、１１ ＦＥＴ １２ 第１の配線金属 １３ 第２の配線金属 １４ バイアス供給線路結合点 １５ 高周波短絡点 １６ バイアホール １７ 基板 １８ 誘電膜 １９ ＤＣカットキャパシタ ２０ バイアス供給線路

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】伝送線路を用いて構成されたバイアス供給
   回路を複数段有する高周波回路において、 前記伝送線路の所定の区間を誘電体を介して平行平板状
   に多層化することにより前段及び次段のバイアスを共通
   化して供給することを特徴とする高周波回路。
2. 【請求項２】前記伝送線路の一端が高周波短絡されてい
   ることを特徴とする請求項１に記載の高周波回路。
3. 【請求項３】前記伝送線路の電気長がλ／４であること
   を特徴とする請求項２に記載の高周波回路。
4. 【請求項４】互いに異なる層にそれぞれ配設されてなる
   第１及び第２のバイアス供給用伝送線路を少なくとも含
   み、前記第１及び第２のバイアス供給用伝送線路が誘電
   体を介して少なくとも一部において互いにオーバーラッ
   プして平板キャパシタ構造をとり、前記第１及び第２の
   バイアス供給用伝送線路から対応する段の回路にそれぞ
   れ所定のバイアスを供給するように構成されてなるバイ
   アス供給回路を備えたことを特徴とする高周波回路。
5. 【請求項５】前記第１及び第２のバイアス供給用伝送線
   路を少なくとも含むバイアス供給回路が使用周波数帯で
   単層のバイアス供給用伝送線路と同等の電気的特性を有
   することを特徴とする請求項４記載の高周波回路。