JPH03276745A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03276745A JPH03276745A JP2077579A JP7757990A JPH03276745A JP H03276745 A JPH03276745 A JP H03276745A JP 2077579 A JP2077579 A JP 2077579A JP 7757990 A JP7757990 A JP 7757990A JP H03276745 A JPH03276745 A JP H03276745A
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- JP
- Japan
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- strip line
- gate
- hole
- drain
- dielectric substrate
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims description 25
- 238000001465 metallisation Methods 0.000 claims description 17
- 238000010030 laminating Methods 0.000 claims 1
- 239000002184 metal Substances 0.000 abstract description 8
- 229910001111 Fine metal Inorganic materials 0.000 abstract 1
- 239000004020 conductor Substances 0.000 description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は高周波高出力用半導体装置に関するものであ
る。
る。
第８図は従来の半導体装置を示す斜視図で、図において
１．２１１はアルミナ等からなる誘電体基板、ｍ、＠、
２Ｂ・、＠は肪電体基板上に設けられた各々ソースメタ
ライズ、ゲートメタライズ。
１．２１１はアルミナ等からなる誘電体基板、ｍ、＠、
２Ｂ・、＠は肪電体基板上に設けられた各々ソースメタ
ライズ、ゲートメタライズ。
ドレインメタライズおよび裏面接地メタライズ、＠Ｉは
ソースメタライズ（至）と裏面接地メタライズ囚とを導
通させるスルーホール、１２２はソースメタライズ閾上
に学田等（図示せず）で接着された半導体素子、２３は
半導体素子の電極（図示せず）とゲートメタライズ（ハ
）及びドレインメタライズ例とを導通させる金属細線、
２７１．（ハ）はゲートメタライズ禰、ドレインメタラ
イズ（至）に接続されたゲートリード及びソースリード
である。
ソースメタライズ（至）と裏面接地メタライズ囚とを導
通させるスルーホール、１２２はソースメタライズ閾上
に学田等（図示せず）で接着された半導体素子、２３は
半導体素子の電極（図示せず）とゲートメタライズ（ハ
）及びドレインメタライズ例とを導通させる金属細線、
２７１．（ハ）はゲートメタライズ禰、ドレインメタラ
イズ（至）に接続されたゲートリード及びソースリード
である。
次に動作について説明する。尚周波出力はゲートリード
何より、ゲートメタライズ□□□、金属細線、２ｉｌ會
経て半導体素子＠に印加され、増幅された高周波信号は
金嬌細線（ハ）、ドレイン電極及びドレインリードｔｍ
で外部へ取り出される。
何より、ゲートメタライズ□□□、金属細線、２ｉｌ會
経て半導体素子＠に印加され、増幅された高周波信号は
金嬌細線（ハ）、ドレイン電極及びドレインリードｔｍ
で外部へ取り出される。
従来の半導体装置は以上のように構成されていたので、
人出力の内部整合回路用のゲートメタライズ、ドレイン
メタライズを誘電体基板上に形成しなけれｄならず、大
きな面積を占有しており、半導体装置やそれを使用する
機器の小型化を阻害するという問題点があった。
人出力の内部整合回路用のゲートメタライズ、ドレイン
メタライズを誘電体基板上に形成しなけれｄならず、大
きな面積を占有しており、半導体装置やそれを使用する
機器の小型化を阻害するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、Ｓ小型の半導体装置を得ることを目的とする
。
たもので、Ｓ小型の半導体装置を得ることを目的とする
。
この発明に係る半導体装置は、ストリップライン型整合
回路を形成した誘電体基板？多層に重ね合わせるととも
に、各ストリップラインをスルーホールによって導通さ
せ、各接地メタライズ全誘電体基板側面で端面導通接続
するようにしたものである。
回路を形成した誘電体基板？多層に重ね合わせるととも
に、各ストリップラインをスルーホールによって導通さ
せ、各接地メタライズ全誘電体基板側面で端面導通接続
するようにしたものである。
Ｃの発明における多層誘電体表面に分割されたストリッ
プラインは、それぞれスルーホールによって導通されて
形成することによって半導体装置を超小型にすることが
できる。
プラインは、それぞれスルーホールによって導通されて
形成することによって半導体装置を超小型にすることが
できる。
以下、この発明の一実施例を図について説明する。第１
図及び第２図において、：ｌ）〜１４１は各々アルミナ
等からなる弔ｌの誘電体基板、第２の誘電体基板、第８
の誘電体基板および第４の誘電体基板で、各誘電体基板
の表面には第１のゲートストリップライン（９ａ）、第
２のゲートストリップラインｒ９に＋）、 第８のゲー
トストリップライン（９Ｃ）及び第１のドレインストリ
ップライン（１（ｌａ ） 、 第Ｂのドレインストリ
ップライン（１０ｂ）、 ＠ ａのドレインストリップ
ライン（１０ｃ）と第１の接地導体（図、第２の接地導
体（１３）が形成され。
図及び第２図において、：ｌ）〜１４１は各々アルミナ
等からなる弔ｌの誘電体基板、第２の誘電体基板、第８
の誘電体基板および第４の誘電体基板で、各誘電体基板
の表面には第１のゲートストリップライン（９ａ）、第
２のゲートストリップラインｒ９に＋）、 第８のゲー
トストリップライン（９Ｃ）及び第１のドレインストリ
ップライン（１（ｌａ ） 、 第Ｂのドレインストリ
ップライン（１０ｂ）、 ＠ ａのドレインストリップ
ライン（１０ｃ）と第１の接地導体（図、第２の接地導
体（１３）が形成され。
又各誘電体基板山〜（４１は積層されている。
又Ｇυは誘電体基板（１）〜・４１の中に形成され、そ
れぞれのストリップラインを導通させているスルーホー
ル、 、５１１ ＋６１は第８のゲートストリップライ
ン及び弔８のソースストリップラインに接続されたゲー
トリード及びドレインリード、（７）は第１の訪軍体基
板ｔｌｌ上の穴部に埋め込まれた半導体素子、（８）は
半導体素子（７）の電極と第１のゲートストリップライ
ン及びｉｌのドレインストリップラインを導通させる金
属細線、圓は各接地導体を大面積で接続する側面接地導
体である。
れぞれのストリップラインを導通させているスルーホー
ル、 、５１１ ＋６１は第８のゲートストリップライ
ン及び弔８のソースストリップラインに接続されたゲー
トリード及びドレインリード、（７）は第１の訪軍体基
板ｔｌｌ上の穴部に埋め込まれた半導体素子、（８）は
半導体素子（７）の電極と第１のゲートストリップライ
ン及びｉｌのドレインストリップラインを導通させる金
属細線、圓は各接地導体を大面積で接続する側面接地導
体である。
次に動作について説明する。高周波電力はグートリー）
′＋５１より第８のゲートストリップライン（９ｃ）、
スルーホールｔＪＩＩ 、第２のゲートストリップライ
ン（１）、スルーホールｄｌｌ 、第１のゲートストリ
ップライン（９ａ）、金属細線（８１ヲ経て半導体素子
のゲート部（図示せず）へ入力される。
′＋５１より第８のゲートストリップライン（９ｃ）、
スルーホールｔＪＩＩ 、第２のゲートストリップライ
ン（１）、スルーホールｄｌｌ 、第１のゲートストリ
ップライン（９ａ）、金属細線（８１ヲ経て半導体素子
のゲート部（図示せず）へ入力される。
壇幅された出力電力は半導体素子のドレイン部（図示せ
ず）より、金属細線（８）、第１のドレインストリップ
ライン（１０ａ）、スルーお−ル１ｕｌｌ 。
ず）より、金属細線（８）、第１のドレインストリップ
ライン（１０ａ）、スルーお−ル１ｕｌｌ 。
第２のドレインストリップライン（ｌ Ｏｂ） 、スル
ーホールσυ、第８のドレインストリップライン（１０
Ｃｐｔ経てドレインリード１６）より取り出される。
ーホールσυ、第８のドレインストリップライン（１０
Ｃｐｔ経てドレインリード１６）より取り出される。
なお、上記実施例では４層の誘電体基板１１〜１４）で
形成した場合を示したが、４層に限定するものではなく
それ以下、またはそれ以上の多層の誘電体基板であって
もよいことはいうまでもない。
形成した場合を示したが、４層に限定するものではなく
それ以下、またはそれ以上の多層の誘電体基板であって
もよいことはいうまでもない。
以上のようにこの発明によれば、入出力部の検分回路を
分割し、それぞれの誘電体基板上に形１反するとともに
、それぞれの整合回路をスルホールで導通させ、又それ
ぞれの整合回路間を接地導体で高周波的に分離し、かつ
端面に形成した開面接地導体で導通したので、小型の半
導体装置が実現できるとともに高周波動作で高性能化が
でき、また多層の誘電体基板を積層することも可能であ
る。
分割し、それぞれの誘電体基板上に形１反するとともに
、それぞれの整合回路をスルホールで導通させ、又それ
ぞれの整合回路間を接地導体で高周波的に分離し、かつ
端面に形成した開面接地導体で導通したので、小型の半
導体装置が実現できるとともに高周波動作で高性能化が
でき、また多層の誘電体基板を積層することも可能であ
る。
第１図はこの発明の一実施例による半導体装置を示す斜
視図、第２図は第１図の縦断面図。 第８図は従来の半導体装置の斜視図である。 図において、 Ｉｌｌは第１の誘電体基板、（２）はダ
ち２の誘電体基板、３１は第３の誘電体基板、ｉ４１は
第４の誘電体基板、１６１はゲートリード、１６１はド
レインリード、１７）は半導体素子、（８）は金属細線
、 （９ａ）は第ｌのゲートストリップライン、 （９
ｂ）は第２のゲートストリップライン、 （９ｃ）ｌｄ
ｍ ８のゲートストリップライン ｒｌＯａ） ｉｆ
ｇ ｌのドレインストリップライン、 （＋ｏｂ） ｔ
ｒｌＮｓ １１のドレインストリップライン、 （１１
）ｃ） ？１第８のドレインストリップライン、 ＵＵ
はスルーホール、賭ニ第１の接地導体、 （＋３１は第
２の接地導体、圓は倒曲接地導体を示す。 なお、図中、同一符号は１同−又は相当部分倉示す。
視図、第２図は第１図の縦断面図。 第８図は従来の半導体装置の斜視図である。 図において、 Ｉｌｌは第１の誘電体基板、（２）はダ
ち２の誘電体基板、３１は第３の誘電体基板、ｉ４１は
第４の誘電体基板、１６１はゲートリード、１６１はド
レインリード、１７）は半導体素子、（８）は金属細線
、 （９ａ）は第ｌのゲートストリップライン、 （９
ｂ）は第２のゲートストリップライン、 （９ｃ）ｌｄ
ｍ ８のゲートストリップライン ｒｌＯａ） ｉｆ
ｇ ｌのドレインストリップライン、 （＋ｏｂ） ｔ
ｒｌＮｓ １１のドレインストリップライン、 （１１
）ｃ） ？１第８のドレインストリップライン、 ＵＵ
はスルーホール、賭ニ第１の接地導体、 （＋３１は第
２の接地導体、圓は倒曲接地導体を示す。 なお、図中、同一符号は１同−又は相当部分倉示す。
Claims (1)
- 多層の誘電体基板を積層するとともに、各誘電体基板
の上面に高周波整合回路を形成するメタライズ層と、そ
の下面にできるだけ広い面積を持つ接地メタライズを備
え、各誘電体基板の整合回路用メタライズが基板を貫通
するように設けられたスルーホールで導通され、第１層
の誘電体基板の穴部に第２の誘電体基板の接地メタライ
ズを露出させ、その面へ半導体素子を接合させたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077579A JPH03276745A (ja) | 1990-03-27 | 1990-03-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077579A JPH03276745A (ja) | 1990-03-27 | 1990-03-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276745A true JPH03276745A (ja) | 1991-12-06 |
Family
ID=13637901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2077579A Pending JPH03276745A (ja) | 1990-03-27 | 1990-03-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276745A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0922964A (ja) * | 1995-07-05 | 1997-01-21 | Mitsubishi Electric Corp | マイクロ波回路基板 |
| JP2000164755A (ja) * | 1998-11-25 | 2000-06-16 | Kyocera Corp | 高周波回路用パッケージ |
| JP2001196501A (ja) * | 2000-11-07 | 2001-07-19 | Mitsubishi Electric Corp | マイクロ波回路基板 |
-
1990
- 1990-03-27 JP JP2077579A patent/JPH03276745A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0922964A (ja) * | 1995-07-05 | 1997-01-21 | Mitsubishi Electric Corp | マイクロ波回路基板 |
| JP2000164755A (ja) * | 1998-11-25 | 2000-06-16 | Kyocera Corp | 高周波回路用パッケージ |
| JP2001196501A (ja) * | 2000-11-07 | 2001-07-19 | Mitsubishi Electric Corp | マイクロ波回路基板 |
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