JPH05275960A

JPH05275960A - チップディレーライン

Info

Publication number: JPH05275960A
Application number: JP6683292A
Authority: JP
Inventors: Katsuhiko Hayashi; 克彦林
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1992-03-25
Filing date: 1992-03-25
Publication date: 1993-10-22

Abstract

(57)【要約】【目的】本発明は、チップディレーラインに関し、ラ
インインピーダンスを低下させることなく、チップディ
レーラインの薄型化及び小型化を実現することを目的と
する。【構成】信号伝送ライン３の両側を、誘電率ε₂の高
誘電体層１−２Ｈ、１−３Ｈで挟み、その両側を、誘電
率ε₁（ε₁＜ε₂）の低誘電体層１−１Ｌ、１−４Ｌ
で挟み、更にその両側を、ＧＮＤ電極パターン２、４で
挟んだトリプレート構造のチップディレーラインにし
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種の無線機器、ある
いはその他の通信機器等において、信号を遅延させるた
めに利用されるチップディレーラインに関する。

【０００２】

【従来の技術】従来、例えば高周波回路においては、信
号を遅延させるためにディレーラインが使用されてい
た。

【０００３】このディレーラインとしては、コイルとコ
ンデンサから成る集中定数型のディレーラインや、トリ
プレートライン、あるいはストリップライン等による分
布定数型のディレーラインが知られていた。

【０００４】前記分布定数型のディレーラインでは、遅
延時間を作り出すために、信号伝送ラインを必要な遅延
時間が得られる長さに設定していた。従って、分布定数
型のディレーラインは、大型化しやすかった。

【０００５】

【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 (1) 分布定数型のディレーラインを小型化するために
は、伝送路の多層化したり、高誘電体材料（高誘電率の
誘電体材料）を使って波長短縮することなどが考えられ
る。

【０００６】また、通常の場合、ラインインピーダンス
を５０Ω程度に設定している。そこで、例えば、伝送路
を多層化した場合、信号線路がＧＮＤの近くに設定され
ると、ラインインピーダンスは５０Ωより小さくなって
しまう。従って、伝送路を単に多層化しただけでは、デ
ィレーラインの小型化は困難である。

【０００７】また、高誘電体材料を使って波長短縮を行
った場合も、単に高誘電体材料を使っただけでは、ライ
ンインピーダンスが５０Ωより小さくなってしまう。従
って、この場合にも、ディレーラインの小型化は困難で
ある。

【０００８】(2) ディレーラインをチップ化して、チッ
プディレーラインとした場合、厚くて大型の部品になり
やすかった。本発明は、このような従来の課題を解決
し、ラインインピーダンスを低下させることなく、チッ
プディレーラインの薄型化及び小型化を実現することを
目的とする。

【０００９】

【課題を解決するための手段】図１は本発明の原理図で
あり、図中、１−１Ｌ、１−４Ｌは低誘電体層（低誘電
率の誘電体層）、１−２Ｈ、１−３Ｈは高誘電体層（高
誘電率の誘電体層）、２、４はＧＮＤ電極パターン、３
は信号線路を示す。

【００１０】本発明は上記の課題を解決するため、次の
ように構成した。 (1) 低誘電体層（誘電率ε₁）及び、高誘電体層（誘電
率ε₂、ε₁＜ε₂）を含む複数の誘電体層１−１Ｌ、
１−２Ｈ、１−３Ｈ、１−４Ｌを積層した多層基板の内
部の誘電体層に、信号伝送ライン３を設定したチップデ
ィレーラインであって、上記多層基板の積層方向に対
し、信号伝送ライン３の両側に、高誘電体層１−２Ｈ、
１−３Ｈを設け、その両側に低誘電体層１−１Ｌ、１−
４Ｌを設け、更にその両側に、ＧＮＤ電極パターン２、
４を設けた。

【００１１】

【作用】上記構成に基づく本発明の作用を、図１を参照
しながら説明する。本発明のチップディレーラインは、
信号伝送ライン３の両側（多層基板の積層方向の両側）
を、高誘電体層１−２Ｈ、１−３Ｈで挟み、その両側を
低誘電体層１−１Ｌ、１−４Ｌで挟み、更にその両側
を、ＧＮＤ電極パターン２、４で挟んだ構造（トリプレ
ート構造）となる。

【００１２】ところで一般に、コンデンサの容量Ｃは、
誘電体の誘電率εが高い程大きくなり、誘電体層が薄い
程大きくなる。従って、信号伝送ライン３とＧＮＤ電極
２、４との間の誘電体層を、全て高誘電体層で構成する
と、信号伝送ラインの容量成分Ｃが大きくなり、その結
果、ラインインピーダンスＺ₀が小さくなってしまう
（５０Ωより小さくなる）。

【００１３】前記容量成分Ｃを小さくして、ラインイン
ピーダンスＺ₀を大きくするためには、誘電体層を厚く
すればよいが、この場合、チップディレーラインが厚く
て大型の部品になってしまう。

【００１４】また、信号伝送ライン３と、ＧＮＤ電極パ
ターンとの間の誘電体層を、全て低誘電体層で構成する
と、容量成分Ｃは小さくなり、その結果、ラインインピ
ーダンスＺ₀は大きくなるが、波長短縮による小型化が
期待できない。

【００１５】例えば、誘電体の比誘電率をε_r、信号の
波長をλとした場合、信号伝送ライン３の長さは、λ／
√ε_rにより、波長短縮が期待できる。従って、誘電率
が低いと、波長短縮が少なく、誘電率が高い程、波長短
縮による小型化が可能となる。

【００１６】本発明のチップディレーラインは、上記の
ように構成されているため、信号伝送ライン３の周辺部
にある高誘電体層により、λ／√ε_rの波長短縮が期待
でき、チップディレーラインの小型化が可能となる。

【００１７】また、高誘電体層と、ＧＮＤ電極パターン
との間には、低誘電体層が介在しているため、多層基板
の積層方向の厚みを薄くしても、容量成分Ｃが大きくな
らない。

【００１８】従って、ラインインピーダンスＺ₀も大き
くとれ（５０Ω近くに設定可能）、チップディレーライ
ンの薄型化及び小型化ができる。

【００１９】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２〜図３は、本発明の実施例を示した図であ
り、図２はチップディレーラインの分解斜視図、図３Ａ
は図２のＸ−Ｙ線方向断面図、図３Ｂはチップディレー
ラインの斜視図である。

【００２０】図２、図３中、図１と同一符号のものは、
同じものを示す。また、１−１〜１−６は、多層基板の
第１層〜第６層、６−１〜６−４は外部端子、２ａ、２
ｂ、２ｃ、２ｄ、３ａ、３ｂ、４ａ、４ｂ、４ｃ、４ｄ
は各パターンの端部を示す。

【００２１】本実施例は、セラミック多層基板を用い
て、チップディレーラインを実現した例である。この例
では、多層基板を、第１層１−１〜第６層１−６の６層
構成とした。そして、第１層１−１、第２層１−２、第
５層１−５、第６層１−６を、低誘電体層（誘電率ε₁
の誘電体層）で構成し、第３層１−３と第４層１−４
を、高誘電体層（誘電率ε₂の誘電体層）で構成した。

【００２２】この場合、各誘電体層の誘電率ε₁、ε₂
の間には、ε₁＜ε₂の関係がある。そして、第４層
（高誘電体層）１−４上に、信号伝送ライン３を、蛇行
した厚膜パターンとして形成する。

【００２３】この信号伝送ライン３は、例えば導体ペー
ストの印刷により形成するが、その際、多層基板の側面
に形成する入／出力側の外部端子６−１（ＩＮ）、及び
６−４（ＯＵＴ）に接続するために、該信号伝送ライン
３の端部３ａ、３ｂを、多層基板の側面まで延長してパ
ターニングする。

【００２４】前記信号伝送ライン３の端部３ａは、外部
端子６−１（ＩＮ）に接続し、端部３ｂは、外部端子６
−４（ＯＵＴ）に接続する。なお、信号伝送ライン３を
蛇行させたパターンで構成したのは、信号伝送ライン３
を長くするためである。

【００２５】また、多層基板の第２層（低誘電体層）１
−２上と、第６層（低誘電体層）１−６上には、ＧＮＤ
電極パターン２、４を厚膜のベタパターンとして形成す
る。このＧＮＤ電極パターン２、４は、例えば導体ペー
ストを印刷して形成するが、その際、ＧＮＤ側の外部端
子６−２、６−３と接続するために、該ＧＮＤ電極パタ
ーン２、４の所定の端部（ＧＮＤ側の外部端子に対応し
た部分）２ａ、２ｂ、２ｃ、２ｄ、４ａ、４ｂ、４ｃ、
４ｄを、多層基板の側面まで延長してパターニングす
る。

【００２６】そして、上記２ａ、２ｂ、２ｃ、２ｄ、４
ａ、４ｂ、４ｃ、４ｄの端部を、外部端子６−２、６−
３等（実際には、ＧＮＤ側の外部端子は４個設けてある
が，図３Ｂではその内の２個を図示してある）に接続す
る。

【００２７】更に、第１層（低誘電体層）１−１、第３
層（高誘電体層）１−３、第５層（低誘電体層）１−５
上には、厚膜パターンを形成せず、第１層１−１は保護
層として使用する。

【００２８】上記のように構成すると、多層基板の積層
方向に対し、信号伝送ライン３の両側を高誘電体層１−
３、１−４で挟み、その両側を、低誘電体層１−２、１
−５で挟み、更にその両側をＧＮＤ電極パターン２、４
で挟んだ、トリプレート構造のチップディレーラインと
なる。

【００２９】上記第１層１−１〜第６層を積層した多層
基板の側面には、厚膜により外部端子６−１〜６−４を
形成し、信号伝送ライン３及びＧＮＤ電極パターン２、
４と接続する。

【００３０】これらの外部端子の内、６−１を入力側の
外部端子とし、６−４を出力側の外部端子とし、６−
２、６−３をＧＮＤ側の外部端子とする。このようにし
て、チップディレーラインをＳＭＤ（表面実装部品）化
したモジュールとする。

【００３１】上記のようなトリプレート構造のチップデ
ィレーラインにすると、ラインインピーダンスを大きく
（５０Ω程度）しても、薄型化、小型化ができる。即
ち、第３層１−３、第４層１−４の高誘電体層により、
λ／√ε_rの波長短縮が期待でき、且つ、第２層１−
２、第５層１−５の低誘電体層の存在により、容量成分
を大きくすることなく薄型化が可能となる。

【００３２】従って、ラインインピーダンスを大きくし
ても、薄型で、且つ小型のチップディレーラインが得ら
れることになる。（他の実施例）以上実施例について説明したが、本発明
は次のようにしても実施可能である。

【００３３】(1) 上記実施例で説明したように、本発明
では、信号伝送ライン３の両側を、高誘電体層１−３、
１−４で挟み、その両側を低誘電体層１−２、１−５で
挟み、更にその両側をＧＮＤ電極パターン２、４で挟ん
だ構成としているが、この構成を１つの基本構成単位と
し、該基本構成単位を、複数組用いて積層してもよい。

【００３４】この場合、信号伝送ライン３は、複数のパ
ターンとなる（基本構成単位を２組で構成すれば、信号
伝送ラインのパターンは２つのパターンとなる）が、こ
れら複数のパターンを、所定部分で接続することによ
り、１つの信号伝送ラインとして使用すれば、信号伝送
ライン３のライン長が長くなり、その分遅延時間を長く
することが可能である。

【００３５】(2) 上記実施例の多層基板を、樹脂を用い
た多層基板で構成することも可能である。この場合、各
誘電体層を樹脂で構成するが、例えば、高誘電体層とし
ては、高誘電体のセラミックを樹脂中に分散させたコン
ポジット構造のものを使用し、低誘電体層としては、ガ
ラスエポキシ樹脂等を用いればい。

【００３６】また、信号伝送ラインやＧＮＤ電極パター
ンとしては、銅箔を用いることができる。 (3) 信号伝送ラインの形状は、任意でよい。

【００３７】(4) 図２の第１層１−１は、設けなくても
よい。なお、この場合には、ＧＮＤ電極パターン２の上
に、保護用の樹脂等を被覆してもよい。

【００３８】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) ラインインピーダンスを大きく（例えば５０Ω程
度）しても、薄型で、且つ小型のチップディレーライン
が実現できる。

【００３９】(2) 遅延時間を確保するために、上記実施
例のトリプレート構造の基本単位を、複数積層した場合
でも、全体を薄型にできる。 (3) チップディレーラインが薄型化できるので、例えば
セラミック多層基板を用いた場合、脱バインダーや焼成
のための時間が短くなる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例におけるチップディレーライン
の分解斜視図である。

【図３】Ａは図２のＸ−Ｙ線方向断面図、Ｂはチップデ
ィレーラインの斜視図である。

【符号の説明】

１−１Ｌ、１−４Ｌ低誘電体層１−２Ｈ、１−３Ｈ高誘電体層３信号伝送ライン２、４ＧＮＤ電極パターン

Claims

【特許請求の範囲】

【請求項１】低誘電体層（誘電率ε₁）及び、高誘電
体層（誘電率ε₂、ε₁＜ε₂）を含む複数の誘電体層
（１−１Ｌ、１−２Ｈ、１−３Ｈ、１−４Ｌ）を積層し
た多層基板の内部の誘電体層に、信号伝送ライン（３）を設定したチップディレーライン
であって、上記多層基板の積層方向に対し、信号伝送ライン（３）の両側に、高誘電体層（１−２
Ｈ、１−３Ｈ）を設け、その両側に低誘電体層（１−１Ｌ、１−４Ｌ）を設け、更に、その両側に、ＧＮＤ電極パターン（２、４）を設
けたことを特徴とするチップディレーライン。