JP2003133821A - ディレイライン - Google Patents

Abstract

(57)【要約】 【課題】ディレイラインの低損失及び小型化を共に達成
させる。 【解決手段】誘電体基板１４内に第１及び第２のストリ
ップライン１６ａ及び１６ｂと、これらストリップライ
ン１６ａ及び１６ｂを電気的に接続するビアホール１８
とが形成されたディレイライン１０Ａにおいて、第１の
ストリップライン１６ａと該第１のストリップライン１
６ａに近接する第１のアース電極１２ａ間の誘電体層と
して誘電率εａ１＝２５の誘電体層を使用し、第２のス
トリップライン１６ｂと該第２のストリップライン１６
ｂに近接する第２のアース電極１２ｂ間の誘電体層とし
て誘電率εａ２＝２５の誘電体層を使用し、第１及び第
２のストリップライン１６ａ及び１６ｂ間における誘電
体層として誘電率εｂ＝７の誘電体層を使用して構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光モジュールやデ
ジタル通信装置等に使用され、信号伝送を遅延させるた
めのディレイラインに関する。

【０００２】

【従来の技術】従来、光モジュールやデジタル通信装置
等に使用されるディレイラインは、同軸線路をコイル状
に巻いた構成とし、その総合長により信号伝送の遅延時
間を得るものが知られている。

【０００３】この場合、同軸線路をコイル状に巻いてい
るため、その直径及び長さが比較的大きくなり、高集積
化の障害となっている。

【０００４】そこで、従来では、ディレイラインとし
て、例えばアルミナ基板等の低誘電率基板の下表面に、
ほぼ全面にわたってアース電極を形成し、かつ、前記基
板の上表面に直線状のストリップラインあるいはミアン
ダ形状のストリップラインを形成したものが提案されて
いる（特開平１−１４３４０３号公報、特許第２９３７
４２１号公報、特許第３０７２８４５号公報、特開平４
−４６４０５号公報参照）。

【０００５】ストリップラインによるディレイラインに
よれば、同軸線路を用いたディレイラインよりも小型化
することができると共に、ディレイラインの長さを高精
度に形成することができ、信号伝送の遅延時間を高精度
に調整することができる。

【０００６】

【発明が解決しようとする課題】ところで、ディレイラ
インによる信号伝送の遅延時間Ｔは、以下の関係式から
でも明らかなように、線路長Ｌと誘電率εで決定され
る。 Ｔ＝√ε・Ｌ／ｃ（光速）

【０００７】従って、上述のストリップラインによるデ
ィレイラインにおいて、例えば誘電率ε＝７の低誘電率
基板を用いて１ｎｓｅｃの遅延時間を実現させるには、
ストリップライン長として１００ｍｍが必要となり、ど
うしてもサイズが大きくなるという問題がある。

【０００８】そこで、ストリップラインによるディレイ
ラインの小型化を達成するためには、：誘電率の高い
誘電体基板を使用する、：ストリップラインを多層に
積み上げる、ということが考えられる。

【０００９】単にストリップラインを多層に積み上げる
だけでは、上下方向にサイズが大きくなるため、小型化
には不利であると共に、導体損による損失も考慮しなけ
ればならないという問題があるが、誘電率の高い誘電体
基板を使用することを併用することで大幅な小型化を実
現できる可能性がある。

【００１０】しかしながら、誘電率の高い誘電体基板を
使用した場合、ストリップライン間での電磁的結合が強
くなり、所望の遅延時間を得ることができないという新
たな問題がある。

【００１１】この場合、ストリップライン間の距離を離
すことが考えられるが、上下方向にサイズが大きくなる
ため、小型化においても不利になる。

【００１２】本発明はこのような課題を考慮してなされ
たものであり、低損失及び小型化を共に達成させること
ができるディレイラインを提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明に係るディレイラ
インは、複数の誘電体層が積層されて構成された誘電体
基板にアース電極が形成され、前記誘電体基板内に複数
のストリップラインと、これらストリップラインを電気
的に接続するビアホールとを有し、前記複数のストリッ
プラインのうち、前記アース電極に近接するストリップ
ラインと前記アース電極間の誘電率をεａ、前記ビアホ
ールにて結合され、かつ、間にアース電極を挟まないス
トリップライン間の誘電率をεｂとしたとき、εａ≧ε
ｂを満足することを特徴とする。

【００１４】まず、信号伝送の遅延時間Ｔを決める関係
式Ｔ＝√ε・Ｌ／ｃ（光速）において、その変数の１つ
である誘電率εは、ストリップラインとアース電極間の
誘電率である。

【００１５】そして、誘電体基板の少なくとも１つの面
にアース電極を形成し、更に、誘電体基板内に複数のス
トリップラインを配置したとき、信号伝送の遅延時間に
実質的に関わる実効誘電率は上述した誘電率εａで決ま
る。

【００１６】本発明では、信号伝送の遅延時間に実質的
に関わる誘電率εａを高く設定することができるため、
所望の遅延時間を得る場合に、低誘電率基板による従来
のものと比して実効誘電率が増加する。

【００１７】従って、低誘電率基板による従来のディレ
イラインとの比較において、同一線幅のストリップライ
ンを考えた場合、本発明では、短いストリップラインに
て実現させることができるため、小型化に寄与すること
となる。また、ストリップラインを短くできる分、導体
損が低減し、ディレイラインでの信号の減衰を抑制する
ことができる。

【００１８】しかも、前記ビアホールにて結合されたス
トリップライン間の誘電率εｂを上述の誘電率εａより
も低く設定することができるため、ストリップライン間
での干渉（電磁的結合）を小さく抑えることが可能とな
り、ストリップライン間の距離を大きくとる必要がなく
なる。これは、小型化に有利となる。

【００１９】このように、本発明においては、低損失及
び小型化を共に達成させることができる。

【００２０】そして、前記構成において、前記誘電体基
板の内外における少なくとも２つの面にそれぞれアース
電極が形成され、これらアース電極間に２つのストリッ
プラインと、これらストリップラインを電気的に接続す
るビアホールとを有し、前記一方のストリップラインと
該一方のストリップラインに近接するアース電極間の誘
電体層の誘電率をεａ１、前記他方のストリップライン
と該他方のストリップラインに近接するアース電極間の
誘電体層の誘電率をεａ２、前記ビアホールにて結合さ
れたストリップライン間の誘電率をεｂとしたとき、ε
ａ１≧εｂ、かつ、εａ２≧εｂを満足するようにして
もよい。

【００２１】この場合、誘電体基板の少なくとも２つの
面にそれぞれアース電極を形成し、更に、アース電極間
に２つのストリップラインを配置したとき、信号伝送の
遅延時間に実質的に関わる実効誘電率は上述した誘電率
εａ１及びεａ２で決まる。

【００２２】本発明では、信号伝送の遅延時間に実質的
に関わる誘電率εａ１及びεａ２を高く設定することが
できるため、所望の遅延時間を得る場合に、低誘電率基
板による従来のものと比して実効誘電率が増加し、その
分、ディレイライン全体の面積を小さくすることができ
る。この場合、εａ１＝εａ２≧εｂを満足するように
してもよい。

【００２３】また、従来技術に係るディレイラインで
は、誘電体基板内に形成されたストリップラインを、複
数のアース電極で挟むように形成していた。前記ディレ
イラインでは、ストリップライン間のクロストークを低
減できる反面、前記アース電極が前記ストリップライン
に近接する。そのため、前記ストリップラインの特性イ
ンピーダンスが小さくなり、設計上、該ストリップライ
ンの幅を狭くする必要があった。従って、前記ストリッ
プラインの幅が狭くなると、該ストリップラインの導体
損による損失が増大するおそれがあった。

【００２４】そこで、本発明に係るディレイラインは、
複数の誘電体層が積層されて構成された誘電体基板内に
形成された複数のアース電極と、前記誘電体基板内に形
成された複数のストリップラインと、これらストリップ
ラインを電気的に接続するビアホールとを有し、前記各
ストリップラインは、前記各アース電極に挟まれていな
いストリップラインと、少なくとも２つのアース電極に
よって挟まれたストリップラインとから構成されている
ことを特徴としている。

【００２５】この場合、前記２つのアース電極によって
挟まれたストリップラインによって、前記ストリップラ
イン間のクロストークが低減される。

【００２６】また、前記アース電極に挟まれていないス
トリップラインの幅は、前記アース電極によって挟まれ
たストリップラインの幅よりも大きくしてもよい。

【００２７】これにより、前記アース電極に挟まれてい
ないストリップラインの幅が、前記アース電極によって
挟まれたストリップラインの幅よりも大きいので、前記
アース電極に挟まれていないストリップラインによっ
て、該ディレイラインの低損失化が可能となる。

【００２８】また、従来技術に係るディレイラインと比
較して、アース電極を少なくできるので、本発明に係る
ディレイラインの高さを低くすることが可能となる。

【００２９】更に、本発明に係るディレイラインでは、
アース電極の数が減少するので、該ディレイラインを製
造する場合に必要なアース電極のパターンの数を削減す
ることができ、該ディレイラインの製造コストを低減す
ることが可能となる。

【００３０】前記複数のストリップラインは、共にミア
ンダ形状、あるいは共に渦巻き形状、もしくはミアンダ
形状と渦巻き形状の組み合わせにより形成してもよい。

【００３１】ミアンダ形状と渦巻き形状の組み合わせの
場合は、隣接するストリップライン間の電磁結合を弱め
ることができ、所望の遅延時間を容易に得ることができ
る。

【００３２】特に、前記隣接するストリップライン、又
は前記各アース電極を介して隣接するストリップライン
の信号の向きを逆にしてもよい。これにより、ストリッ
プライン間の干渉を更に低減することができる。

【００３３】

【発明の実施の形態】以下、本発明に係るディレイライ
ンの実施の形態例を、図１〜図１７を参照しながら説明
する。

【００３４】まず、第１の実施の形態に係るディレイラ
イン１０Ａは、図１に示すように、複数の誘電体層（Ｓ
１〜Ｓ１０：図２参照）が積層、焼成一体化され、か
つ、両主面（第１の誘電体層Ｓ１の一主面及び第１０の
誘電体層Ｓ１０の一主面）にそれぞれアース電極（第１
及び第２のアース電極１２ａ及び１２ｂ：図２及び図３
参照）が形成された誘電体基板１４を有する。

【００３５】誘電体基板１４内には、図２に示すよう
に、２つのストリップライン（第１及び第２のストリッ
プライン１６ａ及び１６ｂ）と、これらストリップライ
ン１６ａ及び１６ｂを電気的に接続するビアホール１８
が形成されている。

【００３６】また、このディレイライン１０Ａにおいて
は、図１に示すように、誘電体基板１４の外周面のう
ち、１つの側面に入力端子２０と出力端子２２が形成さ
れ、これら入力端子２０及び出力端子２２と第１及び第
２のアース電極１２ａ及び１２ｂとの間には、絶縁をと
るための領域が確保されている。

【００３７】具体的に、図１及び図２に基づいて説明す
ると、前記誘電体基板１４は、第１〜第１０の誘電体層
Ｓ１〜Ｓ１０が積み重ねられて構成されている。これら
第１〜第１０の誘電体層Ｓ１〜Ｓ１０は１枚あるいは複
数枚の層にて構成される。

【００３８】そして、第４の誘電体層Ｓ４の一主面に
は、一端が出力端子２２に接続され、他端がビアホール
１８に接続された第１のストリップライン１６ａが形成
され、第７の誘電体層Ｓ７の一主面には、一端が入力端
子２０に接続され、他端がビアホール１８に接続された
第２のストリップライン１６ｂが形成されている。

【００３９】ここで、第１及び第２のストリップライン
１６ａ及び１６ｂは、共に１ターン以上の渦巻き形状に
形成され、第２のストリップライン１６ｂにおける入力
端子２０から前記ビアホール１８の接続部分までの渦巻
き方向と、第１のストリップライン１６ａにおける前記
ビアホール１８の接続部分から出力端子２２までの渦巻
き方向とが互いに逆となっている。

【００４０】更に、この第１の実施の形態に係るディレ
イライン１０Ａは、第１のストリップライン１６ａと該
第１のストリップライン１６ａに近接する第１のアース
電極１２ａ間の第１〜第３の誘電体層Ｓ１〜Ｓ３として
例えば誘電率が２５の誘電体層が使用され、第２のスト
リップライン１６ｂと該第２のストリップライン１６ｂ
に近接する第２のアース電極１２ｂ間の第７〜第９の誘
電体層Ｓ７〜Ｓ９として例えば誘電率が２５の誘電体層
が使用され、第１及び第２のストリップライン１６ａ及
び１６ｂ間における第４〜第６の誘電体層Ｓ４〜Ｓ６と
して例えば誘電率が７の誘電体層が使用される。

【００４１】つまり、第１〜第３の誘電体層Ｓ１〜Ｓ３
の誘電率をεａ１、第７〜第９の誘電体層Ｓ７〜Ｓ９の
誘電率をεａ２、第４〜第６の誘電体層Ｓ４〜Ｓ６の誘
電率をεｂとしたとき、εａ１＝εａ２≧εｂを満足す
るようにしている。もちろん、εａ１≧εｂ、かつ、ε
ａ２≧εｂを満足するようにしてもよい。

【００４２】このように、第１の実施の形態に係るディ
レイライン１０Ａにおいては、信号伝送の遅延時間に実
質的に関わる誘電率εａ１及びεａ２を高く設定するこ
とができるため、所望の遅延時間を得る場合に、低誘電
率基板による従来のものと比して実効誘電率が増加す
る。

【００４３】従って、低誘電率基板による従来のディレ
イラインとの比較において、同一線幅のストリップライ
ンを考えた場合、本実施の形態では、短い第１及び第２
のストリップライン１６ａ及び１６ｂにて実現させるこ
とができるため、小型化に寄与することとなる。また、
第１及び第２のストリップライン１６ａ及び１６ｂを短
くできる分、導体損が低減し、ディレイライン１０Ａで
の信号の減衰を抑制することができる。

【００４４】しかも、第１及び第２のストリップライン
１６ａ及び１６ｂ間における誘電率εｂを上述の誘電率
εａ１やεａ２よりも低く設定することができるため、
第１及び第２のストリップライン１６ａ及び１６ｂ間で
の干渉（電磁的結合）を小さく抑えることが可能とな
り、第１及び第２のストリップライン１６ａ及び１６ｂ
間の距離を大きくとる必要がなくなる。これは、小型化
に有利となる。

【００４５】このように、第１の実施の形態に係るディ
レイライン１０Ａにおいては、低損失及び小型化を共に
達成させることができる。

【００４６】ここで、２つの実験例（便宜的に第１及び
第２の実験例と記す）を示す。第１の実験例は、図４に
示すように、下面にアース電極３０が形成された誘電体
基板３２内に、下面から高さｈあるいは上面から深さｂ
の面（形成面）に幅ｗのストリップライン３４を形成し
たサンプル３６を用意した。そして、比較例１では、誘
電体基板３２全体の誘電率を７とし、実施例１では、下
面から高さｈまでの部分の誘電率を２５、上面から深さ
ｂまでの部分の誘電率を７とした。

【００４７】そして、前記比較例１及び実施例１におい
て、ストリップライン３４の幅ｗを１００μｍとして、
幅ｗと高さｈとの関係をｗ／ｈ＝４．０、ｗ／ｈ＝１．
０及びｗ／ｈ＝０．２の３種類とした場合に、ｂ／ｈを
変化させたときの特性インピーダンスを測定し、更に、
そのときの実効誘電率を測定した。

【００４８】特性インピーダンスの測定結果を図５に示
し、実効誘電率の測定結果を図６に示す。これらの図５
及び図６において、比較例１におけるｗ／ｈ＝４．０の
プロットを◆、ｗ／ｈ＝１．０のプロットを■、ｗ／ｈ
＝０．２のプロットを▲で示し、実施例１におけるｗ／
ｈ＝４．０のプロットを◇、ｗ／ｈ＝１．０のプロット
を□、ｗ／ｈ＝０．２のプロットを△で示す。

【００４９】そして、特性インピーダンスとして例えば
５０Ωを実現するためには、実施例１は、ｂ／ｈ＝１．
０の場合にｗ／ｈ＝０．２とする必要があり、この場
合、実効誘電率は図６から１６であることがわかる。比
較例１は、ｂ／ｈ＝０．１１の場合にｗ／ｈ＝１．０と
する必要があり、この場合、実効誘電率は５である。

【００５０】このことから、実施例１は比較例１に対し
て実効誘電率が３倍となり、実効誘電率が増加している
ことがわかる。

【００５１】その結果、実施例１は、比較例１に比べ面
積を１／３程度まで縮小することができ、同一線幅で例
えば遅延時間が５ｎｓｅｃのディレイラインを作成した
場合、ストリップラインの長さが短くなり、その分、導
体損による損失が低減するという効果もある。

【００５２】第２の実験例は、遅延時間を５ｎｓｅｃに
設定した以下に示す実施例２と比較例２において、周波
数に対する減衰量の変化を測定したものである。

【００５３】実施例２は、第１の実施の形態に係るディ
レイライン１０Ａにおいて、第１のストリップライン１
６ａと第１のアース電極１２ａ間の誘電率並びに第２の
ストリップライン１６ｂと第２のアース電極１２ｂ間の
誘電率を共に２５とし、第１及び第２のストリップライ
ン１６ａ及び１６ｂ間の誘電率を７とした場合の構成を
有する。

【００５４】比較例２は、第１の実施の形態に係るディ
レイライン１０Ａにおいて、第１〜第１０の誘電体層Ｓ
１〜Ｓ１０として誘電率が７の誘電体層を使用した場合
の構成を有する。

【００５５】この第２の実験例の結果を図７に示す。こ
の図７において、曲線Ａが実施例２の特性を示し、曲線
Ｂが比較例２の特性を示す。この実験結果から、実施例
２は、比較例２と比較すると、１ＧＨｚ〜１０ＧＨｚに
わたって信号の減衰量が低減していることがわかる。こ
れは、実施例２が比較例２と比してストリップラインを
短くできる分、導体損が低減し、ディレイライン１０Ａ
での信号の減衰が抑制されていることを裏付けるもので
ある。

【００５６】上述の例では、誘電体基板１４の上面に第
１のアース電極１２ａを形成した場合を示したが、その
他、図３において、二点鎖線で示すように、第１のアー
ス電極１２ａ上に誘電体層５０が形成された形態でもよ
い。

【００５７】また、上述の第１の実施の形態では、第１
及び第２のストリップライン１６ａ及び１６ｂとして、
１ターン以上の渦巻き形状に形成した例を示したが、そ
の他、図８の変形例に係るディレイライン１０Ａａに示
すように、第１及び第２のストリップライン１６ａ及び
１６ｂを共にミアンダ形状にしてもよいし、図示しない
が、第１及び第２のストリップライン１６ａ及び１６ｂ
のうち、いずれかをミアンダ形状にし、他のいずれかを
渦巻き形状にしてもよい。この場合、第１及び第２のス
トリップライン１６ａ及び１６ｂ間の電磁結合を弱める
ことができ、所望の遅延時間を容易に得ることができ
る。特に、隣接する第１及び第２のストリップライン１
６ａ及び１６ｂの信号の向きが逆になるように、前記第
１及び第２のストリップライン１６ａ及び１６ｂを形成
すれば、第１及び第２のストリップライン１６ａ及び１
６ｂ間の干渉を更に低減することができる。

【００５８】次に、第２の実施の形態に係るディレイラ
イン１０Ｂについて図９〜図１１を参照しながら説明す
る。

【００５９】この第２の実施の形態に係るディレイライ
ン１０Ｂは、図９に示すように、２つの第１の実施の形
態に係るディレイライン１０Ａを内層アース電極１２ｃ
を間に挟んで積層させたような構成を有する。

【００６０】具体的には、図１０に示すように、前記誘
電体基板１４は、第１〜第１５の誘電体層Ｓ１〜Ｓ１５
が積み重ねられて構成されている。これら第１〜第１５
の誘電体層Ｓ１〜Ｓ１５は１枚あるいは複数枚の層にて
構成される。

【００６１】また、図１０及び図１１に示すように、誘
電体基板１４の外周面のうち、１つの側面に入力端子２
０と出力端子２２が形成され、これら入力端子２０及び
出力端子２２とアース電極１２ａ、１２ｂ、１２ｃ及び
１２との間には、絶縁をとるための領域が確保されてい
る。

【００６２】そして、第１の誘電体層Ｓ１の一主面に第
１のアース電極１２ａが形成され、第８の誘電体層Ｓ８
の一主面に内層アース電極１２ｃが形成され、第１５の
誘電体層Ｓ１５の一主面に第２のアース電極１２ｂが形
成されている。

【００６３】また、第３の誘電体層Ｓ３の一主面には、
一端が入力端子２０に接続され、他端が第１のビアホー
ル１８ａに接続された第１のストリップライン１６ａが
形成され、第６の誘電体層Ｓ６の一主面には、一端が第
１のビアホール１８ａに接続され、他端が第２のビアホ
ール１８ｂに接続された第２のストリップライン１６ｂ
が形成されている。

【００６４】ここで、第１及び第２のストリップライン
１６ａ及び１６ｂは、共に１ターン以上の渦巻き形状に
形成され、第１のストリップライン１６ａにおける入力
端子２０から前記第１のビアホール１８ａの接続部分ま
での渦巻き方向と、第２のストリップライン１６ｂにお
ける前記第１のビアホール１８ａの接続部分から第２の
ビアホール１８ｂの接続部分までの渦巻き方向とが互い
に逆になっている。なお、第２のビアホール１８ｂと内
層アース電極１２ｃとの間には絶縁をとるための領域
（電極膜が形成されていない領域）が確保されている。

【００６５】更に、第１０の誘電体層Ｓ１０の一主面に
は、一端が第２のビアホール１８ｂに接続され、他端が
第３のビアホール１８ｃに接続された第３のストリップ
ライン１６ｃが形成され、第１３の誘電体層Ｓ１３の一
主面には、一端が出力端子２２に接続され、他端が第３
のビアホール１８ｃに接続された第４のストリップライ
ン１６ｄが形成されている。

【００６６】この場合も、第３及び第４のストリップラ
イン１６ｃ及び１６ｄは、共に１ターン以上の渦巻き形
状に形成され、第３のストリップライン１６ｃにおける
第２のビアホール１８ｂの接続部分から前記第３のビア
ホール１８ｃの接続部分までの渦巻き方向と、第４のス
トリップライン１６ｄにおける前記第３のビアホール１
８ｃの接続部分から出力端子２２までの渦巻き方向とが
互いに逆となっている。

【００６７】また、この第２の実施の形態に係るディレ
イライン１０Ｂにおいては、第１のストリップライン１
６ａと第１のアース電極１２ａ間の第１及び第２の誘電
体層Ｓ１及びＳ２として例えば誘電率が２５の誘電体層
が使用され、第２のストリップライン１６ｂと内層アー
ス電極１２ｃ間の第６及び第７の誘電体層Ｓ６及びＳ７
として例えば誘電率が２５の誘電体層が使用され、第１
及び第２のストリップライン１６ａ及び１６ｂ間におけ
る第３〜第５の誘電体層Ｓ３〜Ｓ５として例えば誘電率
が７の誘電体層が使用される。

【００６８】更に、第３のストリップライン１６ｃと内
層アース電極１２ｃ間の第８及び第９の誘電体層Ｓ８及
びＳ９として例えば誘電率が２５の誘電体層が使用さ
れ、第４のストリップライン１６ｄと第２のアース電極
１２ｂ間の第１３及び第１４の誘電体層Ｓ１３及びＳ１
４として例えば誘電率が２５の誘電体層が使用され、第
３及び第４のストリップライン１６ｃ及び１６ｄ間にお
ける第１０〜第１２の誘電体層Ｓ１０〜Ｓ１２として例
えば誘電率が７の誘電体層が使用される。

【００６９】この第２の実施の形態に係るディレイライ
ン１０Ｂにおいても、上述の第１の実施の形態に係るデ
ィレイライン１０Ａと同様に、低損失及び小型化を共に
達成させることができる。

【００７０】上述の例では、誘電体基板１４の上面に第
１のアース電極１２ａを形成した場合を示したが、その
他、図９において、二点鎖線で示すように、第１のアー
ス電極１２ａ上に誘電体層５０が形成された形態でもよ
い。

【００７１】また、上述の実施の形態では、誘電体基板
１４の６つの面にアース電極を形成した場合を示した
が、アース電極をすべての面に形成する必要はなく、誘
電体基板１４を構成する複数の誘電体層のうち、少なく
とも２つの誘電体層の各主面に形成するようにしてもよ
いし、併せて、入力端子２０と出力端子２２間にアース
電極を形成するようにしてもよい。

【００７２】次に、第３の実施の形態に係るディレイラ
イン１０Ｃについて図１２〜図１７を参照しながら説明
する。

【００７３】第３の実施の形態に係るディレイライン１
０Ｃは、図１２に示すように、複数の誘電体層（Ｓ１〜
Ｓ１３）が積層、焼成一体化され、かつ、その外観は図
１１に示す第２の実施の形態に係るディレイライン１０
Ｂと同様であり、誘電体基板１４の外周面のうち、１つ
の側面に入力端子２０と出力端子２２とアース電極１２
とが形成されている。

【００７４】具体的には、図１２に示すように、前記誘
電体基板１４は、第１〜第１３の誘電体層Ｓ１〜Ｓ１３
が積み重ねられて構成されている。これら第１〜第１３
の誘電体層Ｓ１〜Ｓ１３は１枚あるいは複数枚の層にて
構成される。

【００７５】また、第２の誘電体層Ｓ２の一主面には、
一端が入力端子２０に接続され、他端が第１のビアホー
ル１８ａに接続された第１のストリップライン１６ａが
形成され、第６の誘電体層Ｓ６の一主面には、一端が第
１のビアホール１８ａに接続され、他端が第２のビアホ
ール１８ｂに接続された第２のストリップライン１６ｂ
が形成され、第１０の誘電体層Ｓ１０の一主面には、一
端が第２のビアホール１８ｂに接続され、他端が出力端
子２２に接続された第３のストリップライン１６ｃが形
成されている。

【００７６】また、第１のストリップライン１６ａの幅
ｗ１と、第２のストリップライン１６ｂの幅ｗ２と、第
３のストリップライン１６ｃの幅ｗ３との間には、ｗ１
＞ｗ２＝ｗ３の関係がある。

【００７７】更に、第４の誘電体層Ｓ４の一主面には、
アース電極１２に接続された内層アース電極１２ｄが形
成され、第８の誘電体層Ｓ８の一主面には、アース電極
１２に接続された内層アース電極１２ｅが形成され、第
１２の誘電体層Ｓ１２の一主面には、アース電極１２に
接続された内層アース電極１２ｆが形成されている。

【００７８】そのため、第２のストリップライン１６ｂ
は、内装アース電極１２ｄを有する第４の誘電体層Ｓ４
及び第５の誘電体層Ｓ５と、第７の誘電体層Ｓ７及び内
装アース電極１２ｅを有する第８の誘電体層Ｓ８に挟ま
れている。また、第３のストリップライン１６ｃは、内
装アース電極１２ｅを有する誘電体層Ｓ８及び第９の誘
電体層Ｓ９と、第１１の誘電体層Ｓ１１及び内装アース
電極１２ｆを有する第２の誘電体層Ｓ２とに挟まれてい
る。

【００７９】なお、第１のビアホール１８ａと内層アー
ス電極１２ｄとの間及び第２のビアホール１８ｂと内層
アース電極１２ｅとの間には、絶縁をとるための領域
（電極膜が形成されていない領域）が確保されている。

【００８０】ここで、第１、第２及び第３のストリップ
ライン１６ａ、１６ｂ及び１６ｃは、共にミアンダ形状
に形成され、第１のストリップライン１６ａにおける入
力端子２０から前記第１のビアホール１８ａの接続部分
までのミアンダ方向と、第２のストリップライン１６ｂ
における前記第１のビアホール１８ａの接続部分から第
２のビアホール１８ｂの接続部分までのミアンダ方向と
が互いに逆となっている。また、第２のストリップライ
ン１６ｂにおける前記第１のビアホール１８ａの接続部
分から第２のビアホール１８ｂの接続部分までのミアン
ダ方向と、第３のストリップライン１６ｃにおける前記
第２のビアホール１８ｂの接続部分から出力端子２２ま
でのミアンダ方向とが互いに逆となっている。

【００８１】ここで、１つの実験例（便宜的に第３の実
験例と記す）を示す。第３の実験例は、同一の遅延時間
Ｔとミアンダ形状のストリップラインとを有し、かつ、
内層アース電極の形成箇所とストリップラインの幅ｗと
が異なる３種類のディレイラインの伝送特性、即ち、該
ディレイラインのパルス応答特性及び周波数特性を調べ
たものである。

【００８２】この第３の実験例では、図１３に示す第３
の実施の形態に係るディレイライン１０Ｃ（実施例３）
と、第１の実施の形態に係るディレイライン１０Ａの変
形例である図１４に示すディレイライン１０Ｄ（実施例
４）と、図１５に示す従来技術に係るディレイライン１
０Ｅ（比較例３）とを用意した。上記した３種類のディ
レイライン１０Ｃ、１０Ｄ及び１０Ｅは、いずれも、Ｔ
＝２μｓの遅延時間と、ミアンダ形状の３つのストリッ
プラインのパターンとを有している。

【００８３】ディレイライン１０Ｃ（実施例３）では、
図１３に示すように、第１のストリップライン１６ａの
幅ｗ１、第２のストリップライン１６ｂの幅ｗ２及び第
３のストリップライン１６ｃの幅ｗ３を、それぞれ、ｗ
１＝１２０μｍ、ｗ２＝ｗ３＝７０μｍとし、誘電体基
板１４を構成する複数の誘電体層の誘電率を同一として
いる。

【００８４】ディレイライン１０Ｄ（実施例４）は、図
１４に示すように、複数の誘電体層が積層、焼成一体化
され、かつ、両主面にそれぞれ内層アース電極１２ｇ、
１２ｈが形成された誘電体基板１４を有する。誘電体基
板１４内には、内層アース電極１２ｇ、１２ｈに挟まれ
ていない第１のストリップライン１６ａと、内層アース
電極１２ｇ、１２ｈによって挟まれた第２及び第３のス
トリップライン１６ｂ及び１６ｃと、第１及び第２のス
トリップライン１６ａ及び１６ｂを電気的に接続するビ
アホール１８ａと、第２及び第３のストリップライン１
６ｂ及び１６ｃを電気的に接続するビアホール１８ｂと
が形成されている。

【００８５】この場合、誘電体基板１４内では、内層ア
ース電極１２ｇ及び第２のストリップライン１６ｂ間の
誘電率をεａ１、第２及び第３のストリップライン１６
ｂ及び１６ｃ間の誘電率をεｂ、第３のストリップライ
ン１６ｃ及び内層アース電極１２ｈ間の誘電率をεａ２
としたとき、εａ１＝εａ２≧εｂ又はεａ１≧εｂ、
かつ、εａ２≧εｂを満足するようにしている。

【００８６】ディレイライン１０Ｄ（実施例４）では、
第１、第２及び第３のストリップライン１６ａ、１６ｂ
及び１６ｃの幅をｗ１とし、ｗ１＝１２０μｍとしてい
る。また、誘電体基板１４を構成する複数の誘電体層の
誘電率εａ１、εａ２及びεｂは、それぞれ、εａ１＝
εａ２＝εｂとしている。

【００８７】ディレイライン１０Ｅ（比較例３）は、図
１５に示すように、複数の誘電体層が積層、焼成一体化
され、かつ、両主面にそれぞれ内層アース電極１２ｉ、
１２ｊ、１２ｋ及び１２ｌが形成された誘電体基板１４
を有する。誘電体基板１４内には、内層アース電極１２
ｉ、１２ｊ、１２ｋ、１２ｌに挟まれた第１、第２及び
第３のストリップライン１６ａ、１６ｂ及び１６ｃと、
第１及び第２のストリップライン１６ａ及び１６ｂを電
気的に接続するビアホール１８ａと、第２及び第３のス
トリップライン１６ｂ及び１６ｃを電気的に接続するビ
アホール１８ｂとが形成されている。

【００８８】ディレイライン１０Ｅ（比較例３）では、
第１、第２及び第３のストリップライン１６ａ、１６ｂ
及び１６ｃの幅をｗ３とし、ｗ３＝７０μｍとしてい
る。また、誘電体基板１４を構成する複数の誘電体層の
誘電率はεｂとしている。

【００８９】上記した３種類のディレイライン１０Ｃ、
１０Ｄ及び１０Ｅ（実施例３、４及び比較例３）の入力
端子２０に、立ち上がり時間１７ｎｓ及び振幅２２５ｍ
Ｖを有するステップパルスのパルス入力信号を入力した
ときに、出力端子２２から出力されるパルス出力信号を
スペクトル・アナライザによって測定した。なお、立ち
上がり時間とは、パルス入力信号又はパルス出力信号の
立ち上がりにおいて、前記パルス入力信号又はパルス出
力信号の振幅に対し、前記パルス入力信号又はパルス出
力信号のレベルが２０％〜８０％の時間をいう。

【００９０】前記パルス出力信号の立ち上がり部分を示
すパルス応答特性は、図１６に示すように、パルス入力
信号（入力波形）の立ち上がりから約２ｎｓ経過した後
に、ディレイライン１０Ｃ、１０Ｄ及び１０Ｅ（実施例
３、４及び比較例３）のパルス出力信号が立ち上がるよ
うな特性となる。即ち、パルス入力信号（入力波形）が
該パルス入力信号（入力波形）の振幅の５０％（１１
２．５ｍＶ）となる時間と、前記パルス出力信号が該パ
ルス出力信号の振幅の５０％（１１２．５ｍＶ）となる
時間との時間差を、遅延時間Ｔと定義すると、比較例
３、実施例３及び実施例４の遅延時間Ｔは、Ｔ＝約２ｎ
ｓとなる。

【００９１】また、ディレイライン１０Ｄ（実施例４）
のパルス応答特性では、ディレイライン１０Ｃ及び１０
Ｅ（実施例３及び比較例３）のパルス応答特性と比較し
て、立ち上がり時間は小さいが、オーバーシュートが発
生している。

【００９２】一方、ディレイライン１０Ｅ（比較例３）
のパルス応答特性は、ディレイラインＣ（実施例３）の
パルス応答特性と比較して、立ち上がりにおけるパルス
出力信号のレベルが小さい上に、前記パルス出力信号が
パルス入力信号（入力波形）の振幅に到達するまでの時
間が長くなる。つまり、ディレイライン１０Ｅ（比較例
３）は、ディレイラインＣ（実施例３）よりも導体損に
よる損失が大きく、立ち上がり時間も長い。

【００９３】このように、ディレイライン１０Ｃ（実施
例３）は、ディレイライン１０Ｄ及び１０Ｅ（実施例４
及び比較例３）と比較すると、パルス入力信号に対する
応答性がよい上に、オーバーシュートを発生することな
く前記パルス入力信号（入力波形）の振幅に速やかに到
達可能である良好なディレイラインであることが分か
る。

【００９４】ディレイライン１０Ｃ、１０Ｄ及び１０Ｅ
（実施例３、４及び比較例３）の周波数特性は、図１７
に示すように、周波数が１ＧＨｚ以下の領域では、ディ
レイライン１０Ｄ（実施例４）の挿入損失が、ディレイ
ラインＣ及びＥ（実施例３及び比較例３）の挿入損失よ
りも小さい。また、周波数が１ＧＨｚ以上の領域では、
ディレイライン１０Ｃ（実施例３）の挿入損失が、ディ
レイラインＤ及びＥ（実施例４及び比較例３）の挿入損
失よりも小さい。なお、上記した挿入損失は、導体損に
よる損失、誘電体損等を含んでいる。

【００９５】特に、ディレイライン１０Ｃ（実施例３）
は、約３ＧＨｚ以下の周波数領域において、不連続点に
起因した急激な損失の増大が発生しないので、高周波領
域に対応可能なディレイラインとして好適である。

【００９６】以上、説明したように、第３の実施の形態
に係るディレイライン１０Ｃは、内層アース電極１２
ｄ、１２ｅ及び１２ｆに挟まれていない第１のストリッ
プライン１６ａの幅ｗ１が、内層アース電極１２ｄ、１
２ｅ及び１２ｆに挟まれた第２及び第３のストリップラ
イン１６ｂ及び１６ｃの幅ｗ２及びｗ３よりも大きいの
で、該ディレイライン１０Ｃの導体損による損失の低下
を図ることができる。

【００９７】更に、第３の実施の形態に係るディレイラ
イン１０Ｃは、従来技術に係るディレイライン１０Ｅ
（比較例３）の内層アース電極１２ｉを有していないの
で、該ディレイライン１０Ｃの高さを低くすることが可
能である。また、第３の実施の形態に係るディレイライ
ン１０Ｃを製造するとき、前記内層アース電極１２ｉの
パターンが不要となるので、該ディレイライン１０Ｃの
製造コストを低減することが可能となる。

【００９８】また、第１、第２及び第３のストリップラ
イン１６ａ、１６ｂ及び１６ｃは、内層アース電極１２
ｄ、１２ｅ及び１２ｆを介して誘電体基板１４内に形成
されているので、各ストリップライン間におけるクロス
トークの低減を図ることができる。

【００９９】更に、ディレイライン１０Ｃの挿入損失
は、前記クロストークの低減によって低下する。また、
前記クロストークの低減によって、１ＧＨｚ以上の高周
波領域において発生する不連続点での挿入損失の急激な
増大は、大幅に抑制される。従って、ディレイライン１
０Ｃは、１ＧＨｚ以上の高周波領域でも使用可能なディ
レイラインとなる。

【０１００】なお、この発明に係るディレイラインは、
上述の実施の形態に限らず、この発明の要旨を逸脱する
ことなく、種々の構成を採り得ることはもちろんであ
る。

【０１０１】

【発明の効果】以上説明したように、本発明に係るディ
レイラインによれば、低損失及び小型化を共に達成させ
ることができる。

【図面の簡単な説明】

【図１】第１の実施の形態に係るディレイラインを示す
斜視図である。

【図２】第１の実施の形態に係るディレイラインを示す
分解斜視図である。

【図３】第１の実施の形態に係るディレイラインを示す
縦断面図である。

【図４】第１の実験例に使用されるサンプルを示す断面
図である。

【図５】比較例１及び実施例１において、ｂ（深さ）／
ｈ（高さ）に対する特性インピーダンスの変化を示す特
性図である。

【図６】比較例１及び実施例１において、ｂ（深さ）／
ｈ（高さ）に対する実効誘電率の変化を示す特性図であ
る。

【図７】第２の実験例において、周波数に対する減衰量
の変化を示す特性図である。

【図８】第１の実施の形態に係るディレイラインの変形
例を示す分解斜視図である。

【図９】第２の実施の形態に係るディレイラインを示す
縦断面図である。

【図１０】第２の実施の形態に係るディレイラインを示
す分解斜視図である。

【図１１】第２の実施の形態に係るディレイラインを示
す斜視図である。

【図１２】第３の実施の形態に係るディレイラインを示
す分解斜視図である。

【図１３】第３の実施の形態に係るディレイラインを示
す縦断面図である。

【図１４】実験例３で使用される実施例４（第１の実施
の形態に係るディレイラインの変形例）を示す縦断面図
である。

【図１５】比較例３に係るディレイラインを示す縦断面
図である。

【図１６】実施例３、４及び比較例３に係るディレイラ
インにおけるパルス応答特性を示す特性図である。

【図１７】実施例３、４及び比較例３に係るディレイラ
インにおける周波数特性を示す特性図である。

【符号の説明】

１０Ａ、１０Ａａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ…
ディレイライン １２…アース電極 １２ａ…第１のア
ース電極 １２ｂ…第２のアース電極 １２ｃ〜１２ｌ…
内層アース電極 １４、３２…誘電体基板 １６ａ〜１６ｄ…第１〜第４のストリップライン １８、１８ａ〜１８ｃ…ビアホール ２０…入力端子 ２２…出力端子 ３０…アース電極 ３４…ストリップライン ３６…サンプル Ａ、Ｂ…曲線 ｂ…深さ ｈ…高さ Ｓ１〜Ｓ１５…誘
電体層 ｗ、ｗ１〜ｗ３…幅 ε、εａ、εａ１、εａ２、εｂ…誘電率

Claims (7)

【特許請求の範囲】
1. 【請求項１】複数の誘電体層が積層されて構成された誘
   電体基板にアース電極が形成され、 前記誘電体基板内に複数のストリップラインと、これら
   ストリップラインを電気的に接続するビアホールとを有
   し、 前記複数のストリップラインのうち、前記アース電極に
   近接するストリップラインと前記アース電極間の誘電率
   をεａ、前記ビアホールにて結合され、かつ、間にアー
   ス電極を挟まないストリップライン間の誘電率をεｂと
   したとき、εａ≧εｂを満足することを特徴とするディ
   レイライン。
2. 【請求項２】請求項１記載のディレイラインにおいて、 前記誘電体基板の内外における少なくとも２つの面にそ
   れぞれアース電極が形成され、 これらアース電極間に２つのストリップラインと、これ
   らストリップラインを電気的に接続するビアホールとを
   有し、 前記一方のストリップラインと該一方のストリップライ
   ンに近接するアース電極間の誘電体層の誘電率をεａ
   １、前記他方のストリップラインと該他方のストリップ
   ラインに近接するアース電極間の誘電体層の誘電率をε
   ａ２、前記ビアホールにて結合されたストリップライン
   間の誘電率をεｂとしたとき、εａ１≧εｂ、かつ、ε
   ａ２≧εｂを満足することを特徴とするディレイライ
   ン。
3. 【請求項３】請求項２記載のディレイラインにおいて、 εａ１＝εａ２≧εｂを満足することを特徴とするディ
   レイライン。
4. 【請求項４】複数の誘電体層が積層されて構成された誘
   電体基板内に形成された複数のアース電極と、前記誘電
   体基板内に形成された複数のストリップラインと、これ
   らストリップラインを電気的に接続するビアホールとを
   有し、 前記各ストリップラインは、前記各アース電極に挟まれ
   ていないストリップラインと、少なくとも２つのアース
   電極によって挟まれたストリップラインとから構成され
   ていることを特徴とするディレイライン。
5. 【請求項５】請求項４記載のディレイラインにおいて、 前記各アース電極に挟まれていないストリップラインの
   幅は、前記少なくとも２つのアース電極によって挟まれ
   たストリップラインの幅よりも大きいことを特徴とする
   ディレイライン。
6. 【請求項６】請求項１〜５のいずれか１項に記載のディ
   レイラインにおいて、 前記複数のストリップラインは、共にミアンダ形状、あ
   るいは共に渦巻き形状、もしくはミアンダ形状と渦巻き
   形状の組み合わせにより形成されていることを特徴とす
   るディレイライン。
7. 【請求項７】請求項６記載のディレイラインにおいて、 前記隣接するストリップライン、又は前記各アース電極
   を介して隣接するストリップラインの信号の向きが逆で
   あることを特徴とするディレイライン。