JP3234045B2 - 多層配線基板 - Google Patents
多層配線基板Info
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- JP3234045B2 JP3234045B2 JP11683293A JP11683293A JP3234045B2 JP 3234045 B2 JP3234045 B2 JP 3234045B2 JP 11683293 A JP11683293 A JP 11683293A JP 11683293 A JP11683293 A JP 11683293A JP 3234045 B2 JP3234045 B2 JP 3234045B2
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- Japan
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- wiring
- wiring layer
- layer
- ceramic
- signal
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- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、高速・高機能なシステ
ムを実現する高密度な実装構造の構成に適する多層配線
基板に係り、特にマルチチップモジュール（MCM)用に適
する多層配線基板に関する。
ムを実現する高密度な実装構造の構成に適する多層配線
基板に係り、特にマルチチップモジュール（MCM)用に適
する多層配線基板に関する。
【０００２】
【従来の技術】クロック周波数が50 MHzを超えるような
高速システムは、高速な LSI素子の開発だけでは実現で
きない。すなわち、高速な LSI素子を高密度に実装し、
LSI素子間の実装遅延を最小にする配線基板が必要であ
る。そして、このような配線基板は、一般に高密度な微
細配線、および所要の特性インピーダンスを実現するた
めに、いわゆる薄膜技術の併用によって多層配線構造に
構成されている。図３は、このような用途に対応して構
成された多層配線基板の構成を断面的に示したもので、
いわゆるセラミック系積層配線部１と、薄膜配線部２と
で構成されている。すなわち、グランド配線層1a、電源
配線層1bおよび信号配線層1cがセラミック絶縁層1dを介
して積層され、この積層領域を貫通して一主面に配置さ
れたロウ付け用パッド1eに接続する入出力ピン1fと他主
面に配置された接続部1gとを電気的に接続するスルホー
ル接続部1hから成るセラミック系積層配線部１をベース
基板としている。そして、前記ベース基板を成すセラミ
ック系積層配線部１上に、前記接続部1gに電気的にビァ
ホール接続する信号配線層を含む複数の信号配線層2aお
よびパッド2bが、たとえばポリイミド樹脂などの樹脂系
絶縁層2cを介して積層・一体的に薄膜配線部２を形成し
た構成を採っている。
高速システムは、高速な LSI素子の開発だけでは実現で
きない。すなわち、高速な LSI素子を高密度に実装し、
LSI素子間の実装遅延を最小にする配線基板が必要であ
る。そして、このような配線基板は、一般に高密度な微
細配線、および所要の特性インピーダンスを実現するた
めに、いわゆる薄膜技術の併用によって多層配線構造に
構成されている。図３は、このような用途に対応して構
成された多層配線基板の構成を断面的に示したもので、
いわゆるセラミック系積層配線部１と、薄膜配線部２と
で構成されている。すなわち、グランド配線層1a、電源
配線層1bおよび信号配線層1cがセラミック絶縁層1dを介
して積層され、この積層領域を貫通して一主面に配置さ
れたロウ付け用パッド1eに接続する入出力ピン1fと他主
面に配置された接続部1gとを電気的に接続するスルホー
ル接続部1hから成るセラミック系積層配線部１をベース
基板としている。そして、前記ベース基板を成すセラミ
ック系積層配線部１上に、前記接続部1gに電気的にビァ
ホール接続する信号配線層を含む複数の信号配線層2aお
よびパッド2bが、たとえばポリイミド樹脂などの樹脂系
絶縁層2cを介して積層・一体的に薄膜配線部２を形成し
た構成を採っている。
【０００３】
【発明が解決しようとする課題】上記構成の多層配線基
板においては、薄膜配線部２の信号配線層2aの特性イン
ピーダンスを、セラミック系積層配線部１のグランド配
線層1aとの距離によって制御し得るが、各導体層1a，1
b，1c間のセラミック絶縁層1d厚のバラツキに起因し
て、前記特性インピーダンスを設計値通りに設定し得な
いのが実状である。また、この種の多層配線基板を、た
とえば動作速度50 MHz以上の高速で動作させる場合、前
記薄膜配線部２の信号配線層2aの特性インピーダンスを
一定に制御する必要性から、信号配線層2aとグランド配
線層1aとの距離を大きく設定することになる。つまり、
セラミック絶縁層1d（層間絶縁）の厚さを厚くしなけれ
ばならないが、セラミック絶縁層1dの膜厚化には、コン
バクト化や多層配線密度などの点から限界ある。したが
って、前記信号配線層2aの特性インピーダンスを十分に
制御し得ないので、電気（回路）特性が劣ったままの状
態で実用に供せざるを得ないといえる。
板においては、薄膜配線部２の信号配線層2aの特性イン
ピーダンスを、セラミック系積層配線部１のグランド配
線層1aとの距離によって制御し得るが、各導体層1a，1
b，1c間のセラミック絶縁層1d厚のバラツキに起因し
て、前記特性インピーダンスを設計値通りに設定し得な
いのが実状である。また、この種の多層配線基板を、た
とえば動作速度50 MHz以上の高速で動作させる場合、前
記薄膜配線部２の信号配線層2aの特性インピーダンスを
一定に制御する必要性から、信号配線層2aとグランド配
線層1aとの距離を大きく設定することになる。つまり、
セラミック絶縁層1d（層間絶縁）の厚さを厚くしなけれ
ばならないが、セラミック絶縁層1dの膜厚化には、コン
バクト化や多層配線密度などの点から限界ある。したが
って、前記信号配線層2aの特性インピーダンスを十分に
制御し得ないので、電気（回路）特性が劣ったままの状
態で実用に供せざるを得ないといえる。
【０００４】本発明は上記事情に対処してなされたもの
で、信号配線層の特性インピーダンスを所要値に設定・
制御することが可能で、かつ低コストで構成し得る多層
配線基板の提供を目的とする。
で、信号配線層の特性インピーダンスを所要値に設定・
制御することが可能で、かつ低コストで構成し得る多層
配線基板の提供を目的とする。
【０００５】
【課題を解決するための手段】本発明に係る多層配線基
板は、グランド配線層、電源配線層、および信号配線層
が積層されて成るセラミック系積層配線部と、前記セラ
ミック系積層配線部上に一体的に形成されたグランド配
線層を含む複数の信号配線層から成る薄膜配線部とを具
備して成る多層配線基板であって、前記薄膜配線部のグ
ランド配線層が信号配線層より上層に位置し、かつ複数
の信号配線はセラミック系積層配線部のグランド配線層
との間に積層的に配置され、しかも、前記セラミック系
積層配線部と前記薄膜配線部とを電気的に接続する接続
部が、前記薄膜配線部主面の２０％以下の面積を占める
ことを特徴とする。
板は、グランド配線層、電源配線層、および信号配線層
が積層されて成るセラミック系積層配線部と、前記セラ
ミック系積層配線部上に一体的に形成されたグランド配
線層を含む複数の信号配線層から成る薄膜配線部とを具
備して成る多層配線基板であって、前記薄膜配線部のグ
ランド配線層が信号配線層より上層に位置し、かつ複数
の信号配線はセラミック系積層配線部のグランド配線層
との間に積層的に配置され、しかも、前記セラミック系
積層配線部と前記薄膜配線部とを電気的に接続する接続
部が、前記薄膜配線部主面の２０％以下の面積を占める
ことを特徴とする。
【０００６】
【作用】本発明に係る多層配線基板においては、信号配
線層がセラミック系積層配線部のグランド配線層および
薄膜配線部のグランド配線層に挟まれた構成を採ってい
る。つまり、信号配線層は、上下２層のグランド配線層
に挟まれたストリップ構造を採ることになるため、前記
信号配線層の特性インピーダンスの制御が容易になさ
れ、たとえば高速な LSI素子を高密度に実装した場合、
LSI素子間の実装遅延を最小にする多層配線基板として
機能することが可能となる。換言すると、低価格で高機
能な MCMの提供が可能となる。
線層がセラミック系積層配線部のグランド配線層および
薄膜配線部のグランド配線層に挟まれた構成を採ってい
る。つまり、信号配線層は、上下２層のグランド配線層
に挟まれたストリップ構造を採ることになるため、前記
信号配線層の特性インピーダンスの制御が容易になさ
れ、たとえば高速な LSI素子を高密度に実装した場合、
LSI素子間の実装遅延を最小にする多層配線基板として
機能することが可能となる。換言すると、低価格で高機
能な MCMの提供が可能となる。
【０００７】
【実施例】以下本発明に係る多層配線基板の要部構成例
を断面的に示す図１、および本発明に係る多層配線基板
のセラミック系積層配線部の要部構成例を一部切断し拡
大して斜視的に示す図２を参照し、本発明の実施例を説
明する。
を断面的に示す図１、および本発明に係る多層配線基板
のセラミック系積層配線部の要部構成例を一部切断し拡
大して斜視的に示す図２を参照し、本発明の実施例を説
明する。
【０００８】図１は、 MCM（マルチチップモジュール）
の構成に用る標準的な多層配線基板であり、セラミック
系積層配線部３と、薄膜配線部４とで構成されている。
すなわち、グランド配線層3a、電源配線層3bおよび信号
配線層3cがセラミック絶縁層3dを介して積層され、この
積層領域を貫通して一主面に配置されたロウ付け用パッ
ド3eに接続する入出力ピン3fおよび接続部3gとを具備し
て成るセラミック系積層配線部３をベース基板としてい
る。なお、このセラミック系積層配線部３において、3h
は封止キャップの開口端面を接合するためのシールリン
グであり、またこのセラミック系積層配線部３は、この
種のセラミックスを絶縁層とした多層積層配線基板の製
造に採用されている常套的な手段によって製造される。
の構成に用る標準的な多層配線基板であり、セラミック
系積層配線部３と、薄膜配線部４とで構成されている。
すなわち、グランド配線層3a、電源配線層3bおよび信号
配線層3cがセラミック絶縁層3dを介して積層され、この
積層領域を貫通して一主面に配置されたロウ付け用パッ
ド3eに接続する入出力ピン3fおよび接続部3gとを具備し
て成るセラミック系積層配線部３をベース基板としてい
る。なお、このセラミック系積層配線部３において、3h
は封止キャップの開口端面を接合するためのシールリン
グであり、またこのセラミック系積層配線部３は、この
種のセラミックスを絶縁層とした多層積層配線基板の製
造に採用されている常套的な手段によって製造される。
【０００９】前記ベース基板を成すセラミック系積層配
線部３上に、前記接続部3gに電気的にビァホール接続す
る信号配線層を含む複数の信号配線層4a、グランド配線
層4b、およびパッド4cが、たとえばポリイミド樹脂など
の樹脂系絶縁層4dを介して積層・一体的に薄膜配線部４
を形成した構成を採っている。ここで、薄膜配線部４
は、樹脂系絶縁層4dを介して信号配線層4aを多層的に形
成する常套的な薄膜配線部（層）の形成手段、換言する
と薄膜プロセスにおいて、最上層の信号配線層4a′の上
層として、樹脂系絶縁層4dを介してグランド配線層4bを
設けた後、接続用のパッド4cなどを形成するように、そ
の製造工程の一部を変更することにより製造ないし形成
し得る。
線部３上に、前記接続部3gに電気的にビァホール接続す
る信号配線層を含む複数の信号配線層4a、グランド配線
層4b、およびパッド4cが、たとえばポリイミド樹脂など
の樹脂系絶縁層4dを介して積層・一体的に薄膜配線部４
を形成した構成を採っている。ここで、薄膜配線部４
は、樹脂系絶縁層4dを介して信号配線層4aを多層的に形
成する常套的な薄膜配線部（層）の形成手段、換言する
と薄膜プロセスにおいて、最上層の信号配線層4a′の上
層として、樹脂系絶縁層4dを介してグランド配線層4bを
設けた後、接続用のパッド4cなどを形成するように、そ
の製造工程の一部を変更することにより製造ないし形成
し得る。
【００１０】なお、本発明に係る多層配線基板は、前記
例示のごとく、薄膜配線部４を形成したセラミック系積
層配線部３の一主面側に入出力ピン3fを導出させずに、
上記図３に示した場合と同様に、入出力ピン3fを他の主
面（裏面）に導出させた構成としてもよい。また、前記
セラミック系積層配線部３においては、信号配線層3cを
内層させず、グランド配線層3aおよび電源配線層3bのみ
を内層させた構成としてもよい。そして、グランド配線
層3aおよび電源配線層3bのみを内層させた構成の場合
は、接続部3gと入出力ピン3fとの間は貫通した形で、直
接電気的に接続されるため、各接続部3gは互いに独立し
て接続パッドとしてのみ機能することになる。したがっ
て、この場合、接続部3gの占める面積（領域）は、セラ
ミック系積層配線部３におけるグランド配線層3aと薄膜
配線部４の信号配線層4aとの間の障害を少なくし、かつ
特性インピーダンスの制御を容易にするため、薄膜配線
部４主面の20％程度以下に設定することが望ましい。
例示のごとく、薄膜配線部４を形成したセラミック系積
層配線部３の一主面側に入出力ピン3fを導出させずに、
上記図３に示した場合と同様に、入出力ピン3fを他の主
面（裏面）に導出させた構成としてもよい。また、前記
セラミック系積層配線部３においては、信号配線層3cを
内層させず、グランド配線層3aおよび電源配線層3bのみ
を内層させた構成としてもよい。そして、グランド配線
層3aおよび電源配線層3bのみを内層させた構成の場合
は、接続部3gと入出力ピン3fとの間は貫通した形で、直
接電気的に接続されるため、各接続部3gは互いに独立し
て接続パッドとしてのみ機能することになる。したがっ
て、この場合、接続部3gの占める面積（領域）は、セラ
ミック系積層配線部３におけるグランド配線層3aと薄膜
配線部４の信号配線層4aとの間の障害を少なくし、かつ
特性インピーダンスの制御を容易にするため、薄膜配線
部４主面の20％程度以下に設定することが望ましい。
【００１１】さらに、前記薄膜配線部４の構成におい
て、絶縁層4dはポリイミド樹脂以外のの他の樹脂類、あ
るいは SiO2 など無機物系であってもよいし、さらにグ
ランド配線層3a，4b、電源配線層3b、信号配線配線3c，
4a，4a′、接続部3e，3g、接続用パッド4cなどは、たと
えばAl，Cuなどで形成される。
て、絶縁層4dはポリイミド樹脂以外のの他の樹脂類、あ
るいは SiO2 など無機物系であってもよいし、さらにグ
ランド配線層3a，4b、電源配線層3b、信号配線配線3c，
4a，4a′、接続部3e，3g、接続用パッド4cなどは、たと
えばAl，Cuなどで形成される。
【００１２】
【発明の効果】本発明による多層配線基板は、前述のよ
うに、信号配線層がセラミック系積層配線部のグランド
配線層および薄膜配線部のグランド配線層に挟まれた構
成を採っている。つまり、信号配線層は、上下２層のグ
ランド配線層に挟まれたストリップ構造を採っているた
め、信号配線層の特性インピーダンスの制御が容易にな
される。たとえば高速な LSI素子を高密度に実装した場
合、 LSI素子間の実装遅延を最小にする多層配線基板と
して機能することが可能となり、低価格で高機能な MCM
を提供し得ることになる。
うに、信号配線層がセラミック系積層配線部のグランド
配線層および薄膜配線部のグランド配線層に挟まれた構
成を採っている。つまり、信号配線層は、上下２層のグ
ランド配線層に挟まれたストリップ構造を採っているた
め、信号配線層の特性インピーダンスの制御が容易にな
される。たとえば高速な LSI素子を高密度に実装した場
合、 LSI素子間の実装遅延を最小にする多層配線基板と
して機能することが可能となり、低価格で高機能な MCM
を提供し得ることになる。
【図１】本発明に係る多層配線基板の要部構成例を示す
断面図。
断面図。
【図２】本発明に係る多層配線基板の一部を成すセラミ
ック系積層配線部の要部構成例を示す斜視図。
ック系積層配線部の要部構成例を示す斜視図。
【図３】従来の多層配線基板の要部構造を示す断面図。
１，３…セラミック系積層配線部 1a、3a，4b…グラ
ンド配線層 1b、3b…電源配線層 1c，2a，3c，4
a，4a′…信号配線層 1d，3d…セラミック絶縁層
1e，3e…ロウ付け用パッド 1f，3f…入出力ピン
1g，3g…接続部 1h…スルホール接続部 ２，４…薄膜配線部 2b，
4c…パッド 2c，4d…樹脂系絶縁層 3h…シール用
リング
ンド配線層 1b、3b…電源配線層 1c，2a，3c，4
a，4a′…信号配線層 1d，3d…セラミック絶縁層
1e，3e…ロウ付け用パッド 1f，3f…入出力ピン
1g，3g…接続部 1h…スルホール接続部 ２，４…薄膜配線部 2b，
4c…パッド 2c，4d…樹脂系絶縁層 3h…シール用
リング
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 3/46 H01L 23/12
Claims (1)
- 【請求項１】 グランド配線層、電源配線層、および
信号配線層が積層されて成るセラミック系積層配線部
と、前記セラミック系積層配線部上に一体的に形成され
たグランド配線層を含む複数の信号配線層から成る薄膜
配線部とを具備して成る多層配線基板であって、 前記薄膜配線部のグランド配線層が信号配線層より上層
に位置し、かつ複数の信号配線はセラミック系積層配線
部のグランド配線層との間に積層的に配置され、しか
も、前記セラミック系積層配線部と前記薄膜配線部とを
電気的に接続する接続部が、前記薄膜配線部主面の２０
％以下の面積を占めることを特徴とする多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11683293A JP3234045B2 (ja) | 1993-05-19 | 1993-05-19 | 多層配線基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11683293A JP3234045B2 (ja) | 1993-05-19 | 1993-05-19 | 多層配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06334347A JPH06334347A (ja) | 1994-12-02 |
| JP3234045B2 true JP3234045B2 (ja) | 2001-12-04 |
Family
ID=14696734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11683293A Expired - Lifetime JP3234045B2 (ja) | 1993-05-19 | 1993-05-19 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3234045B2 (ja) |
-
1993
- 1993-05-19 JP JP11683293A patent/JP3234045B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06334347A (ja) | 1994-12-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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