JPS62165350A - 多層配線基板 - Google Patents
多層配線基板Info
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- JPS62165350A JPS62165350A JP61006358A JP635886A JPS62165350A JP S62165350 A JPS62165350 A JP S62165350A JP 61006358 A JP61006358 A JP 61006358A JP 635886 A JP635886 A JP 635886A JP S62165350 A JPS62165350 A JP S62165350A
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- Japan
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- wiring
- layer
- wiring layer
- thin film
- multilayer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は多層配線基板に関し、特に内層配線層を有す
るセラミック積層配線基板と、この積層配線基板トに、
ポリイミド系樹脂膜による層間絶縁層を介して多層の薄
膜配線層を積層させた多層配線基板構造の改良に係るも
のである。
るセラミック積層配線基板と、この積層配線基板トに、
ポリイミド系樹脂膜による層間絶縁層を介して多層の薄
膜配線層を積層させた多層配線基板構造の改良に係るも
のである。
一般的に、高速人容準処理が要求される大型コンピュー
タなどの電ｆ機器類の場合にあって、処理素ｒ−とじて
のＬにＬＳＩチップなどを高害度実装する多層配線基板
に関しては、それぞれに形成ｙれる各配線層の高密度化
に伴ない、所要電力寥度も高まることから、電源配線層
自体の低抵抗化を図る必要がある。
タなどの電ｆ機器類の場合にあって、処理素ｒ−とじて
のＬにＬＳＩチップなどを高害度実装する多層配線基板
に関しては、それぞれに形成ｙれる各配線層の高密度化
に伴ない、所要電力寥度も高まることから、電源配線層
自体の低抵抗化を図る必要がある。
そして近年に至って、このような条件を備えるＬＳＩチ
ップなとの高密度実装用配線基板として、セラミンク積
層基板を用い、同積層ノ１（板内での低抵抗な金（Ａｕ
）を材ネ；１とする内層配線層を、１′に電源供給の
ための電源配線に割り当て−１その低抵抗化を果すと共
に、同積層基板Ｉ−にあって、薄膜形成技術による微細
配線パターンを形成した多層配線層を設け、この薄膜多
層配線層を、）：に信号配線にして、イ菖号配線層の高
密ＩＷ化を達成ｙせた多層配線基板が使用ｙれている。
ップなとの高密度実装用配線基板として、セラミンク積
層基板を用い、同積層ノ１（板内での低抵抗な金（Ａｕ
）を材ネ；１とする内層配線層を、１′に電源供給の
ための電源配線に割り当て−１その低抵抗化を果すと共
に、同積層基板Ｉ−にあって、薄膜形成技術による微細
配線パターンを形成した多層配線層を設け、この薄膜多
層配線層を、）：に信号配線にして、イ菖号配線層の高
密ＩＷ化を達成ｙせた多層配線基板が使用ｙれている。
しかしながら、このように構成される従来のセラミック
積層基板を用いた多層配線基板にあっては、殊に積層基
板内での内層配線材料に金（Ａｕ）を用いているために
、配線材料の特例として必要な低抵抗に１こそ満にさせ
られはするもの覧、同内層配線材ネ］の金（Ａｕ）が高
価であることから、コスＩ・面で割高になることを免れ
難いものであった。
積層基板を用いた多層配線基板にあっては、殊に積層基
板内での内層配線材料に金（Ａｕ）を用いているために
、配線材料の特例として必要な低抵抗に１こそ満にさせ
られはするもの覧、同内層配線材ネ］の金（Ａｕ）が高
価であることから、コスＩ・面で割高になることを免れ
難いものであった。
従ってこの発明の］−１的とするところは、従来のセラ
ミンク積層基板を用いた多層配線基板でのこのような問
題＋八に鑑み、積層基板内での内層配線に、より安価な
合金配線材料を用いてコスＩ・の低減を図ると共に、積
層基板１−でのそれぞれに層間絶縁層を介した多層薄膜
配線層の構造を改善してより効果的な多層配線基板を得
ることである。
ミンク積層基板を用いた多層配線基板でのこのような問
題＋八に鑑み、積層基板内での内層配線に、より安価な
合金配線材料を用いてコスＩ・の低減を図ると共に、積
層基板１−でのそれぞれに層間絶縁層を介した多層薄膜
配線層の構造を改善してより効果的な多層配線基板を得
ることである。
前記目的を達成させるために、この発明に係る多層配線
基板は、セラミック積層基板での内層配線材ネ；１とし
て、銀−パラジウム（Ａｇ−Ｐａ）系合金を用い、この
積層配線基板の一方の表面での各内層配線層上に、それ
ぞれにポリイミド系樹脂膜による層間絶縁層を介し多層
の薄膜配線層を積層させて、最」一層の層間絶縁層にに
金（Ａｕ）を配線材ネ゛Ｉとする表面薄膜配線層を形成
させると共に、必要に応じて、これらの各配ｖＡ層間を
、層間絶縁層のヴィアホールに充填固化させた金（Ａｕ
）とポリイミド系樹脂との微粉末混合物からなるヴィア
フィル（こより接続させたものである。
基板は、セラミック積層基板での内層配線材ネ；１とし
て、銀−パラジウム（Ａｇ−Ｐａ）系合金を用い、この
積層配線基板の一方の表面での各内層配線層上に、それ
ぞれにポリイミド系樹脂膜による層間絶縁層を介し多層
の薄膜配線層を積層させて、最」一層の層間絶縁層にに
金（Ａｕ）を配線材ネ゛Ｉとする表面薄膜配線層を形成
させると共に、必要に応じて、これらの各配ｖＡ層間を
、層間絶縁層のヴィアホールに充填固化させた金（Ａｕ
）とポリイミド系樹脂との微粉末混合物からなるヴィア
フィル（こより接続させたものである。
この発明においては、セラミンク積層基板での内層配線
材料に、銀−パラジウム（Ａｇ−Ｐａ）系合金を用いる
ことにより、配線基板全体のコストを低減でき、また同
積層基板１．での多層の各薄膜配線層については、薄１
り形成技術を効果的に活用できて、ポリイミド系４＆Ｉ
１１Ｍ膜による層間絶縁層、および金（Ａｕ）とポリ
イミド系樹脂との微粉末混合物を固化させたウィアフィ
ルによる各薄膜配線層間の接続を併せて、配線層の高密
度化向上と積層状ｉＱ’、の安定化とを図り得るのであ
る。
材料に、銀−パラジウム（Ａｇ−Ｐａ）系合金を用いる
ことにより、配線基板全体のコストを低減でき、また同
積層基板１．での多層の各薄膜配線層については、薄１
り形成技術を効果的に活用できて、ポリイミド系４＆Ｉ
１１Ｍ膜による層間絶縁層、および金（Ａｕ）とポリ
イミド系樹脂との微粉末混合物を固化させたウィアフィ
ルによる各薄膜配線層間の接続を併せて、配線層の高密
度化向上と積層状ｉＱ’、の安定化とを図り得るのであ
る。
以ド、この発明に係る多層配！ｌｉ１基板の一実施例に
つき、添伺図面を参照して詳細に説明する。
つき、添伺図面を参照して詳細に説明する。
添旧図面はこの実施例を適用した多層配線基板の概要構
成を模式的に示した断面図である。
成を模式的に示した断面図である。
同図において、９１号１はセラミンク１１層基板であり
、同積層基板１の内部には、適宜、スルーポール４など
を通して、それぞれに銀−パラジウム（Ａｇ−Ｐａ）系
合金を配線材料に用いた内層信号配線層２．および内層
電源配線層（網）３を形成してあって、これらの各内層
配線層２．３の端部を、それぞれに基板の表面」−に露
出させである。
、同積層基板１の内部には、適宜、スルーポール４など
を通して、それぞれに銀−パラジウム（Ａｇ−Ｐａ）系
合金を配線材料に用いた内層信号配線層２．および内層
電源配線層（網）３を形成してあって、これらの各内層
配線層２．３の端部を、それぞれに基板の表面」−に露
出させである。
また５は前記積層配線基板１の一方の表面での各内層配
線層２．ｍｌ−に、薄膜形成技術によってパターン形成
された第１の薄膜配線層で、各内層配線層２．３および
周囲の基板表面との強固な密着を図るために、この場合
１例えば膜厚５００Ｘ程度のチタン（Ｔｉ）スパッタ膜
を用いている。かつまた６および７はそれぞれの相互間
にポリイミド系樹脂膜による層間絶縁層８を介して、同
様にパターン形成して積層された第２および第３の薄膜
配線層で、ポリイミド系樹脂膜との強固な密着および相
π拡散防止を図るために、こ〜ではそれぞれに例えば膜
厚１５００Ａ程度のパラジウム（Ｐａ）スパッタ膜を用
いている。さらに８は最−１一層の層間絶縁層９−１−
にあって、金（Ａｕ）を配線材ネ１に用い、例λば膜厚
５＃１．ｌｌ ｆ’ｉ！度に、同様な手段でパターン形
成された。１−導電層と１７での表面薄１１ジ配線層で
ある。
線層２．ｍｌ−に、薄膜形成技術によってパターン形成
された第１の薄膜配線層で、各内層配線層２．３および
周囲の基板表面との強固な密着を図るために、この場合
１例えば膜厚５００Ｘ程度のチタン（Ｔｉ）スパッタ膜
を用いている。かつまた６および７はそれぞれの相互間
にポリイミド系樹脂膜による層間絶縁層８を介して、同
様にパターン形成して積層された第２および第３の薄膜
配線層で、ポリイミド系樹脂膜との強固な密着および相
π拡散防止を図るために、こ〜ではそれぞれに例えば膜
厚１５００Ａ程度のパラジウム（Ｐａ）スパッタ膜を用
いている。さらに８は最−１一層の層間絶縁層９−１−
にあって、金（Ａｕ）を配線材ネ１に用い、例λば膜厚
５＃１．ｌｌ ｆ’ｉ！度に、同様な手段でパターン形
成された。１−導電層と１７での表面薄１１ジ配線層で
ある。
しかして前記各配線層５ないし８の相１１間は、必要番
コ応して、それぞれの層間絶縁層８に開穿したウィアホ
ール１０を通１．て、導電セ１を有するつ゛イアフィノ
１川ｌにより接続させており、このヴイアフィル１１に
よる接続としては、この場合１例えば粒径Ｉ Ｈｔ ｍ
稈度以ドの金（Ａｕ）の微粉末とポリイミド’ １ｉｉ
ｉ躯体どを混合したベース］・を、ヴィアホール１０内
に充填させ、これを加熱固化して構成させれば良い。
コ応して、それぞれの層間絶縁層８に開穿したウィアホ
ール１０を通１．て、導電セ１を有するつ゛イアフィノ
１川ｌにより接続させており、このヴイアフィル１１に
よる接続としては、この場合１例えば粒径Ｉ Ｈｔ ｍ
稈度以ドの金（Ａｕ）の微粉末とポリイミド’ １ｉｉ
ｉ躯体どを混合したベース］・を、ヴィアホール１０内
に充填させ、これを加熱固化して構成させれば良い。
そしてまた、前記ト導電層としての各表面薄膜配線層８
に対（７てｔよ、前記層間絶縁層９１．にあって、適宜
、緩衝材１２を介１．て保持させたＬＳＩチンブ１３の
各電極端ｆ−を、接続リード１４により接続して実装さ
せ、さらに前記）Δ層配線基板ｌの他力の表面での各内
層配線層２．３１−には、それぞれに適宜、取イ・１け
パット１５を介して外部入出力ビン１日を１１−着させ
たものである。
に対（７てｔよ、前記層間絶縁層９１．にあって、適宜
、緩衝材１２を介１．て保持させたＬＳＩチンブ１３の
各電極端ｆ−を、接続リード１４により接続して実装さ
せ、さらに前記）Δ層配線基板ｌの他力の表面での各内
層配線層２．３１−には、それぞれに適宜、取イ・１け
パット１５を介して外部入出力ビン１日を１１−着させ
たものである。
従ってこの実施例構成シこよる多層配線ノ＾板におい−
Ｃは、セラミンク積層基板の内層配線材料に、銀−パラ
ジウム（＋ｌ１ｇ−Ｐａ）系合金を用いたので、配線層
自体の低抵抗特性を保持して、配線基板全体のコストを
低減できると共に、積層基板１４での多層薄膜配線層に
、薄膜形成技術を効果的に活用でき−Ｃ１一層の配線パ
ターンの微細化が可能になって、配線層の高ｖＦ：度化
指向を助長し得るのであり、またポリイミド系樹脂膜に
よる層間絶縁層。
Ｃは、セラミンク積層基板の内層配線材料に、銀−パラ
ジウム（＋ｌ１ｇ−Ｐａ）系合金を用いたので、配線層
自体の低抵抗特性を保持して、配線基板全体のコストを
低減できると共に、積層基板１４での多層薄膜配線層に
、薄膜形成技術を効果的に活用でき−Ｃ１一層の配線パ
ターンの微細化が可能になって、配線層の高ｖＦ：度化
指向を助長し得るのであり、またポリイミド系樹脂膜に
よる層間絶縁層。
それに金（Ａｕ）とポリイミド系樹脂との微粉末混合物
を固化させたつ′イアフィルによる接続によって、配線
相互間の良好な接続と積層状態の安定化とを図り得るの
である。
を固化させたつ′イアフィルによる接続によって、配線
相互間の良好な接続と積層状態の安定化とを図り得るの
である。
以１−訂述したようにこの発明によれば、セラミンク積
層基板での内層配線材料として、従来から用いられてき
た金（Ａｕ）よりも一層安価な銀−パラジウム（Ａｇ−
Ｐａ）系合金を用い、また１、ＳＴチップなどを直接、
配線して実装ｙせるところの、ｌ゛導電層としての表面
薄膜配線層の材ネ・１についてのみ金（Ａｕ）を用いて
いるために１それぞれの内層および表面配線層自体の低
抵抗性、接続導７ｉＩ性を充分に満足させた状態で、配
線基板全体のコストをｆｌ（減できる利点をイＩしてお
り、また−力、積層基板１．での、ポリイミド系樹脂膜
による層間絶縁層をそれぞれに介した多層薄膜配線層、
ならびにＭｕＬ層の層間絶縁層Ｉ−での表面薄膜配線層
に関１−て、より効果的かつ容易に薄膜形成技術を適用
できるど共に、必要に応じて、これらの搾配線層間を金
（Ａｕ）とポリイミド系樹脂との微粉末混合物な固化ｙ
せてなる導′市性のヴィアフィルにより接続さゼでいる
ので、多層薄膜配線の利点を充分に活用して、なお一層
の微細な配線パターン形成かり能になり、従って配線層
の高密度化向１−と、積層状態の安定化とを良好に達成
できるなどの優れた特長がある。
層基板での内層配線材料として、従来から用いられてき
た金（Ａｕ）よりも一層安価な銀−パラジウム（Ａｇ−
Ｐａ）系合金を用い、また１、ＳＴチップなどを直接、
配線して実装ｙせるところの、ｌ゛導電層としての表面
薄膜配線層の材ネ・１についてのみ金（Ａｕ）を用いて
いるために１それぞれの内層および表面配線層自体の低
抵抗性、接続導７ｉＩ性を充分に満足させた状態で、配
線基板全体のコストをｆｌ（減できる利点をイＩしてお
り、また−力、積層基板１．での、ポリイミド系樹脂膜
による層間絶縁層をそれぞれに介した多層薄膜配線層、
ならびにＭｕＬ層の層間絶縁層Ｉ−での表面薄膜配線層
に関１−て、より効果的かつ容易に薄膜形成技術を適用
できるど共に、必要に応じて、これらの搾配線層間を金
（Ａｕ）とポリイミド系樹脂との微粉末混合物な固化ｙ
せてなる導′市性のヴィアフィルにより接続さゼでいる
ので、多層薄膜配線の利点を充分に活用して、なお一層
の微細な配線パターン形成かり能になり、従って配線層
の高密度化向１−と、積層状態の安定化とを良好に達成
できるなどの優れた特長がある。
添伺図面はこの発明に係る多層配線基板の一実施例によ
る概要構成を模式的に示した断面図である。 １・・・・セラミック積層基板、２・・・・内層信り配
線層、３・・・・内層電源配線層（網） 、５．８およ
び７・・・・第１．第２および第３の薄膜配線層（多層
薄膜配線層）、８・・・・表面薄１ｊり配線層、９・・
・・層間絶縁層、ｌＯ・・・・ウィアホール、Ｉ＋・・
・・ヴィアフィル、１３・・・・ＬＳＩチップ、１６・
・・・入出力ピン。
る概要構成を模式的に示した断面図である。 １・・・・セラミック積層基板、２・・・・内層信り配
線層、３・・・・内層電源配線層（網） 、５．８およ
び７・・・・第１．第２および第３の薄膜配線層（多層
薄膜配線層）、８・・・・表面薄１ｊり配線層、９・・
・・層間絶縁層、ｌＯ・・・・ウィアホール、Ｉ＋・・
・・ヴィアフィル、１３・・・・ＬＳＩチップ、１６・
・・・入出力ピン。
Claims (3)
- （１）内部にあつて、銀−パラジウム（Ａｇ−Ｐａ）系
合金を配線材料とする内層信号配線層、および内層電源
配線層（網）をそれぞれに形成させたセラミック積層配
線基板を有し、少なくとも前記積層配線基板の一方の表
面での各内層配線層上には、それぞれにポリイミド系樹
脂膜による層間絶縁層を介して積層された多層の薄膜配
線層と、最上層の層間絶縁層上に金（Ａｕ）を配線材料
とする表面薄膜配線層をそれぞれに形成させると共に、
必要に応じて、これらの各配線層間を、層間絶縁層のヴ
ィアホールに充填固化させた金（Ａｕ）とポリイミド系
樹脂との微粉末混合物からなるヴィアフィルにより接続
させ、また前記積層配線基板の他方の表面での各内層配
線層Ｌに外部入出力ピンを、前記表面薄膜配線層ＬにＬ
ＳＩチップなどをそれぞれに接続させ得るように構成し
たことを特徴とする多層配線基板。 - （２）各内層配線層上に形成される第１層の薄膜配線層
が、チタン（Ｔｉ）スパッタ膜であることを特徴とする
特許請求の範囲第１項記載の多層配線基板。 - （３）表面薄膜配線層を除く第２層以降の薄膜配線層が
、パラジウム（Ｐａ）スパッタ膜であることを特徴とす
る特許請求の範囲第１項記載の多層配線基板。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006358A JPS62165350A (ja) | 1986-01-17 | 1986-01-17 | 多層配線基板 |
| FR878700396A FR2593346B1 (fr) | 1986-01-17 | 1987-01-15 | Substrat de cablage utilisant une ceramique comme isolant |
| US07/180,585 US4827083A (en) | 1986-01-17 | 1988-04-07 | Wiring substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61006358A JPS62165350A (ja) | 1986-01-17 | 1986-01-17 | 多層配線基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165350A true JPS62165350A (ja) | 1987-07-21 |
Family
ID=11636142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006358A Pending JPS62165350A (ja) | 1986-01-17 | 1986-01-17 | 多層配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165350A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213147A (ja) * | 1986-03-13 | 1987-09-19 | Fujitsu Ltd | 積層回路基板の製造方法 |
| US4926241A (en) * | 1988-02-19 | 1990-05-15 | Microelectronics And Computer Technology Corporation | Flip substrate for chip mount |
| US5039628A (en) * | 1988-02-19 | 1991-08-13 | Microelectronics & Computer Technology Corporation | Flip substrate for chip mount |
| JPH05502337A (ja) * | 1990-04-27 | 1993-04-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 半導体チップ用のくぼんだ空洞を持った多層パッケージ |
| US6836002B2 (en) * | 2000-03-09 | 2004-12-28 | Sharp Kabushiki Kaisha | Semiconductor device |
-
1986
- 1986-01-17 JP JP61006358A patent/JPS62165350A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213147A (ja) * | 1986-03-13 | 1987-09-19 | Fujitsu Ltd | 積層回路基板の製造方法 |
| US4926241A (en) * | 1988-02-19 | 1990-05-15 | Microelectronics And Computer Technology Corporation | Flip substrate for chip mount |
| US5039628A (en) * | 1988-02-19 | 1991-08-13 | Microelectronics & Computer Technology Corporation | Flip substrate for chip mount |
| JPH05502337A (ja) * | 1990-04-27 | 1993-04-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 半導体チップ用のくぼんだ空洞を持った多層パッケージ |
| US6836002B2 (en) * | 2000-03-09 | 2004-12-28 | Sharp Kabushiki Kaisha | Semiconductor device |
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